JPH10335901A - 半導体スイッチ - Google Patents

半導体スイッチ

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Publication number
JPH10335901A
JPH10335901A JP14651997A JP14651997A JPH10335901A JP H10335901 A JPH10335901 A JP H10335901A JP 14651997 A JP14651997 A JP 14651997A JP 14651997 A JP14651997 A JP 14651997A JP H10335901 A JPH10335901 A JP H10335901A
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JP
Japan
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terminal
impedance
terminals
transmission line
reference potential
Prior art date
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Application number
JP14651997A
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English (en)
Inventor
Kazuhiko Toyoda
一彦 豊田
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Publication of JPH10335901A publication Critical patent/JPH10335901A/ja
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Abstract

(57)【要約】 【課題】 広い帯域で使用できるとともに低挿入損失で
ありかつ高アイソレーションである特性を得る。 【解決手段】 端子１，２を接続する信号伝達経路中
に、系の特性インピーダンスよりも高い特性インピーダ
ンスを有し、かつ、上記端子に入力される信号または上
記端子から出力される信号の波長の１／４より短い長さ
の伝送線路３を挿入する。そして、端子１と基準電位と
の間にＦＥＴ４を挿入し、端子２と基準電位との間にＦ
ＥＴ４ａを挿入する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波信号の伝搬
経路中に挿入され、伝搬経路の導通／遮断を切り替える
半導体スイッチに関するものである。
【０００２】
【従来の技術】従来、無線装置の送信時と受信時とにお
ける信号伝達経路の切り替えに半導体スイッチが用いら
れている。そこで、従来の半導体スイッチについて、１
個の信号伝達経路を切り替えるものと、２個の信号伝達
経路を切り替えるものとについてそれぞれ図を用いて説
明する。
【０００３】［１個の信号伝達回路を切り替える従来の
半導体スイッチ］図１２は信号伝達経路の導通／遮断を
切り替える従来の高周波半導体スイッチを示すブロック
図である。図１２（ａ）は、２つの入出力端子３１，３
２間の信号伝達経路に対して直列にスイッチ素子３３が
挿入され、スイッチ素子３３がオン状態のとき端子３
１，３２間は導通となり、スイッチ素子３３がオフ状態
のとき端子３１，３２間は遮断となる半導体スイッチを
示す。
【０００４】図１２（ｂ）は、２つの入出力端子３１，
３２間の信号伝達経路と基準電位との間にこの信号伝達
経路に対して並列にスイッチ素子３４が挿入され、スイ
ッチ素子３４がオフ状態のとき端子３１，３２間は導通
となり、スイッチ素子３４がオン状態のとき端子３１，
３２間は遮断となる半導体スイッチを示す。
【０００５】ところで、高周波回路に用いられ半導体で
形成されたスイッチ素子には、二端子素子のものと三端
子素子のものがある。例えば、二端子素子としては、電
圧により電流を制御してスイッチング動作させるＰＩＮ
ダイオードがある。三端子素子としては、一端子に与え
る電圧または電流によって他の二端子間の抵抗を制御
し、スイッチング動作を実施する電界効果型トランジス
タ（ＦＥＴ）やバイポーラトランジスタが一般に用いら
れる。
【０００６】これらの半導体スイッチ素子は、スイッチ
素子がオン状態の場合には低抵抗Ｒｏｎで表され、オフ
状態の場合には高抵抗Ｒｏｆｆと容量Ｃｏｆｆの並列回
路で等価的に表わされる。すなわち、図１９に示される
ようになる。したがって、実際の半導体スイッチ素子
は、有限のオンインピーダンスと有限のオフインピーダ
ンスを持つため、信号伝達量が０／∞の理想的なスイッ
チ素子として動作することができない。
【０００７】例えば、図１２（ａ）の回路で、スイッチ
素子３３としてＦＥＴを用いた場合、導通特性を良好に
するため挿入損失を低減させるにはＲｏｎを小さくすれ
ばよい。すなわち、ゲート幅の大きなＦＥＴを用いると
よい。しかしながら、ゲート幅を大きくすることは同時
にＲｏｆｆを小さくしかつＣｏｆｆを大きくすることに
なり、遮断特性を劣下させてしまう。その結果、十分な
アイソレーションが得られなくなるという問題点があ
る。
【０００８】同様に、図１２（ｂ）の回路で、挿入損失
を低減しようとしてゲート幅を小さくするとともにＲｏ
ｆｆを大きくしＣｏｆｆを小さくすると、同時にＲｏｎ
が大きくなってしまい、十分な遮断特性（すなわち、ア
イソレーション）を得ることができなくなる。
【０００９】一方、大きなアイソレーションを得る構成
として図１２（ｃ）〜（ｇ）に示すような構成がある。
図１２（ｃ）は図１２（ａ）におけるスイッチ素子３
３，３３ａを２個直列に接続したものである。図１２
（ｄ）は２個の入出力端子３１，３２間に図１２（ｂ）
のようにスイッチ素子３４，３４ａを２個並列に接続し
たものである。図１２（ｅ）は２個の入出力端子３１，
３２間に図１２（ａ）および（ｂ）のスイッチ素子３
３，３４を組み合わせてＬ形に配置したものである。図
１２（ｆ）は２個の入出力端子３１，３２間に図１２
（ｂ）および（ｃ）のスイッチ素子３３，３３ａ，３４
を組み合わせてＴ形に配置したものである。図１２
（ｇ）は２個の入出力端子３１，３２間に図１２（ａ）
および（ｄ）のスイッチ素子３３，３４，３４ａを組み
合わせてπ形に配置したものである。
【００１０】すなわち、これらの構成は何れも図１２
（ａ），（ｂ）に示した基本構成の半導体スイッチを複
数用いたものであり、アイソレーション特性を向上させ
ることができる。しかしながら、このような構成ではア
イソレーションの向上にともなって挿入損失が劣下する
という問題点がある。
【００１１】このように、挿入損失の低減とアイソレー
ションの向上とは、互いに相反する関係にある。また、
これらはＲｏｎ，Ｒｏｆｆ，Ｃｏｆｆのデバイス特性で
ほぼ決定される。特に高周波帯ではＲｏｎとＣｏｆｆの
関係で決定される。そこで、これらの課題を解決するた
め、従来においてはインダクタンス素子を付加すること
によってこのＣｏｆｆをキャンセルし、スイッチ特性を
改善することが試みられていた。
【００１２】図１３，１４，１５はインダクタを付加し
た従来の半導体スイッチを示すブロック図である。図１
３は、スイッチ素子３３に並列にインダクタ３５を付加
したものであり、スイッチ素子３３の寄生容量Ｃｏｆｆ
とインダクタ３５のインダクタンスＬで並列共振回路を
形成することにより、共振周波数においてＣｏｆｆをキ
ャンセルするものである。
【００１３】また、図１４はスイッチ素子３３に伝送線
路３６,３６ａと抵抗３７とを付加したものであり、図
１５はスイッチ素子３３，３３ａ，３４でＴ形回路を形
成し、これに並列に伝送線路３８を接続したものであ
る。このように、図１４，１５はいずれも伝送線路のイ
ンダクタンス成分でスイッチ素子の寄生容量をキャンセ
ルするように構成されているが、何れも共振を利用する
ため十分なアイソレーションの得られる帯域が狭いとい
う問題点がある。
【００１４】［２個の信号伝達回路を切り替える従来の
半導体スイッチ］次に、従来の２個の信号伝達回路を切
り替える従来の半導体スイッチについて図を用いて説明
する。図１６，１７，１８は２個の信号伝達経路を切り
替える高周波半導体スイッチを示すブロック図である。
【００１５】図１６に係る半導体スイッチは、２個の独
立入出力端子である端子３１，３２および１個の共通入
出力端子である端子３９を具備しており、端子３１，３
９間の第１の信号伝達経路と端子３２，３９間の第２の
信号伝達経路を切り替えるものである。端子３１，３９
間には半導体で形成されたスイッチ素子３３が挿入さ
れ、端子３１と基準電位との間には同様のスイッチ素子
３４が挿入されている。端子３２，３９間にはスイッチ
素子３３ａが挿入され、端子３２と基準電位との間には
スイッチ素子３４ａが挿入されている。
【００１６】さて、スイッチ素子３３および３４ａをオ
ン状態にしてスイッチ素子３３ａおよび３４をオフ状態
にすると端子３１，３９間の第１の信号伝達経路が導通
となり、スイッチ素子３３および３４ａをオフ状態にし
てスイッチ素子３３ａおよび３４をオン状態にすると端
子３２，３９間の第２の信号伝達経路が導通となり、２
個の信号伝達経路を切り替えることができる。
【００１７】図１７に係る半導体スイッチは、２個の独
立入出力端子である端子３１，３２および１個の共通入
出力端子である端子３９を具備しており、端子３１，３
９間の第１の信号伝達経路と端子３２，３９間の第２の
信号伝達経路を切り替えるものである。
【００１８】端子３１，３９間には、系の特性インピー
ダンスＺ０に等しい特性インピーダンスを持つ１／４波
長線路４０が挿入され、端子３１と基準電位との間には
スイッチ素子３４が挿入されている。同様に、端子３
２，３９間には系の特性インピーダンスＺ０に等しい特
性インピーダンスを持つ１／４波長線路４０ａが挿入さ
れ、端子３２と基準電位との間にはスイッチ素子３４ａ
が挿入されている。
【００１９】さて、スイッチ素子３４をオフ状態にして
スイッチ素子３４ａをオン状態にすると、１／４波長線
路４０ａのインピーダンス変換作用により、共通入出力
端子３９から端子３２側を見たインピーダンスは無限大
となるとともに端子３１側を見たインピーダンスはＺ０
となるため、端子３１，３９間の第１の信号伝達経路が
導通となる。
【００２０】また、逆にスイッチ素子３４をオン状態に
してスイッチ素子３４ａをオフ状態にすると端子３２，
３９間の第２の信号伝達経路が導通となる。よって、以
上の操作を実施することにより２個の信号伝達経路を切
り替えることができる。なお、上記半導体スイッチ素子
としては電界効果型トランジスタ（ＦＥＴ）やバイポー
ラトランジスタ等が広く用いられている。
【００２１】図１８に係る半導体スイッチは、２個の独
立入出力端子である端子３１，３２および１個の共通入
出力端子である端子３９を具備しており、端子３１，３
９間の第１の信号伝達経路と端子３２，３９間の第２の
信号伝達経路を切り替えるものである。端子３１，３９
間にはスイッチ素子３３が挿入され、端子３１と基準電
位との間には高インピーダンスの１／４波長線路４１と
ＤＣカット用のキャパシタ４２とが互いに直列に挿入さ
れている。
【００２２】また、端子３２，３９間には系の特性イン
ピーダンスＺ０に等しい特性インピーダンスを持つ１／
４波長線路４０ａが挿入され、端子３２と基準電位との
間にはスイッチ素子３４ａが挿入されている。
【００２３】さて、スイッチ素子３３および３４ａをオ
ン状態にすると１／４波長線路４０ａのインピーダンス
変換作用により、共通端子３９から端子３２側を見たイ
ンピーダンスは無限大となるとともに端子３１側を見た
インピーダンスはＺ０となるため、端子３１，３９間の
第１の信号伝達経路が導通となる。
【００２４】また、逆に半導体スイッチ素子３３および
３４ａをオフ状態にすると端子３９から端子３１側を見
たインピーダンスはほぼ無限大となるとともに端子３２
側を見たインピーダンスはＺ０となり、端子３２，３９
間の第２の信号伝達経路が導通となる。なお、本従来例
の構成ではスイッチ素子３３および３４ａを同時にオ
ン，オフすればよく、１個の制御端子で２個の信号伝達
経路の切り替えが可能である。したがって、ＰＩＮダイ
オードなどの２端子半導体スイッチ素子を用いる場合に
は本構成が用いられる。
【００２５】ところで、これら従来の半導体スイッチ
は、［１個の信号伝達回路を切り替える従来の半導体ス
イッチ］において述べたように、スイッチ素子が０のオ
ンインピーダンスと無限大のオフインピーダンスを持て
ば理想的な経路切り替えスイッチとして動作するといえ
る。しかし、実際には図１９に示すように有限のオンイ
ンピーダンスと有限のオフインピーダンスを持ち、信号
伝達量が０／∞の理想的なスイッチ素子として動作させ
ることができない。
【００２６】特に、高周波帯では寄生容量Ｃｏｆｆが、
経路切り替え半導体スイッチの挿入損失を増大させた
り、アイソレーション特性を劣下させたりしてスイッチ
の特性を劣下させる大きな要因となっている。そこで、
このような問題点を解決するために、［１個の信号伝達
回路を切り替える従来の半導体スイッチ］と同様に各半
導体スイッチ素子にインダクタンス素子を付加し、共振
によって寄生容量Ｃｏｆｆをキャンセルする方法が考え
られるが、共振を用いると良好な特性が得られる帯域が
狭くなるという問題点がある。
【００２７】
【発明が解決しようとする課題】以上のとおり、スイッ
チ素子を組み合わせて半導体スイッチの特性改善を行お
うとする場合、スイッチの挿入損失とアイソレーション
の比はスイッチ素子に用いた半導体デバイスの特性でほ
ぼ決定されてしまうため、挿入損失とアイソレーション
を同時に向上させることは困難であった。一方、インダ
クタなどを付加して、共振を利用してスイッチ素子の寄
生容量をキャンセルする方法では、挿入損失とアイソレ
ーションを同時に向上させることができないこともない
が、十分なアイソレーションの得られる帯域が狭いとい
う問題点があった。本発明は、このような課題を解決す
るためのものであり、広い帯域で使用できるとともに低
挿入損失でありかつ高アイソレーション特性を持つ半導
体スイッチを提供することを目的とする。
【００２８】
【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明は、第１および第２の
端子を接続する信号伝達経路中に挿入され、系の特性イ
ンピーダンスよりも高い特性インピーダンスを有し、か
つ、上記端子に入力される信号または上記端子から出力
される信号の波長の１／４より短い長さの伝送線路と、
第１の端子と基準電位との間に挿入され、インピーダン
スを可変することによってスイッチング動作を実施し、
半導体素子によって形成された第１のスイッチ手段と、
第２の端子と基準電位との間に挿入され、インピーダン
スを可変することによってスイッチング動作を実施し、
半導体素子によって形成された第２のスイッチ手段とを
備えたものである。
【００２９】また、請求項２に係る本発明は、第１およ
び第２の端子を接続する信号伝達経路中に挿入され、系
の特性インピーダンスよりも高い特性インピーダンスを
有し、かつ、上記端子に入力される信号または上記端子
から出力される信号の波長の１／４より短い長さの伝送
線路と、第１の端子と基準電位との間に挿入され、イン
ピーダンスを可変することによってスイッチング動作を
実施し、半導体素子によって形成された第１のスイッチ
手段と、第２の端子と基準電位との間に挿入された容量
素子とを備えたものである。
【００３０】また、請求項３に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、系の特性インピーダンスよりも高い特性インピーダ
ンスを有し、かつ、上記端子に入力または上記端子から
出力される信号の波長の１／４より短い長さの第１の伝
送線路と、第２および第３の端子を接続する第２の信号
伝達経路中に挿入され、系の特性インピーダンスよりも
高い特性インピーダンスを有し、かつ、上記端子に入力
または上記端子から出力される信号の波長の１／４より
短い長さの第２の伝送線路と、第１の伝送線路と第３の
端子との間に挿入され、インピーダンスを可変すること
によってスイッチング動作を実施し、半導体素子によっ
て形成された第１のスイッチ手段と、第２の伝送線路と
第３の端子との間に挿入され、インピーダンスを可変す
ることによってスイッチング動作を実施し、半導体素子
によって形成された第２のスイッチ手段と、第１の伝送
線路の両端と基準電位との間にそれぞれ挿入され、イン
ピーダンスを可変することによってスイッチング動作を
実施し、半導体素子によって形成された第３および第４
のスイッチ手段と、第２の伝送線路の両端と基準電位と
の間にそれぞれ挿入され、インピーダンスを可変するこ
とによってスイッチング動作を実施し、半導体素子によ
って形成された第５および第６のスイッチ手段とを備え
たものである。
【００３１】また、請求項４に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、系の特性インピーダンスよりも高い特性インピーダ
ンスを有し、かつ、上記端子に入力または上記端子から
出力される信号の波長の１／４より短い長さの第１の伝
送線路と、第２および第３の端子を接続する第２の信号
伝達経路中に挿入され、系の特性インピーダンスよりも
高い特性インピーダンスを有し、かつ、上記端子に入力
または上記端子から出力される信号の波長の１／４より
短い長さの第２の伝送線路と、第１の端子と基準電位と
の間に挿入され、インピーダンスを可変することによっ
てスイッチング動作を実施し、半導体素子によって形成
された第１のスイッチ手段と、第２の端子と基準電位と
の間に挿入され、インピーダンスを可変することによっ
てスイッチング動作を実施し、半導体素子によって形成
された第２のスイッチ手段と、第３の端子と基準電位と
の間に挿入された容量素子とを備えたものである。
【００３２】また、請求項５に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、系の特性インピーダンスよりも高い特性インピーダ
ンスを有し、かつ、上記端子に入力または上記端子から
出力される信号の波長の１／４より短い長さの第１の伝
送線路と、第２および第３の端子を接続する第２の信号
伝達経路中に挿入され、系の特性インピーダンスよりも
高い特性インピーダンスを有し、かつ、上記端子に入力
または上記端子から出力される信号の波長の１／４より
短い長さの第２の伝送線路と、第１の伝送線路と第３の
端子との間に挿入された第１のインピーダンス反転手段
と、第２の伝送線路と第３の端子との間に挿入された第
２のインピーダンス反転手段と、第１の伝送線路の両端
と基準電位との間にそれぞれ挿入され、インピーダンス
を可変することによってスイッチング動作を実施し、半
導体素子によって形成された第１および第２のスイッチ
手段と、第２の伝送線路の両端と基準電位との間にそれ
ぞれ挿入され、インピーダンスを可変することによって
スイッチング動作を実施し、半導体素子によって形成さ
れた第３および第４のスイッチ手段とを備えたものであ
る。
【００３３】また、請求項６に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、インピーダンスを可変することによってスイッチン
グ動作を実施し、半導体素子によって形成された第１の
スイッチ手段と、第２および第３の端子を接続する第２
の信号伝達経路中に挿入され、系の特性インピーダンス
よりも高い特性インピーダンスを有し、かつ、上記端子
に入力または上記端子から出力される信号の波長の１／
４より短い長さの伝送線路と、第１の端子と基準電位と
の間に挿入され、インピーダンスを可変することによっ
てスイッチング動作を実施し、半導体素子によって形成
された第２のスイッチ手段と、第２の端子と基準電位と
の間に挿入され、インピーダンスを可変することによっ
てスイッチング動作を実施し、半導体素子によって形成
された第３のスイッチ手段とを備えたものである。
【００３４】また、請求項７に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、インピーダンスを可変することによってスイッチン
グ動作を実施し、半導体素子によって形成された第１の
スイッチ手段と、第２および第３の端子を接続する第２
の信号伝達経路中に挿入され、系の特性インピーダンス
よりも高い特性インピーダンスを有し、かつ、上記端子
に入力または上記端子から出力される信号の波長の１／
４より短い長さの伝送線路と、第２の端子と基準電位と
の間に挿入され、インピーダンスを可変することによっ
てスイッチング動作を実施し、半導体素子によって形成
された第２のスイッチ手段と、第３の端子と基準電位と
の間に挿入された容量素子とを備えたものである。
【００３５】また、請求項８に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、インピーダンスを可変することによってスイッチン
グ動作を実施し、半導体素子によって形成された第１の
スイッチ手段と、第２および第３の端子を接続する第２
の信号伝達経路中に挿入され、系の特性インピーダンス
よりも高い特性インピーダンスを有し、かつ、上記端子
に入力または上記端子から出力される信号の波長の１／
４より短い長さの伝送線路と、第３の端子と第１の伝送
線路との間に挿入されたインピーダンス反転手段と、上
記伝送線路の両端と基準電位との間にそれぞれ挿入さ
れ、インピーダンスを可変することによってスイッチン
グ動作を実施し、半導体素子によって形成された第２お
よび第３のスイッチ手段とを備えたものである。
【００３６】また、請求項９に係る本発明は、第１およ
び第３の端子を接続する第１の信号伝達経路中に挿入さ
れ、インピーダンスを可変することによってスイッチン
グ動作を実施し、半導体素子によって形成された第１の
スイッチ手段と、第１の端子と第１のスイッチ手段との
間に挿入された第１の容量素子と、第１の容量素子と第
１のスイッチ手段との間の第１の信号伝達経路と基準電
位との間に挿入されたインピーダンス反転手段と、上記
インピーダンス反転手段と基準電位との間に挿入された
容量素子と、第２および第３の端子を接続する第２の信
号伝達経路中に挿入され、系の特性インピーダンスより
高い特性インピーダンスを有し、かつ、上記端子に入力
または上記端子から出力される信号の波長の１／４より
短い長さの伝送線路と、第２の端子と上記伝送線路との
間に挿入された第２の容量素子と、上記伝送線路と第２
の容量素子との間の第２の信号伝達経路と基準電位との
間に挿入された第２のスイッチ手段と、第３の端子と第
１のスイッチ手段との間でありかつ第３の端子と上記伝
送線路との間に挿入された第４の容量素子と、第１のス
イッチ手段と基準電位との間でありかつ上記伝送線路と
基準電位との間に挿入された第５の容量素子とを備えた
ものである。このように構成することにより、本発明は
スイッチ素子の寄生容量と高インピーダンスの伝送線路
とで等価的に系の特性インピーダンスに等しい擬似伝送
線路が構成され、寄生容量を容易にキャンセルすること
ができる。
【００３７】
【発明の実施の形態】次に、本発明に係る１個の信号伝
達経路を切り替える半導体スイッチについて説明する。 ［実施の形態１］図１は本発明に係る第１の実施の形態
を示す回路図である。図１（ａ）において、２個の入出
力のための端子１，２間に特性インピーダンスＺ、電気
長θの伝送線路３が挿入されている。
【００３８】また、端子１と基準電位との間にはスイッ
チ手段であるＦＥＴ４が挿入されており、ＦＥＴ４のド
レイン端子は端子１に接続されてソース端子は基準電位
に接続されており、ゲート端子は抵抗５を介して制御端
子６に接続されている。さらに、端子２と基準電位との
間にはスイッチ手段であるＦＥＴ４ａが挿入されてお
り、ＦＥＴ４ａのドレイン端子は端子２に接続されてお
り、ソース端子は基準電位に接続されており、ゲート端
子は抵抗５ａを介して制御端子６に接続されている。
【００３９】さて、ＦＥＴ４，４ａがＤモード（ディプ
レッション型）ＦＥＴの場合、制御端子６にＦＥＴのピ
ンチオフ電圧以下の電圧が印加されると、ＦＥＴ４，４
ａのソース，ドレイン間は高インピーダンスとなり、端
子１，２間は導通となる。導通時における等価回路はＲ
ｏｆｆ，Ｃｏｆｆを用いて図１（ｂ）のように表わすこ
とができる。
【００４０】一方、制御端子６に０Ｖを印加すると、Ｆ
ＥＴ４，４ａのソース，ドレイン間は低インピーダンス
となり、端子１，２間は遮断となる。遮断時における等
価回路はＲｏｎを用いて図１（ｃ）のように表わすこと
ができる。ところで、２個のＣｏｆｆと特性インピーダ
ンスＺ、電気長θの伝送線路３で構成されるπ形回路
は、 Ｚ＝Ｚ０／ｓｉｎθ ωＣｏｆｆ＝（１／Ｚ０）ｃｏｓθ の関係が満たされるとき、特性インピーダンスがＺ０で
ある１／４波長線路と等価となる。なお、ωは角周波数
である。
【００４１】したがって、ＦＥＴ４，４ａがそれぞれオ
フ状態のときには伝送線路３と２個のＣｏｆｆとで特性
インピーダンスがＺ０の１／４波長線路が形成され、Ｃ
ｏｆｆは等価的にキャンセルされる。すなわち、１／４
波長線路の両端に高抵抗Ｒｏｆｆのみが接続されている
のと等価になる。そのため、挿入損失を低減することが
できる。
【００４２】また、ＦＥＴ４，４ａがそれぞれオン状態
のときには、端子１から見たＦＥＴ４は抵抗Ｒｏｎの低
インピーダンスとして見え、伝送線路３側は低インピー
ダンスＲｏｎが伝送線路でインピーダンス変換されて高
インピーダンスとして見えるので、伝送線路が無い場合
に比べてアイソレーション特性を改善することができ
る。
【００４３】なお、このとき共振を用いていないので、
広い帯域で良好なアイソレーション特性を得ることがで
きる。また、伝送線路等の特性は上記の式を完全に満た
さなくてもよく、少なくとも伝送線路は系の特性インピ
ーダンスより高いインピーダンスを有しかつ信号波長の
１／４より短い長さであればよい。
【００４４】ここで、図１の回路を用いた計算結果を示
す。図２は、Ｒｏｎ＝１２（Ω），Ｒｏｆｆ＝６（ｋ
Ω），Ｃｏｆｆ＝０．１（ｐＦ）として、伝送線路を挿
入しない従来の半導体スイッチ（図１２（ｄ））と本発
明（図１（ａ））との挿入損失およびアイソレーション
を比較したグラフである。実線が本発明に係る半導体ス
イッチの特性計算値、破線が従来例の半導体スイッチの
特性計算値である。なお、２０ＧＨｚにおいて最も良好
な挿入損失特性を得るため、Ｚ＝６４Ω，θ＝５１゜と
している。
【００４５】図２から明らかなように、２０ＧＨｚにお
いて従来例の挿入損失およびアイソレーションは１．５
ｄＢ，１４ｄＢであるのに対し、本実施例の挿入損失お
よびアイソレーションは０．１ｄＢ，２３ｄＢであり、
挿入損失およびアイソレーションの何れとも大幅に改善
されていることがわかる。
【００４６】［実施の形態２］図３は本発明に係る第２
の実施の形態を示す回路図である。図３において、図１
と同一符号の部品は同一または同等の部品を示す。この
第２の実施の形態は、第１の実施の形態におけるＦＥＴ
４ａをＣｏｆｆと同じ容量をもつキャパシタ７で置き換
えたものである。
【００４７】さて、第１の実施の形態と同様に、制御端
子６にピンチオフ電圧以下の電圧を印加するとＦＥＴ４
のソース，ドレイン間は高インピーダンスとなり、端子
１，２間は導通となる。一方、制御端子６に０Ｖを印加
するとＦＥＴ４のソース，ドレイン間は低インピーダン
スとなり、端子１，２間は遮断となる。
【００４８】すなわち、ＦＥＴ４がオフ状態（すなわ
ち、高インピーダンス）の時には、ＦＥＴ４はＲｏｆｆ
とＣｏｆｆの並列回路と等価となり、Ｃｏｆｆと伝送線
路３とキャパシタ７とでπ形回路が形成される。このと
き、第１の実施の形態と同様に伝送線路の特性インピー
ダンスをＺ、電気長をθと設計することにより、このπ
形回路は系の特性インピーダンスに等しい１／４波長線
路と等価となり、ＦＥＴ４の寄生容量Ｃｏｆｆをキャン
セルすることができる。
【００４９】したがって、第１の実施の形態と同様に挿
入損失を改善することができる。特に、第２の実施の形
態の回路構成ではキャパシタ７が固定の素子であるた
め、端子１，２間が遮断のときに端子２から見たキャパ
シタ７のインピーダンスは、高インピーダンスとなると
いう特徴がある。
【００５０】次に、本発明に係る２個の信号伝達経路を
切り替える半導体スイッチについて説明する。 ［実施の形態３］図４は本発明に係る第３の実施の形態
を示す回路図である。２個の独立入出力端子である端子
１，２および１個の共通入出力端子である端子８を具備
しており、制御端子６，６ａに印加する制御電圧によっ
て端子１，８間の第１の信号伝達経路と端子２，８間の
第２の信号伝達経路とを切り替える。端子８には２個の
単位スイッチ素子であるＦＥＴ９，９ａのドレイン端子
が接続されており、ＦＥＴ９のソース端子は特性インピ
ーダンスＺ、電気長θの伝送線路３を介して端子１に接
続されている。ＦＥＴ９ａのソース端子は特性インピー
ダンスＺ、電気長θの伝送線路３ａを介して端子２に接
続されている。
【００５１】ＦＥＴ９のゲート端子は抵抗１０を介して
制御端子６ａに接続されており、ＦＥＴ９ａのゲート端
子は抵抗１０ａを介して制御端子６に接続されている。
伝送線路３の両端と基準電位との間にはそれぞれＦＥＴ
４，４ａが挿入されており、ＦＥＴ４，４ａのドレイン
端子が伝送線路３の両端にそれぞれ接続されており、ソ
ース端子が基準電位に接続されている。各ゲート端子は
それぞれ抵抗５，５ａを介して制御端子６に共通接続さ
れている。
【００５２】同様に、伝送線路３ａの両端と基準電位と
の間にはＦＥＴ４ｂ，４ｃが挿入され、 ＦＥＴ４ｂ，
４ｃのドレイン端子が伝送線路３ａの両端に各々接続さ
れており、ソース端子が基準電位に接続されている。各
ゲート端子にはぞれぞれ抵抗５ｂ，５ｃを介して制御端
子６ａに共通接続されている。
【００５３】さて、各ＦＥＴがＤモード（ディプレッシ
ョン型）ＦＥＴの場合、制御端子６にＦＥＴのピンチオ
フ電圧以下の電圧を印加し、制御端子６ａに０Ｖを印加
するとＦＥＴ９ａ，４，４ａのソース，ドレイン間は高
インピーダンスとなり、ＦＥＴ９，４ｂ，４ｃのソー
ス，ドレイン間は低インピーダンスとなる。さらに、端
子１，８間の第１の信号伝達経路が導通となり、端子
２，８間の第２の信号伝達経路は遮断となる。
【００５４】逆に、制御端子６ａにＦＥＴのピンチオフ
電圧以下の電圧を印加し、制御端子６に０Ｖを印加する
と端子２，８間の第２の信号伝達経路が導通となり、端
子１，８間の第１の信号伝達経路は遮断となる。ここ
で、端子１，８間の第１の信号伝達経路が導通の場合の
等価回路を前述のＲｏｎ，Ｒｏｆｆ，Ｃｏｆｆを用いて
表わすと図４（ｂ）のように表わされる。
【００５５】ところで、ＦＥＴ４ａ，４の２個のＣｏｆ
ｆと特性インピーダンスＺ、電気長θの伝送線路３で構
成されるπ形回路は、上記［１個の信号伝達経路を切り
替える半導体スイッチ］と同様に、 Ｚ＝Ｚ０／ｓｉｎθ ωＣｏｆｆ＝（１／Ｚ０）ｃｏｓθ の関係が満たされるとき、特性インピーダンスがＺ０の
１／４波長線路と等価となる。ここで、ωは角周波数で
ある。
【００５６】したがって、ＦＥＴ４，４ａがそれぞれオ
フ状態のときには伝送線路３と２個のＣｏｆｆとで特性
インピーダンスがＺ０の１／４波長線路が形成され、Ｃ
ｏｆｆは等価的にキャンセルされる。すなわち、１／４
波長線路の両端に高抵抗Ｒｏｆｆのみが接続されている
のと等価になる。そのため、挿入損失を低減することが
できる。
【００５７】また、ＦＥＴ４，４ａがそれぞれオン状態
のときには、ＦＥＴ４ａから端子１側を見た場合、ＦＥ
Ｔ４の低抵抗Ｒｏｎが伝送線路３でインピーダンス変換
されて高インピーダンスとして見えるので、伝送線路が
無い場合に比べてアイソレーション特性を改善すること
ができる。
【００５８】なお、このとき共振を用いていないので、
広い帯域で良好なアイソレーション特性を得ることがで
きる。また、伝送線路等の特性は上記の式を完全に満た
さなくてもよく、少なくとも伝送線路は系の特性インピ
ーダンスより高いインピーダンスを有しかつ信号波長の
１／４より短い長さであればよい。
【００５９】ここで、図４の回路を用いた計算結果を示
す。図５はＲｏｎ＝１２（Ω），Ｒｏｆｆ＝６（ｋ
Ω），Ｃｏｆｆ＝０．１（ｐＦ）として、図４（ａ）で
伝送線路３，３ａの長さを０とした従来の半導体スイッ
チと本実施の形態の挿入損失およびアイソレーションを
比較したグラフである。図５において、実線が本発明に
係る半導体スイッチの特性計算値、破線が従来例の半導
体スイッチの特性計算値である。
【００６０】なお、２０ＧＨｚにおいて最も良好な挿入
損失特性を得るためにＺ＝６４（Ω），θ＝５１゜とす
る。グラフから明らかなように２０ＧＨｚにおいて従来
例の挿入損失およびアイソレーションは４ｄＢ，２５ｄ
Ｂであるのに対し、本実施の形態の挿入損失およびアイ
ソレーションは２ｄＢ，３１ｄＢである。したがって本
実施の形態は挿入損失およびアイソレーションの何れと
も大幅に改善されていることがわかる。
【００６１】さらに、グラフでは示していないが、本実
施の形態はインダクタ等を付加して共振を利用した場合
に比較して非常に広い範囲で良好な特性を得ることがで
きる。また、ＦＥＴ４，４ａ，４ｂ，４ｃのいくつかを
Ｃｏｆｆに等しい固定容量キャパシタで置き換えた場合
も同様の効果を有する。
【００６２】［実施の形態４］図６は本発明に係る第４
の実施の形態を示す回路図である。図６において、図４
と同一符号の部品は同一または同等の部品を示す。２個
の独立入出力端子である端子１，２および１個の共通入
出力端子である端子８を具備しており、制御端子６，６
ａに印加する制御電圧によって端子１，８間の第１の信
号伝達経路と端子２，８間の第２の信号伝達経路を切り
替える。端子１，８間および２，８間の信号伝達経路に
は、特性インピーダンスＺ、電気長θの伝送線路３，３
ａがそれぞれ接続されている。
【００６３】端子１と基準電位との間にはＦＥＴ４が挿
入され、ＦＥＴ４のドレイン端子は端子１に接続されて
ソース端子は基準電位に接続されている。また、ＦＥＴ
４のゲート端子は抵抗５を介して制御端子６に接続され
ている。端子２と基準電位との間にはＦＥＴ４ｃが挿入
されており、ＦＥＴ４ｃのドレイン端子は端子２に接続
されてソース端子は基準電位に接続されている。また、
ＦＥＴ４ｃのゲート端子は抵抗５ｃを介して制御端子６
ａに接続されている。端子８と基準電位との間にはＦＥ
Ｔ４，４ｃのオフ時の寄生容量Ｃｏｆｆの和にほぼ等し
い容量のキャパシタ１１が接続されている。
【００６４】さて、各ＦＥＴがＤモード（ディプレッシ
ョン型）ＦＥＴの場合、制御端子６にＦＥＴのピンチオ
フ電圧以下の電圧を印加し、制御端子６ａに０Ｖを印加
するとＦＥＴ４のソース，ドレイン間は高インピーダン
スとなり、ＦＥＴ４ｃのソース，ドレイン間は低インピ
ーダンスとなる。その結果、端子１，８間の第１の信号
伝達経路が導通となり、端子２，８間の第２の信号伝達
経路は遮断となる。
【００６５】逆に、制御端子６ａにＦＥＴのピンチオフ
電圧以下の電圧を印加し、制御端子６に０Ｖを印加する
と端子２，８間の第２の信号伝達経路が導通となり、端
子１，８間の第１の信号伝達経路は遮断となる。なお、
端子１，８間の第１の信号伝達経路が導通の場合、ＦＥ
Ｔ４は高抵抗Ｒｏｆｆと寄生容量Ｃｏｆｆの並列等価回
路で表わさせる。そしてこのとき、ＦＥＴ４の寄生容量
Ｃｏｆｆと、伝送線路３と、キャパシタ１１の容量のう
ちＦＥＴ４のＣｏｆｆに等しい容量とでπ形回路が構成
される。また、伝送線路３の特性インピーダンスＺと電
気長θを第３の実施の形態の場合と同様に設計すること
により、このπ形回路は系の特性インピーダンスに等し
い１／４波長線路と等価となる。
【００６６】一方、キャパシタ１１の残りのキャパシタ
ンスと伝送線路３ａとで構成される回路は、伝送線路３
ａの先端に低抵抗Ｒｏｎが接続されている。そのため、
伝送線路の片端で並列キャパシタが省略されていること
はほぼ無視できるため、これもまた系の特性インピーダ
ンスに等しい１／４波長線路とほぼ等価となる。
【００６７】したがって、本実施の形態では系の特性イ
ンピーダンスよりも高い特性インピーダンスを持つ伝送
線路３，３ａおよびキャパシタ１１を装荷することによ
ってＦＥＴの寄生容量Ｃｏｆｆをキャンセルすることが
できる。このとき、共振を用いていないので、広い帯域
で良好な挿入損失とアイソレーション特性とを得ること
ができる。
【００６８】［実施の形態５］図７は本発明に係る第５
の実施の形態を示す回路図である。図７において図４と
同一符号の部品は同一または同等の部品を示す。本実施
の形態は、上記第３の実施の形態のＦＥＴ９，９ａをそ
れぞれ系の特性インピーダンスに等しい特性インピーダ
ンスを持つ１／４波長線路１２，１２ａで置き換えたも
のであり、第３の実施の形態と同一の作用と効果を有す
る。これら１／４波長線路１２，１２ａはインピーダン
スを反転する手段として機能する。また、本実施の形態
において、ＦＥＴ４，４ａ，４ｂ，４ｃのいくつかをＣ
ｏｆｆに等しい固定容量キャパシタで置き換えた場合も
同様の作用と効果を有する。
【００６９】［実施の形態６］図８は本発明に係る第６
の実施の形態を示す回路図である。図８において、図４
と同一符号の部品は同一または同等の部品を示す。２個
の独立入出力端子である端子１，２および１個の共通入
出力端子である端子８を具備しており、制御端子６，６
ａに印加する制御電圧によって端子１，８間の第１の信
号伝達経路と端子２，８間の第２の信号伝達経路を切り
替える。
【００７０】端子１，８間には単位スイッチ素子である
ＦＥＴ９が挿入されており、ＦＥＴ９のドレイン端子は
端子８に接続されており、ソース端子は端子１に接続さ
れている。ゲート端子は抵抗１０を介して制御端子６ａ
に接続されている。また、端子１と基準電位との間には
ＦＥＴ４ａが接続され、ＦＥＴ４ａのドレイン端子は端
子１に接続されるとともにソース端子は基準電位に接続
されている。ゲート端子は抵抗５ａを介して制御端子６
に接続されている。
【００７１】また、端子２，８間には特性インピーダン
スＺ、電気長θの伝送線路３ａが挿入されており、伝送
線路３ａの両端は各々端子２および８に接続されてい
る。端子２と基準電位との間には、ＦＥＴ４ｃが接続さ
れており、ＦＥＴ４ｃのドレイン端子は端子２に、ソー
ス端子は基準電位に接続されている。ゲート端子は抵抗
５ｃを介して制御端子６ａに接続されている。
【００７２】さて、制御端子６，６ａに印加する電圧を
変えることにより、２つの信号伝達経路を切り替えるこ
とができる。各ＦＥＴがＤモード（ディプレッション
型）ＦＥＴの場合、制御端子６にＦＥＴのピンチオフ電
圧以下の電圧を印加し、制御端子６ａに０Ｖを印加する
とＦＥＴ４ａのソース，ドレイン間は高インピーダンス
となり、ＦＥＴ９，４ｃのソース、ドレイン間は低イン
ピーダンスとなり、端子１，８間の第１の信号伝達経路
が導通となり、端子２，８間の第２の信号伝達経路は遮
断となる。逆に、制御端子６ａにＦＥＴのピンチオフ電
圧以下の電圧を印加し、制御端子６に０Ｖを印加すると
端子２，８間の第２の信号伝達経路が導通となり、端子
１，８間の第１の信号伝達経路は遮断となる。
【００７３】ところで、端子２，８間の第２の信号伝達
経路が導通の場合、ＦＥＴ９および４ｃがオフ状態とな
り、この時ＦＥＴは高抵抗Ｒｏｆｆと寄生容量Ｃｏｆｆ
の並列等価回路で表わされ、高周波領域においてはこの
Ｃｏｆｆが端子２，８間の挿入損失特性を劣下させる要
因となる。
【００７４】しかしながら、本構成ではＦＥＴ４ａが低
インピーダンスであるため、ＦＥＴ９，４ｃの２つのＣ
ｏｆｆと伝送線路３ａとがπ形回路を形成する。さら
に、このとき伝送線路３ａの特性インピーダンスＺと電
気長θを第３の実施の形態の場合と同様に設計すること
により、π形回路は系の特性インピーダンスに等しい１
／４波長線路と等価となる。その結果、寄生容量Ｃｏｆ
ｆの影響をキャンセルすることができ、また共振を用い
ていないので広い帯域で良好な挿入損失とアイソレーシ
ョン特性を得ることができる。
【００７５】［実施の形態７］図９は本発明に係る第７
の実施の形態を示す回路図である。図９において、図４
と同一符号の部品は同一または同等の部品を示す。２個
の独立入出力端子である端子１，２および１個の共通入
出力端子である端子８を具備しており、制御端子６ａに
印加する制御電圧によって端子１，８間の第１の信号伝
達経路と端子２，８間の第２の信号伝達経路を切り替え
る。端子１，８間には単位スイッチ素子であるＦＥＴ９
が挿入されており、ＦＥＴ９のドレイン端子は端子８に
接続されるとともにソース端子が端子１に接続されてい
る。ゲート端子は抵抗１０を介して制御端子６ａに接続
されている。
【００７６】また、端子２，８間には特性インピーダン
スＺ、電気長θの伝送線路３ａが挿入されており、伝送
線路３ａの両端が各々端子２および８に接続されてい
る。端子２と基準電位との間にはＦＥＴ４ｃが接続され
ており、ＦＥＴ４ｃのドレイン端子は端子２に接続され
るとともにソース端子が基準電位に接続されている。ゲ
ート端子は抵抗５ｃを介して制御端子６ａに接続されて
いる。さらに、端子８と基準電位との間にはＦＥＴ４ｃ
のオフ時の寄生容量Ｃｏｆｆに等しい容量を持つキャパ
シタ１１が接続されている。
【００７７】さて、制御端子６ａに印加する電圧を変え
ることにより、２個の信号伝達経路を切り替えることが
できる。各ＦＥＴがＤモード（ディプレッション型）Ｆ
ＥＴの場合、制御端子６ａに０Ｖを印加するとＦＥＴ
９，４ｃのソース，ドレイン間は低インピーダンスとな
り、端子１，８間の第１の信号伝達経路が導通となり、
端子２，８間の第２の信号伝達経路は遮断となる。逆
に、制御端子６ａにＦＥＴのピンチオフ電圧以下の電圧
を印加すると端子２，８間の第２の信号伝達経路が導通
となり、端子１，８間の第１の信号伝達経路は遮断とな
る。
【００７８】ところで、端子２，８間の第２の信号伝達
経路が導通の場合、ＦＥＴ９および４ｃがオフ状態とな
り、この時、ＦＥＴは高抵抗Ｒｏｆｆと寄生容量Ｃｏｆ
ｆの並列等価回路で表わすことができ、高周波領域にお
いてこのＣｏｆｆが端子２，８間の挿入損失特性を劣下
させる要因となる。しかし、本実施の形態では、上記第
６の実施の形態で示したＦＥＴ４ａが存在しないため、
ＦＥＴ９のオフ時の寄生容量を利用してπ形回路を構成
することができない。
【００７９】しかしながら、本構成では、ＦＥＴ４ｃの
Ｃｏｆｆとキャパシタ１１および伝送線路３ａがπ形回
路を形成し、このとき、伝送線路３ａの特性インピーダ
ンスＺと電気長θを第３の実施の形態の場合と同様に設
計することにより、π形回路は系の特性インピーダンス
に等しい１／４波長線路と等価となり、寄生容量Ｃｏｆ
ｆの影響をキャンセルすることができる。このとき、Ｆ
ＥＴ９の寄生容量は信号伝達経路と基準電位間に挿入さ
れているわけではなく、上記第６の実施の形態の場合と
比較して影響は小さい。また、共振を用いていないの
で、広い帯域で良好な挿入損失とアイソレーション特性
を得ることができる。
【００８０】［実施の形態８］図１０は本発明に係る第
８の実施の形態を示す回路図である。図１０において、
図４と同一符号の部品は同一または同等の部品を示す。
２個の独立入出力端子でる端子１，２および１個の共通
入出力端子である端子８を具備しており、制御端子６ａ
に印加する制御電圧によって端子１，８間の第１の信号
伝達経路と端子２，８間の第２の信号伝達経路を切り替
える。端子１，８間には単位スイッチ素子であるＦＥＴ
９が挿入されており、ＦＥＴ９のドレイン端子は端子８
に接続されるとともにソース端子は端子１に接続されて
いる。ゲート端子は抵抗１０を介して制御端子６ａに接
続されている。
【００８１】また、端子８には特性インピーダンスが系
の特性インピーダンスＺ０に等しい１／４波長線路１２
ａが接続されており、１／４波長線路１２ａのもう一方
の端は系の特性インピーダンスよりも高い特性インピー
ダンスＺを持つ電気長θの伝送線路３ａを介して端子２
に接続されている。さらに、伝送線路３ａの両端と基準
電位との間にはそれぞれＦＥＴ４ｂ、４ｃが接続されて
おり、ＦＥＴ４ｂ、４ｃのドレイン端子は各々伝送線路
３ａの両端に接続されるとともにソース端子は基準電位
に接続されている。ゲート端子は各々抵抗５ｂ，５ｃを
介して制御端子６ａに共通接続されている。なお、１／
４波長線路１２ａはインピーダンスを反転する手段を構
成している。
【００８２】さて、制御端子６ａに印加する電圧を変え
ることにより、２個の信号伝達経路を切り替えることが
できる。各ＦＥＴがＤモード（ディプレッション型）Ｆ
ＥＴの場合、制御端子６ａに０Ｖを印加するとＦＥＴ
９，４ｂ，４ｃのソース,ドレイン間は、それぞれ低イ
ンピーダンスとなり、端子１，８間の第１の信号伝達経
路が導通となり、端子２，８間の第２の信号伝達経路は
遮断となる。逆に、制御端子６ａにＦＥＴのピンチオフ
電圧以下の電圧を印加すると端子２，８間の第２の信号
伝達経路が導通となり、端子１，８間の第１の信号伝達
経路は遮断となる。
【００８３】ところで、端子２，８間の第２の信号伝達
経路が導通の場合、ＦＥＴ９，４ｂ，４ｃがオフ状態と
なり、この時これらＦＥＴは高抵抗Ｒｏｆｆと寄生容量
Ｃｏｆｆの並列等価回路で表わすことができ、高周波領
域において特にＦＥＴ４ｂ，４ｃのＣｏｆｆが端子２，
８間の挿入損失特性を劣下させる要因となる。本実施の
形態では、ＦＥＴ４ｂ，４ｃの２個のＣｏｆｆと伝送線
路３ａとがπ形回路を形成する。そのため、伝送線路３
ａの特性インピーダンスＺと電気長θを第３の実施の形
態の場合と同様に設計することにより、π形回路は系の
特性インピーダンスに等しい１／４波長線路と等価とな
り、ＦＥＴ４ｂ，４ｃの寄生容量Ｃｏｆｆの影響をキャ
ンセルすることができる。
【００８４】本実施の形態では、第６の実施の形態で示
したＦＥＴ４ａが存在しないため、ＦＥＴ９のオフ時の
寄生容量は信号伝達経路と基準電位との間に存在するわ
けではなく、第６の実施の形態に比較して寄生容量の影
響は小さい。また、このとき共振を用いていないので広
い帯域で良好な挿入損失とアイソレーション特性を得る
ことができる。なお、本実施の形態において、ＦＥＴ４
ｂ，４ｃのどちらかをＣｏｆｆに等しい固定容量キャパ
シタで置き換えた場合も同様の作用と効果を有する。
【００８５】［実施の形態９］図１１は本発明に係る第
９の実施の形態を示す回路図である。図１１において図
４と同一符号の部品は同一または同等の部品を示す。２
個の独立入出力端子である端子１，２および１個の共通
入出力端子である端子８を具備しており、制御端子６に
印加する電圧によって端子１，８間の第１の信号伝達経
路と端子２，８間の第２の信号伝達経路を切り替える。
端子１，８間には単位スイッチ素子であるＰｌＮダイオ
ード１４が挿入されており、ＰｌＮダイオード１４の陰
極はＤＣカット用のキャパシタ１７を介して端子８に接
続されており、陽極はＤＣカット用のキャパシタ１３を
介して端子１に接続されている。
【００８６】さらに、ＰｌＮダイオード１４の陽極は高
インピーダンスの１／４波長線路１５を介して制御端子
６に接続されているとともに、１／４波長線路１５の一
端はバイパスキャパシタ１６を介して高周波的に接地さ
れている。なお、１／４波長線路１５はインピーダンス
を反転する手段を構成している。また、ＰｌＮダイオー
ド１４の陰極は特性インピーダンスＺ、電気長θの伝送
線路３ａに接続されており、伝送線路３ａの他端はＤＣ
カット用のキャパシタ１９を介して端子２に接続されて
いるとともに、ＰｌＮダイオード１８の陽極に接続され
ている。このＰｌＮダイオード１８の陰極は基準電位に
接続されている。また、ＰｌＮダイオード１４の陰極と
基準電位との間には、ＰｌＮダイオード１８のオフ時の
寄生容量Ｃｏｆｆに等しい容量のキャパシタ１１が接続
されている。
【００８７】さて、制御端子６にＰｌＮダイオード１
４，１８に対して順バイアスとなるような電圧を印加す
ることにより、各ＰｌＮダイオードは低インピーダンス
となり、端子１，８間の第１の信号伝達経路が導通とな
り、端子２，８間の第２の信号伝達経路が遮断となる。
逆に、制御端子６にＰｌＮダイオード１４，１８に対し
て逆バイアスとなるような電圧を印加することにより、
各ＰＩＮダイオードは高インピーダンスとなり、端子
１，８間の第１の信号伝達経路が遮断となり、端子２，
８間の第２の信号伝達経路が導通となる。
【００８８】ところで、端子２，８間の第２の信号伝達
経路が導通の場合、ＰｌＮダイオード１４および１８が
オフ状態となり、この時各ＰｌＮダイオードは高抵抗Ｒ
ｏｆｆと寄生容量Ｃｏｆｆの並列等価回路で表わされ、
高周波領域においてこのＣｏｆｆが端子２，８間の挿入
損失特性を劣下させる要因となる。本実施の形態では、
第６の実施の形態で示したＦＥＴ４ａに相当する素子が
存在しないため、ＰｌＮダイオード１４のオフ時の寄生
容量を利用してπ形回路を構成することができない。
【００８９】しかしながら、本実施の形態では、ＰｌＮ
ダイオード１８のＣｏｆｆとキャパシタ１１と伝送線路
３ａとがπ形回路を形成する。このとき伝送線路３ａの
特性インピーダンスＺと電気長θを第１の実施の形態の
場合と同様に設計することにより、π形回路は系の特性
インピーダンスに等しいｌ／４波長線路と等価となり、
寄生容量Ｃｏｆｆの影響をキャンセルすることができ
る。また、共振を用いていないので、広い帯域で良好な
挿入損失とアイソレーション特性を得ることができる。
【００９０】なお、以上の実施の形態１〜８ではスイッ
チ素子としてＦＥＴを用い、実施の形態９ではＰＩＮダ
イオードを用いた場合を例にとって説明した。しかし、
各実施の形態において、スイッチ素子が他の半導体素
子、例えばＰｌＮダイオードやバイポーラトランジスタ
等で形成されている場合も上記と同様である。また、ス
イッチ素子が、ＦＥＴ等の直列接続というような複数の
電気／電子回路素子を用いて構成されている場合も同様
である。さらに、１個の共通入出力端子と２個の独立入
出力端子の場合について示したが、独立入出力端子が３
個以上ある場合も同様である。
【００９１】
【発明の効果】以上説明したとおり、本発明はスイッチ
素子の寄生容量と系の特性インピーダンスより高い特性
インピーダンスの伝送線路でπ形回路が構成されるた
め、半導体スイッチの挿入損失とアイソレーションを同
時に改善することができる。また、本発明は共振回路を
用いていないので広い帯域で良好な特性を得ることがで
きる。
【図面の簡単な説明】
【図１】 本発明に係る第１の実施の形態を示す回路図
である。
【図２】 図１および従来の半導体スイッチに係る挿入
損失およびアイソレーションの特性値を示すグラフであ
る。
【図３】 本発明に係る第２の実施の形態を示す回路図
である。
【図４】 本発明に係る第３の実施の形態を示す回路図
である。
【図５】 図４および従来の半導体スイッチに係る挿入
損失およびアイソレーションの特性値を示すグラフであ
る。
【図６】 本発明に係る第４の実施の形態を示す回路図
である。
【図７】 本発明に係る第５の実施の形態を示す回路図
である。
【図８】 本発明に係る第６の実施の形態を示す回路図
である。
【図９】 本発明に係る第７の実施の形態を示す回路図
である。
【図１０】 本発明に係る第８の実施の形態を示す回路
図である。
【図１１】 本発明に係る第９の実施の形態を示す回路
図である。
【図１２】 従来例を示す回路図である。
【図１３】 従来例を示す回路図である。
【図１４】 従来例を示す回路図である。
【図１５】 従来例を示す回路図である。
【図１６】 従来例を示す回路図である。
【図１７】 従来例を示す回路図である。
【図１８】 従来例を示す回路図である。
【図１９】 オン状態およびオフ状態におけるスイッチ
素子の等価回路を示す回路図である。
【符号の説明】
１，２，８…端子、３，３ａ…伝送線路、４，４ａ，４
ｂ，４ｃ，９，９ａ…ＦＥＴ、５，５ａ，５ｂ，５ｃ，
１０…抵抗、６，６ａ…制御端子、７，１１，１３，１
６，１７，１９…キャパシタ、１２，１２ａ，１５…１
／４波長線路、１４，１８…ＰＩＮダイオード。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の端子を接続する信号伝
    達経路中に挿入され、系の特性インピーダンスよりも高
    い特性インピーダンスを有し、かつ、前記端子に入力さ
    れる信号または前記端子から出力される信号の波長の１
    ／４より短い長さの伝送線路と、 第１の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第１のスイッチ手段と、 第２の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第２のスイッチ手段とを
    備えたことを特徴とする半導体スイッチ。
  2. 【請求項２】 第１および第２の端子を接続する信号伝
    達経路中に挿入され、系の特性インピーダンスよりも高
    い特性インピーダンスを有し、かつ、前記端子に入力さ
    れる信号または前記端子から出力される信号の波長の１
    ／４より短い長さの伝送線路と、 第１の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第１のスイッチ手段と、 第２の端子と基準電位との間に挿入された容量素子とを
    備えたことを特徴とする半導体スイッチ。
  3. 【請求項３】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、系の特性インピーダンスよ
    りも高い特性インピーダンスを有し、かつ、前記端子に
    入力または前記端子から出力される信号の波長の１／４
    より短い長さの第１の伝送線路と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスよりも高い特性イ
    ンピーダンスを有し、かつ、前記端子に入力または前記
    端子から出力される信号の波長の１／４より短い長さの
    第２の伝送線路と、 第１の伝送線路と第３の端子との間に挿入され、インピ
    ーダンスを可変することによってスイッチング動作を実
    施し、半導体素子によって形成された第１のスイッチ手
    段と、 第２の伝送線路と第３の端子との間に挿入され、インピ
    ーダンスを可変することによってスイッチング動作を実
    施し、半導体素子によって形成された第２のスイッチ手
    段と、 第１の伝送線路の両端と基準電位との間にそれぞれ挿入
    され、インピーダンスを可変することによってスイッチ
    ング動作を実施し、半導体素子によって形成された第３
    および第４のスイッチ手段と、 第２の伝送線路の両端と基準電位との間にそれぞれ挿入
    され、インピーダンスを可変することによってスイッチ
    ング動作を実施し、半導体素子によって形成された第５
    および第６のスイッチ手段とを備えたことを特徴とする
    半導体スイッチ。
  4. 【請求項４】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、系の特性インピーダンスよ
    りも高い特性インピーダンスを有し、かつ、前記端子に
    入力または前記端子から出力される信号の波長の１／４
    より短い長さの第１の伝送線路と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスよりも高い特性イ
    ンピーダンスを有し、かつ、前記端子に入力または前記
    端子から出力される信号の波長の１／４より短い長さの
    第２の伝送線路と、 第１の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第１のスイッチ手段と、 第２の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第２のスイッチ手段と、 第３の端子と基準電位との間に挿入された容量素子とを
    備えたことを特徴とする半導体スイッチ。
  5. 【請求項５】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、系の特性インピーダンスよ
    りも高い特性インピーダンスを有し、かつ、前記端子に
    入力または前記端子から出力される信号の波長の１／４
    より短い長さの第１の伝送線路と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスよりも高い特性イ
    ンピーダンスを有し、かつ、前記端子に入力または前記
    端子から出力される信号の波長の１／４より短い長さの
    第２の伝送線路と、 第１の伝送線路と第３の端子との間に挿入された第１の
    インピーダンス反転手段と、 第２の伝送線路と第３の端子との間に挿入された第２の
    インピーダンス反転手段と、 第１の伝送線路の両端と基準電位との間にそれぞれ挿入
    され、インピーダンスを可変することによってスイッチ
    ング動作を実施し、半導体素子によって形成された第１
    および第２のスイッチ手段と、 第２の伝送線路の両端と基準電位との間にそれぞれ挿入
    され、インピーダンスを可変することによってスイッチ
    ング動作を実施し、半導体素子によって形成された第３
    および第４のスイッチ手段とを備えたことを特徴とする
    半導体スイッチ。
  6. 【請求項６】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、インピーダンスを可変する
    ことによってスイッチング動作を実施し、半導体素子に
    よって形成された第１のスイッチ手段と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスよりも高い特性イ
    ンピーダンスを有し、かつ、前記端子に入力または前記
    端子から出力される信号の波長の１／４より短い長さの
    伝送線路と、 第１の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第２のスイッチ手段と、 第２の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第３のスイッチ手段とを
    備えたことを特徴とする半導体スイッチ。
  7. 【請求項７】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、インピーダンスを可変する
    ことによってスイッチング動作を実施し、半導体素子に
    よって形成された第１のスイッチ手段と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスよりも高い特性イ
    ンピーダンスを有し、かつ、前記端子に入力または前記
    端子から出力される信号の波長の１／４より短い長さの
    伝送線路と、 第２の端子と基準電位との間に挿入され、インピーダン
    スを可変することによってスイッチング動作を実施し、
    半導体素子によって形成された第２のスイッチ手段と、 第３の端子と基準電位との間に挿入された容量素子とを
    備えたことを特徴とする半導体スイッチ。
  8. 【請求項８】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、インピーダンスを可変する
    ことによってスイッチング動作を実施し、半導体素子に
    よって形成された第１のスイッチ手段と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスよりも高い特性イ
    ンピーダンスを有し、かつ、前記端子に入力または前記
    端子から出力される信号の波長の１／４より短い長さの
    伝送線路と、 第３の端子と第１の伝送線路との間に挿入されたインピ
    ーダンス反転手段と、 前記伝送線路の両端と基準電位との間にそれぞれ挿入さ
    れ、インピーダンスを可変することによってスイッチン
    グ動作を実施し、半導体素子によって形成された第２お
    よび第３のスイッチ手段とを備えたことを特徴とする半
    導体スイッチ。
  9. 【請求項９】 第１および第３の端子を接続する第１の
    信号伝達経路中に挿入され、インピーダンスを可変する
    ことによってスイッチング動作を実施し、半導体素子に
    よって形成された第１のスイッチ手段と、 第１の端子と第１のスイッチ手段との間に挿入された第
    １の容量素子と、 第１の容量素子と第１のスイッチ手段との間の第１の信
    号伝達経路と基準電位との間に挿入されたインピーダン
    ス反転手段と、 前記インピーダンス反転手段と基準電位との間に挿入さ
    れた容量素子と、 第２および第３の端子を接続する第２の信号伝達経路中
    に挿入され、系の特性インピーダンスより高い特性イン
    ピーダンスを有し、かつ、前記端子に入力または前記端
    子から出力される信号の波長の１／４より短い長さの伝
    送線路と、 第２の端子と前記伝送線路との間に挿入された第２の容
    量素子と、 前記伝送線路と第２の容量素子との間の第２の信号伝達
    経路と基準電位との間に挿入された第２のスイッチ手段
    と、 第３の端子と第１のスイッチ手段との間でありかつ第３
    の端子と前記伝送線路との間に挿入された第４の容量素
    子と、 第１のスイッチ手段と基準電位との間でありかつ前記伝
    送線路と基準電位との間に挿入された第５の容量素子と
    を備えたことを特徴とする半導体スイッチ。
  10. 【請求項１０】 請求項１乃至９の何れか一項におい
    て、 前記スイッチ手段は、電界効果型トランジスタで構成さ
    れていることを特徴とする半導体スイッチ。
  11. 【請求項１１】 請求項１乃至９の何れか一項におい
    て、 前記スイッチ手段は、バイポーラトランジスタで構成さ
    れていることを特徴とする半導体スイッチ。
  12. 【請求項１２】 請求項１乃至９の何れか一項におい
    て、 前記スイッチ手段は、ＰｌＮダイオードで構成されてい
    ることを特徴とする半導体スイッチ。
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