JP4672652B2

JP4672652B2 - 単極単投スイッチ、単極双投スイッチ及び多極多投スイッチ

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Inventors: 政毅半谷; 護重檜枝; 守泰宮▲ざき▼
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Description

この発明は、高周波信号の伝播を制御する単極単投スイッチ、単極双投スイッチ及び多極多投スイッチに関するものである。

図１は例えば、非特許文献１（“Ｈｉｇｈ−ｐｏｗｅｒｍｉｃｒｏｗａｖｅｔｒａｎｓｍｉｔ−ｒｅｃｅｉｖｅｓｗｉｔｃｈｗｉｔｈｓｅｒｉｅｓａｎｄｓｈｕｎｔＧａＡｓＦＥＴｓ”，ＩＥＩＣＥＴｒａｎｓ．ＥＬＥＣＴＲＯＮ，Ｆｅｂ．１９９２）に示された従来の単極双投スイッチを示す回路図である。

図１に示す単極双投スイッチは、入力端子１ａ、出力端子１ｂ、出力端子１ｃ、ＦＥＴ（電界効果トランジスタ）２ａ、ＦＥＴ２ｂ、インダクタ３ａ、インダクタ３ｂ、線路４及びグランド５を備えている。ＦＥＴ２ａのドレインは入力端子１ａに接続され、ソースは出力端子１ｃに接続されている。インダクタ３ａの一方の端子は入力端子１ａに接続され、他方の端子は出力端子１ｃに接続されている。線路４の一方の端子は入力端子１ａに接続され、他方の端子は出力端子１ｂに接続されている。ＦＥＴ２ｂのドレインは出力端子１ｂに接続され、ソースはグランド５に接続されている。インダクタ３ｂの一方の端子は出力端子１ｂに接続され、他方の端子はグランド５に接続されている。

次に動作について説明する。
図１において、ＦＥＴ２ａ及びＦＥＴ２ｂはゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。ＦＥＴ２ａのゲートにドレイン電圧及びソース電圧と同電位のゲート電圧を印加すると、ＦＥＴ２ａはオン状態となり抵抗性を示す。一方、ＦＥＴ２ａのゲートにピンチオフ電圧以下の電圧を印加すると、ＦＥＴ２ａはオフ状態となり容量性を示す。ＦＥＴ２ｂも同様の動作をする。
図２は図１におけるＦＥＴ２ａ及びＦＥＴ２ｂをオフ状態としたときの等価回路図である。図２に示すように、ＦＥＴ２ａをオフ状態としたときには、ＦＥＴ２ａのドレイン又はソース６ａとソース又はドレイン６ｂとの間に、並列に接続されたオフ容量９、オフ抵抗１０と、寄生インダクタ８とが直列に接続された状態となる。ＦＥＴ２ｂをオフ状態としたときも同様である。
図３は図１におけるＦＥＴ２ａ及びＦＥＴ２ｂをオン状態としたときの等価回路図である。図３に示すように、ＦＥＴ２ａをオン状態としたときには、ＦＥＴ２ａのドレイン又はソース６ａとソース又はドレイン６ｂとの間に、オン抵抗７及び寄生インダクタ８が直列に接続された状態となる。ＦＥＴ２ｂをオン状態としたときも同様である。
図１において、ＦＥＴ２ａ及びＦＥＴ２ｂをオフ状態にした場合、すなわち、ＦＥＴ２ａ及びＦＥＴ２ｂの等価回路図が図２である場合を考える。この単極双投スイッチの使用周波数ｆ１において、寄生インダクタ８のリアクタンス成分がオフ容量９のリアクタンス成分に比べて十分小さく、オフ抵抗１０が十分大きく、ｆ１＝１／√（ＦＥＴ２ａのオフ容量９のキャパシタンス）×（インダクタ３ａのインダクタンス）＝１／√（ＦＥＴ２ｂのオフ容量９のキャパシタンス）×（インダクタ３ｂのインダクタンス）の関係である場合、入力端子１ａから見た出力端子１ｂのインピーダンスは低くなり、入力端子１ａから見た出力端子１ｃのインピーダンスは高くなる。このとき、入力端子１ａから入力された高周波信号は出力端子１ｂに出力される。
また、図１において、ＦＥＴ２ａ及びＦＥＴ２ｂをオン状態にした場合、すなわち、ＦＥＴ２ａ及びＦＥＴ２ｂの等価回路図が図３である場合を考える。このとき、入力端子１ａから見た出力端子１ｂのインピーダンスは高くなり、入力端子１ａから見た出力端子１ｃのインピーダンスは低くなる。このとき、入力端子１ａから入力された高周波信号は出力端子１ｃに出力される。

"Ｈｉｇｈ−ｐｏｗｅｒｍｉｃｒｏｗａｖｅｔｒａｎｓｍｉｔ−ｒｅｃｅｉｖｅｓｗｉｔｃｈｗｉｔｈｓｅｒｉｅｓａｎｄｓｈｕｎｔＧａＡｓＦＥＴｓ"，ＩＥＩＣＥＴｒａｎｓ．ＥＬＥＣＴＲＯＮ，Ｆｅｂ．１９９２

従来の単極双投スイッチは以上のように構成されており、高耐電力を得るためにＦＥＴ２ａ及びＦＥＴ２ｂのゲート幅を大きくすると、寄生インダクタ８のリアクタンス成分がオフ容量９のリアクタンス成分に対して無視できない大きさになり、かつ、オフ抵抗１０が小さくなるために、ＦＥＴ２ａ及びＦＥＴ２ｂをオフ状態にしたときに入力端子１ａから出力端子１ｂに伝播する高周波信号の伝播損失が大きくなり、入力端子１ａから出力端子１ｃへの高周波信号のアイソレーションが低下するという課題があった。

この従来例では、単極双投スイッチについて述べているが、単極単投スイッチや多極多投スイッチでも同様の課題があった。

この発明は上記のような課題を解決するためになされたもので、マイクロ波帯又はミリ波帯にて、高耐電力でかつ高周波信号の伝播損失が少なくアイソレーションが低下しない特性を持つ単極単投スイッチ、単極双投スイッチ及び多極多投スイッチを得ることを目的とする。

この発明に係る単極単投スイッチは、入力端子と出力端子間の高周波信号の伝播を制御するものにおいて、電界効果トランジスタのドレイン及びソースにキャパシタを直列に接続した直列回路にインダクタを並列に接続することにより電界効果トランジスタスイッチを構成し、上記電界効果トランジスタのゲートに印加する電圧により上記電界効果トランジスタのオン状態とオフ状態を切換え、上記高周波信号の周波数において、上記電界効果トランジスタの寄生インダクタと上記キャパシタが直列共振し、上記電界効果トランジスタのオフ容量と上記各インダクタが並列共振するように構成するものである。

この発明により、高耐電力でかつ入力端子から出力端子への高周波信号の伝播損失を小さくすることができ、入力端子から出力端子への高周波信号のアイソレーションを低下させないという効果が得られる。

従来の単極双投スイッチを示す回路図である。図１における電界効果トランジスタをオフ状態としたときの等価回路図である。図１における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態１による単極単投スイッチの構成を示す回路図である。図４における電界効果トランジスタをオフ状態としたときの等価回路図である。図４における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態２による単極単投スイッチの構成を示す回路図である。図７における電界効果トランジスタをオフ状態にしたときの等価回路図である。図７における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態３による単極単投スイッチの構成を示す回路図である。図１０における電界効果トランジスタをオフ状態にしたときの等価回路図である。図１０における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態４による単極単投スイッチの構成を示す回路図である。図１３における電界効果トランジスタをオフ状態としたときの等価回路図である。図１３における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態５による単極単投スイッチの構成を示す回路図である。図１６における電界効果トランジスタをオフ状態としたときの等価回路図である。図１６における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態６による単極単投スイッチの構成を示す回路図である。図１９における電界効果トランジスタをオフ状態としたときの等価回路図である。図１９における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態７による単極双投スイッチの構成を示す回路図である。図２２における電界効果トランジスタをオフ状態としたときの等価回路図である。図２２における電界効果トランジスタをオン状態としたときの等価回路図である。この発明の実施の形態８による多極多投スイッチの構成を示す回路図である。図２５の多極多投スイッチの動作を説明する図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図４はこの発明の実施の形態１による単極単投スイッチの構成を示す回路図である。図４に示す単極単投スイッチは、入力端子１１ａ、出力端子１１ｂ、ＦＥＴ（電界効果トランジスタ）１２ａ、ＦＥＴ１２ｂ、インダクタ１３ａ及びインダクタ１３ｂを備えている。ＦＥＴ１２ａとインダクタ１３ａの並列接続により第１のＦＥＴスイッチ１４ａを構成し、ＦＥＴ１２ｂとインダクタ１３ｂの並列接続により第１のＦＥＴスイッチ１４ｂを構成しており、ＦＥＴスイッチ１４ａ，１４ｂの一方の端子は入力端子１１ａに接続され、他方の端子は出力端子１１ｂに接続されている。このように、この実施の形態１では、第１のＦＥＴスイッチ１４ａと第１のＦＥＴスイッチ１４ｂを並列に接続している。

ＦＥＴ１２ａ、ＦＥＴ１２ｂを２個並列に接続することにより、同じ耐電力を得るための各ゲート幅を１／２にすることができ、各ゲート幅を１／２にすることにより、この単極単投スイッチの使用周波数ｆにおいて、ＦＥＴ１２ａ、ＦＥＴ１２ｂの寄生インダクタのリアクタンス成分をオフ容量のリアクタンス成分に比べて十分小さく、かつオフ抵抗を十分大きくすることができる。
ここで、ＦＥＴ１２ａ及びＦＥＴ１２ｂのドレインは入力端子１１ａ又は出力端子１１ｂに接続してもよく、ＦＥＴ１２ａ及びＦＥＴ１２ｂのソースは出力端子１１ｂ又は入力端子１１ａに接続してもよい。

次に動作について説明する。
図４において、ＦＥＴ２ａ及びＦＥＴ２ｂはゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図５は図４におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオフ状態としたときの等価回路図である。図５に示すように、ＦＥＴ１２ａをオフ状態としたときには、並列に接続されたオフ容量１５ａ、オフ抵抗１７ａと、寄生インダクタ１６ａとが直列に接続された状態となり、ＦＥＴ１２ｂをオフ状態としたときには、並列に接続されたオフ容量１５ｂ、オフ抵抗１７ｂと、寄生インダクタ１６ｂとが直列に接続された状態となる。

この単極単投スイッチの使用周波数ｆにおいて、寄生インダクタ１６ａ，１６ｂのリアクタンス成分がオフ容量１５ａ，１５ｂのリアクタンス成分に比べて十分小さく、かつオフ抵抗１７ａ，１７ｂが十分大きくなっており、ｆ＝１／√（オフ容量１５ａのキャパシタンス）×（インダクタ１３ａのインダクタンス）＝１／√（オフ容量１５ｂのキャパシタンス）×（インダクタ１３ｂのインダクタンス）の関係である場合、すなわち、使用周波数ｆにおいて、オフ容量１５ａと並列共振するようなインダクタ１３ａを接続し、オフ容量１５ｂと並列共振するようなインダクタ１３ｂを接続することにより、入力端子１１ａから見た出力端子１１ｂのインピーダンスは高くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力されず、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションは低下しない。

図６は図４におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオン状態としたときの等価回路図である。図６に示すように、ＦＥＴ１２ａをオン状態としたときには、オン抵抗１８ａ及び寄生インダクタ１６ａが直列に接続された状態となり、ＦＥＴ１２ｂをオン状態としたときには、オン抵抗１８ｂ及び寄生インダクタ１６ｂが直列に接続された状態となる。

この場合、第１のＦＥＴスイッチ１４ａ，１４ｂが並列に接続されていることにより、入力端子１１ａから見た出力端子１１ｂのインピーダンスは低くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力され、入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができる。

この実施の形態１では、高周波信号を入力端子１１ａから入力し出力端子１１ｂへの出力を制御しているが、高周波信号を出力端子１１ｂから入力し入力端子１１ａへ出力する場合にも同様に制御可能である。
また、この実施の形態１では、２個の第１のＦＥＴスイッチ１４ａ，１４ｂを並列に接続し、各ＦＥＴ１２ａ，１２ｂのゲート幅を１／２にしているが、２個以上の複数個の第１のＦＥＴスイッチを並列に接続して、ＦＥＴの数に応じてゲート幅を狭くしてもよい。

以上のように、この実施の形態１によれば、第１のＦＥＴスイッチ１４ａ，１４ｂを２個並列に接続することにより、同じ耐電力を得るための各ゲート幅を１／２にすることができ、この単極単投スイッチの使用周波数ｆにおいて、ＦＥＴ１２ａ、ＦＥＴ１２ｂの寄生インダクタ１６ａ，１６ｂのリアクタンス成分をオフ容量１５ａ，１５ｂのリアクタンス成分に比べて十分小さく、かつオフ抵抗１７ａ，１７ｂを十分大きくすることができ、オフ容量１５ａ，１５ｂと並列共振するようなインダクタ１３ａ，１３ｂを接続することにより、高耐電圧で入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させないと共に、入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができるという効果が得られる。

実施の形態２．
図７はこの発明の実施の形態２による単極単投スイッチの構成を示す回路図である。図７に示す単極単投スイッチは、実施の形態１の図４に示す単極単投スイッチと同様に、入力端子１１ａ、出力端子１１ｂ、ＦＥＴ１２ａ，ＦＥＴ１２ｂ、インダクタ１３ａ、インダクタ１３ｂを備えて、ＦＥＴ１２ａとインダクタ１３ａの並列接続により第１のＦＥＴスイッチ１４ａを構成し、ＦＥＴ１２ｂとインダクタ１３ｂの並列接続により第１のＦＥＴスイッチ１４ｂを構成しているが、入力端子１１ａと出力端子１１ｂが直接に接続され、第１のＦＥＴスイッチ１４ａ及び第１のＦＥＴスイッチ１４ｂの一方の端子は入力端子１１ａと出力端子１１ｂに接続され、他方の端子はグランド１９に接続されている点が異なっている。このように、この実施の形態２では、第１のＦＥＴスイッチ１４ａと第１のＦＥＴスイッチ１４ｂを並列に接続している。

ＦＥＴ１２ａ、ＦＥＴ１２ｂを２個並列に接続することにより、同じ耐電力を得るための各ゲート幅を１／２にすることができ、各ゲート幅を１／２にすることにより、この単極単投スイッチの使用周波数ｆにおいて、ＦＥＴ１２ａ、ＦＥＴ１２ｂの寄生インダクタのリアクタンス成分をオフ容量のリアクタンス成分に比べて十分小さく、かつオフ抵抗を十分大きくすることができる。
ここで、ＦＥＴ１２ａ及びＦＥＴ１２ｂのドレインは入力端子１１ａ又はグランド１９に接続してもよく、ＦＥＴ１２ａ及びＦＥＴ１２ｂのソースはグランド１９又は入力端子１１ａに接続してもよい。

次に動作について説明する。
図７において、ＦＥＴ２ａ及びＦＥＴ２ｂはゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図８は図７におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオフ状態にしたときの等価回路図である。図８に示すように、ＦＥＴ１２ａをオフ状態としたときには、並列に接続されたオフ容量１５ａ、オフ抵抗１７ａと、寄生インダクタ１６ａとが直列に接続された状態となり、ＦＥＴ１２ｂをオフ状態としたときには、並列に接続されたオフ容量１５ｂ、オフ抵抗１７ｂと、寄生インダクタ１６ｂとが直列に接続された状態となる。

この場合、この単極単投スイッチの使用周波数ｆにおいて、寄生インダクタ１６ａ，１６ｂのリアクタンス成分がオフ容量１５ａ，１５ｂのリアクタンス成分に比べて十分小さく、かつオフ抵抗１７ａ，１７ｂが十分大きくなっており、ｆ＝１／√（オフ容量１５ａのキャパシタンス）×（インダクタ１３ａのインダクタンス）＝１／√（オフ容量１５ｂのキャパシタンス）×（インダクタ１３ｂのインダクタンス）の関係である場合、すなわち、使用周波数ｆにおいて、オフ容量１５ａと並列共振するようなインダクタ１３ａを接続し、オフ容量１５ｂと並列共振するようなインダクタ１３ｂを接続することにより、入力端子１１ａから見たグランド１９のインピーダンスは高くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力され、高周波信号の伝播損失を小さくすることができる。

図９は図７におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオン状態としたときの等価回路図である。図９に示すように、ＦＥＴ１２ａをオン状態としたときには、オン抵抗１８ａ及び寄生インダクタ１６ａが直列に接続された状態となり、ＦＥＴ１２ｂをオン状態としたときには、オン抵抗１８ｂ及び寄生インダクタ１６ｂが直列に接続された状態となる。

この場合、第１のＦＥＴスイッチ１４ａ，１４ｂが並列に接続されていることにより、入力端子１１ａから見たグランド１９のインピーダンスは低くなる。このとき、入力端子１１ａから入力された高周波信号はグランド１９に伝搬し出力端子１１ｂに出力されず、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させない。

この実施の形態２では、高周波信号を入力端子１１ａから入力し出力端子１１ｂへの出力を制御しているが、高周波信号を出力端子１１ｂから入力し入力端子１１ａへ出力する場合も同様に制御可能である。
また、この実施の形態２では、２個の第１のＦＥＴスイッチ１４ａ，１４ｂを並列に接続し、各ＦＥＴ１２ａ，１２ｂのゲート幅を１／２にしているが、２個以上の複数個の第１のＦＥＴスイッチを並列に接続して、ＦＥＴの数に応じてゲート幅を狭くしてもよい。

以上のように、この実施の形態２によれば、第１のＦＥＴスイッチ１４ａ，１４ｂを２個並列に接続することにより、同じ耐電力を得るための各ゲート幅を１／２にすることができ、この単極単投スイッチの使用周波数ｆにおいて、ＦＥＴ１２ａ、ＦＥＴ１２ｂの寄生インダクタ１６ａ，１６ｂのリアクタンス成分をオフ容量１５ａ，１５ｂのリアクタンス成分に比べて十分小さく、かつオフ抵抗１７ａ，１７ｂを十分大きくすることができ、オフ容量１５ａ，１５ｂと並列共振するようなインダクタ１３ａ，１３ｂを接続することにより、高耐電圧で入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができると共に、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させないという効果が得られる。

実施の形態３．
図１０はこの発明の実施の形態３による単極単投スイッチの構成を示す回路図である。図１０に示す単極単投スイッチは、入力端子１１ａ、出力端子１１ｂ、ＦＥＴ２０、キャパシタ２１、インダクタ２２を備えており、直列に接続されたＦＥＴ２０、キャパシタ２１と、インダクタ２２とを並列に接続した第２のＦＥＴスイッチ１４の一方の端子が入力端子１１ａに接続され、他方の端子が出力端子１１ｂに接続されている。
ここで、ＦＥＴ２０のドレインは入力端子１１ａ又はキャパシタ２１に接続してもよく、ＦＥＴ２０のソースはキャパシタ２１又は入力端子１１ａに接続してもよい。

次に動作について説明する。
図１０において、ＦＥＴ２０はゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図１１は図１０におけるＦＥＴ２０をオフ状態にしたときの等価回路図である。図１１に示すように、ＦＥＴ２０をオフ状態としたときには、並列に接続されたオフ容量２３、オフ抵抗２４と、寄生インダクタ２５とが直列に接続された状態となる。

ここで、この実施の形態３による単極単投スイッチの使用周波数ｆ２において、ｆ２＝１／２π√（寄生インダクタ２５のインダクタンス）×（キャパシタ２１のキャパシタンス）の関係であるとし、すなわち、寄生インダクタ２５と直列共振するようなキャパシタ２１を接続し、オフ容量２３とインダクタ２２の並列共振を妨げている寄生インダクタ２５を電気的に打ち消す。また、この単極単投スイッチの使用周波数ｆ２において、ｆ２＝１／√（オフ容量２３のキャパシタンス）×（インダクタ２２のインダクタンス）の関係である場合、すなわち、オフ容量２３と並列共振するようなインダクタ２２を接続することにより、入力端子１１ａから見た出力端子１１ｂのインピーダンスは高くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力されず、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させない。

図１２は図１０におけるＦＥＴ２０をオン状態としたときの等価回路図である。図１２に示すように、ＦＥＴ２０をオン状態としたときには、オン抵抗２６と寄生インダクタ２５とが直列に接続された状態となる。
ここで、ｆ２＝１／２π√（寄生インダクタ２５のインダクタンス）×（キャパシタ２１のキャパシタンス）の関係であるとし、すなわち、寄生インダクタ２５と直列共振するようなキャパシタ２１を接続することにより、入力端子１１ａから見た出力端子１１ｂのインピーダンスは低くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力され、高周波信号の伝播損失を小さくすることができる。

なお、図１１に示すＦＥＴ２０がオフ状態の寄生インダクタ２５のインダクタンスと、図１２に示すＦＥＴ２０がオン状態の寄生インダクタ２５のインダクタンスの値は同じであり、ＦＥＴ２０のオフ状態とオン状態で寄生インダクタ２５と直列共振するようなキャパシタ２１のキャパシタンスの値は同じである。

この実施の形態３では、高周波信号を入力端子１１ａから入力し出力端子１１ｂへの出力を制御しているが、高周波信号を出力端子１１ｂから入力し入力端子１１ａへ出力する場合も同様に制御可能である。

以上のように、この実施の形態３によれば、単極単投スイッチの使用周波数ｆ２において、ＦＥＴ２０の寄生インダクタ２５と直列共振するようなキャパシタ２１を接続し、ＦＥＴ２０のオフ容量２３のキャパシタンスと並列共振するようなインダクタ２２を接続することにより、この単極単投スイッチに高耐電力性を持たせるためにＦＥＴ２０のゲート幅を大きくした場合においても、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させないと共に、入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができるという効果が得られる。

実施の形態４．
図１３はこの発明の実施の形態４による単極単投スイッチの構成を示す回路図である。図１３に示す単極単投スイッチは、実施の形態３の図１０に示す単極単投スイッチと同様に、入力端子１１ａ、出力端子１１ｂ、ＦＥＴ２０、キャパシタ２１、インダクタ２２を備えているが、入力端子１１ａと出力端子１１ｂが直接に接続され、直列に接続されたＦＥＴ２０、キャパシタ２１と、インダクタ２２とを並列に接続した第２のＦＥＴスイッチ１４の一方の端子が入力端子１１ａと出力端子１１ｂに接続され、他方の端子がグランド１９に接続されている点が異なっている。
ここで、ＦＥＴ２０のドレインは入力端子１１ａ又はキャパシタ２１に接続してもよく、ＦＥＴ２０のソースはキャパシタ２１又は入力端子１１ａに接続してもよい。

次に動作について説明する。
図１３において、ＦＥＴ２０はゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図１４は図１３におけるＦＥＴ２０をオフ状態としたときの等価回路図である。図１４に示すように、ＦＥＴ２０をオフ状態としたときには、並列に接続されたオフ容量２３、オフ抵抗２４と、寄生インダクタ２５とが直列に接続された状態となる。

ここで、この実施の形態による単極単投スイッチの使用周波数ｆ３において、ｆ３＝１／２π√（寄生インダクタ２５のインダクタンス）×（キャパシタ２１のキャパシタンス）の関係であるとし、すなわち、ＦＥＴ２０の寄生インダクタ２５と直列共振するようなキャパシタ２１を接続し、オフ容量２３とインダクタ２２の並列共振を妨げている寄生インダクタ２５を電気的に打ち消す。また、この単極単投スイッチの使用周波数ｆ３において、ｆ３＝１／√（オフ容量２３のキャパシタンス）×（インダクタ２２のインダクタンス）の関係である場合、すなわち、ＦＥＴ２０のオフ容量２３と並列共振するようなインダクタ２２を接続することにより、入力端子１１ａから見たグランド１９のインピーダンスは高くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力され、高周波信号の伝播損失を少なくすることができる。

図１５は図１３におけるＦＥＴ２０をオン状態としたときの等価回路図である。図１５に示すように、ＦＥＴ２０をオン状態としたときには、オン抵抗２６と寄生インダクタ２５とが直列に接続された状態となる。
ここで、この実施の形態による単極単投スイッチの使用周波数ｆ３において、ｆ３＝１／２π√（寄生インダクタ２５のインダクタンス）×（キャパシタ２１のキャパシタンス）の関係であるとし、すなわち、ＦＥＴ２０の寄生インダクタ２５と直列共振するようなキャパシタ２１を接続することにより、入力端子１１ａから見たグランド１９のインピーダンスは低くなる。このとき、入力端子１１ａから入力された高周波信号はグランド１９に伝播し出力端子１１ｂに出力されず、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させない。

なお、図１４に示すＦＥＴ２０がオフ状態の寄生インダクタ２５のインダクタンスと、図１５に示すＦＥＴ２０がオン状態の寄生インダクタ２５のインダクタンスの値は同じであり、ＦＥＴ２０のオフ状態とオン状態で寄生インダクタ２５と直列共振するようなキャパシタ２１のキャパシタンスの値は同じである。

この実施の形態４では、高周波信号を入力端子１１ａから入力し出力端子１１ｂへの出力を制御しているが、高周波信号を出力端子１１ｂから入力し入力端子１１ａへ出力する場合も同様に制御可能である。

以上のように、この実施の形態４によれば、単極単投スイッチの使用周波数ｆ３において、寄生インダクタ２５と直列共振するようなキャパシタ２１を接続し、オフ容量２３と並列共振するようなインダクタ２２を接続することにより、この単極単投スイッチに高耐電力性を持たせるためにＦＥＴ２０のゲート幅を大きくした場合においても、入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができると共に、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させないという効果が得られる。

実施の形態５．
図１６はこの発明の実施の形態５による単極単投スイッチの構成を示す回路図である。図１６に示す単極単投スイッチは、実施の形態３の図１０に示す第２のＦＥＴスイッチ１４を２個並列に使用したものであり、入力端子１１ａ、出力端子１１ｂ、ＦＥＴ１２ａ、ＦＥＴ１２ｂ、インダクタ１３ａ、インダクタ１３ｂ、キャパシタ２７ａ、キャパシタ２７ｂを備えている。直列に接続されたＦＥＴ１２ａ、キャパシタ２７ａと、インダクタ１３ａとを並列に接続した第２のＦＥＴスイッチ１４ａと、直列に接続されたＦＥＴ１２ｂ、キャパシタ２７ｂと、インダクタ１３ｂとを並列に接続した第２のＦＥＴスイッチ１４ｂの一方の端子は入力端子１１ａに接続され、他方の端子は出力端子１１ｂに接続されている。

次に動作について説明する。
図１６において、ＦＥＴ１２ａ及びＦＥＴ１２ｂは、ゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図１７は図１６におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオフ状態としたときの等価回路図である。図１７に示すように、ＦＥＴ１２ａをオフ状態としたときには、並列に接続されたオフ容量１５ａ、オフ抵抗１７ａと、寄生インダクタ１６ａとが直列に接続された状態となり、ＦＥＴ１２ｂをオフ状態としたときには、並列に接続されたオフ容量１５ｂ、オフ抵抗１７ｂと、寄生インダクタ１６ｂとが直列に接続された状態となる。

ここで、この実施の形態による単極単投スイッチの使用周波数ｆ４において、ｆ４＝１／２π√（寄生インダクタ１６ａのインダクタンス）×（キャパシタ２７ａのキャパシタンス）＝１／２π√（寄生インダクタ１６ｂのインダクタンス）×（キャパシタ２７ｂのキャパシタンス）の関係であるとし、すなわち、寄生インダクタ１６ａと直列共振するようなキャパシタ２７ａを接続し、オフ容量１５ａとインダクタ１３ａの並列共振を妨げている寄生インダクタ１６ａを電気的に打ち消し、寄生インダクタ１６ｂと直列共振するようなキャパシタ２７ｂを接続し、オフ容量１５ｂとインダクタ１３ｂの並列共振を妨げている寄生インダクタ１６ｂを電気的に打ち消す。また、この単極単投スイッチの使用周波数ｆ４において、ｆ４＝１／√（オフ容量１５ａのキャパシタンス）×（インダクタ１３ａのインダクタンス）＝１／√（オフ容量１５ｂのキャパシタンス）×（インダクタ１３ｂのインダクタンス）の関係である場合、すなわち、オフ容量１５ａと並列共振するようなインダクタ１３ａを接続し、オフ容量１５ｂと並列共振するようなインダクタ１３ｂを接続すると、入力端子１１ａから見た出力端子１１ｂのインピーダンスは高くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力されず、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションは低下しない。

図１８は図１６におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオン状態としたときの等価回路図である。図１８に示すように、ＦＥＴ１２ａをオン状態としたときには、オン抵抗１８ａ及び寄生インダクタ１６ａが直列に接続された状態となり、ＦＥＴ１２ｂをオン状態としたときには、オン抵抗１８ｂ及び寄生インダクタ１６ｂが直列に接続された状態となる。

ここで、単極単投スイッチの使用周波数ｆ４において、ｆ４＝１／２π√（寄生インダクタ１６ａのインダクタンス）×（キャパシタ２７ａのキャパシタンス）＝１／２π√（寄生インダクタ１６ｂのインダクタンス）×（キャパシタ２７ｂのキャパシタンス）の関係であるとし、すなわち、寄生インダクタ１６ａと直列共振するようなキャパシタ２７ａを接続し、寄生インダクタ１６ｂと直列共振するようなキャパシタ２７ｂを接続すると、入力端子１１ａから見た出力端子１１ｂのインピーダンスは低くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力され、高周波信号の伝播損失を少なくすることができる。

なお、図１７に示すＦＥＴ１２ａ，１２ｂがオフ状態の寄生インダクタ１６ａ，１６ｂのインダクタンスと、図１８に示すＦＥＴ１２ａ，１２ｂがオン状態の寄生インダクタ１６ａ，１６ｂのインダクタンスの値はそれぞれ同じであり、ＦＥＴ１２ａ，１２ｂのオフ状態とオン状態で寄生インダクタ１６ａ，１６ｂと直列共振するようなキャパシタ２７ａ，２７ｂのキャパシタンスの値はそれぞれ同じである。

この実施の形態５では、高周波信号を入力端子１１ａから入力し出力端子１１ｂへの出力を制御しているが、高周波信号を出力端子１１ｂから入力し入力端子１１ａへの出力も同様に制御可能である。
また、この実施の形態５では、２個の第２のＦＥＴスイッチ１４ａ，１４ｂを並列に接続しているが、２個以上の複数個の第２のＦＥＴスイッチを並列に接続してもよい。

以上のように、この実施の形態５によれば、単極単投スイッチの使用周波数ｆ４において、寄生インダクタ１６ａと直列共振するようなキャパシタ２７ａを接続し、寄生インダクタ１６ｂと直列共振するようなキャパシタ２７ｂを接続し、オフ容量１５ａと並列共振するようなインダクタ１３ａを接続し、オフ容量１５ｂと並列共振するようなインダクタ１３ｂを接続することにより、この単極単投スイッチに高耐電力性を持たせるためにＦＥＴ１２ａ，１２ｂのゲート幅を大きくした場合においても、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させず、入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができるという効果が得られる。

実施の形態６．
図１９はこの発明の実施の形態６による単極単投スイッチの構成を示す回路図である。図１９に示す単極単投スイッチは、実施の形態４の図１３に示す第２のＦＥＴスイッチ１４を２個並列に使用したものであり、入力端子１１ａ、出力端子１１ｂ、ＦＥＴ１２ａ、ＦＥＴ１２ｂ、インダクタ１３ａ、インダクタ１３ｂ、キャパシタ２７ａ、キャパシタ２７ｂ、グランド１９を備えている。直列に接続されたＦＥＴ１２ａ、キャパシタ２７ａと、インダクタ１３ａとを並列に接続した第２のＦＥＴスイッチ１４ａと、直列に接続されたＦＥＴ１２ｂ、キャパシタ２７ｂと、インダクタ１３ｂとを並列に接続した第２のＦＥＴスイッチ１４ｂの一方の端子は入力端子１１ａと出力端子１１ｂに接続され、他方の端子はグランド１９に接続されている。

次に動作について説明する。
図１９において、ＦＥＴ１２ａ及びＦＥＴ１２ｂは、ゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図２０は図１９におけるＦＥＴ１２ａ及びＦＥＴ１３ｂをオフ状態としたときの等価回路図である。図２０に示すように、ＦＥＴ１２ａをオフ状態としたときには、並列に接続されたオフ容量１５ａ、オフ抵抗１７ａと、寄生インダクタ１６ａとが直列に接続された状態となり、ＦＥＴ１２ｂをオフ状態としたときには、並列に接続されたオフ容量１５ｂ、オフ抵抗１７ｂと、寄生インダクタ１６ｂとが直列に接続された状態となる。

ここで、この実施の形態による単極単投スイッチの使用周波数ｆ４において、ｆ４＝１／２π√（寄生インダクタ１６ａのインダクタンス）×（キャパシタ２７ａのキャパシタンス）＝１／２π√（寄生インダクタ１６ｂのインダクタンス）×（キャパシタ２７ｂのキャパシタンス）の関係であるとし、すなわち、寄生インダクタ１６ａと直列共振するようなキャパシタ２７ａを接続し、オフ容量１５ａとインダクタ１３ａの並列共振を妨げている寄生インダクタ１６ａを電気的に打ち消し、寄生インダクタ１６ｂと直列共振するようなキャパシタ２７ｂを接続し、オフ容量１５ｂとインダクタ１３ｂの並列共振を妨げている寄生インダクタ１６ｂを電気的に打ち消す。また、この単極単投スイッチの使用周波数ｆ４において、ｆ４＝１／√（オフ容量１５ａのキャパシタンス）×（インダクタ１３ａのインダクタンス）＝１／√（オフ容量１５ｂのキャパシタンス）×（インダクタ１３ｂのインダクタンス）の関係である場合、すなわち、オフ容量１５ａと並列共振するようなインダクタ１３ａを接続し、オフ容量１５ｂと並列共振するようなインダクタ１３ｂを接続すると、入力端子１１ａから見たグランド１９のインピーダンスは高くなる。このとき、入力端子１１ａから入力された高周波信号は出力端子１１ｂに出力され、高周波信号の伝播損失を少なくすることができる。

図２１は図１９におけるＦＥＴ１２ａ及びＦＥＴ１２ｂをオン状態としたときの等価回路図である。図２１に示すように、ＦＥＴ１２ａをオン状態としたときには、オン抵抗１８ａ及び寄生インダクタ１６ａが直列に接続された状態となり、ＦＥＴ１２ｂをオン状態としたときには、オン抵抗１８ｂ及び寄生インダクタ１６ｂが直列に接続された状態となる。

ここで、単極単投スイッチの使用周波数ｆ４において、ｆ４＝１／２π√（寄生インダクタ１６ａのインダクタンス）×（キャパシタ２７ａのキャパシタンス）＝１／２π√（寄生インダクタ１６ｂのインダクタンス）×（キャパシタ２７ｂのキャパシタンス）の関係であるとし、すなわち、寄生インダクタ１６ａと直列共振するようなキャパシタ２７ａを接続し、寄生インダクタ１６ｂと直列共振するようなキャパシタ２７ｂを接続すると、入力端子１１ａから見たグランド１９のインピーダンスは低くなる。このとき、入力端子１１ａから入力された高周波信号はグランド１９に伝播し出力端子１１ｂには出力されず、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションは低下しない。

なお、図２０に示すＦＥＴ１２ａ，１２ｂがオフ状態の寄生インダクタ１６ａ，１６ｂのインダクタンスと、図２１に示すＦＥＴ１２ａ，１２ｂがオン状態の寄生インダクタ１６ａ，１６ｂのインダクタンスの値はそれぞれ同じであり、ＦＥＴ１２ａ，１２ｂのオフ状態とオン状態で寄生インダクタ１６ａ，１６ｂと直列共振するようなキャパシタ２７ａ，２７ｂのキャパシタンスの値はそれぞれ同じである。

この実施の形態６では、高周波信号を入力端子１１ａから入力し出力端子１１ｂへの出力を制御しているが、高周波信号を出力端子１１ｂから入力し入力端子１１ａへ出力する場合も同様に制御可能である。
また、この実施の形態６では、２個の第２のＦＥＴスイッチ１４ａ，１４ｂを並列に接続しているが、２個以上の複数個の第２のＦＥＴスイッチを並列に接続してもよい。

以上のように、この実施の形態６によれば、単極単投スイッチの使用周波数ｆ４において、寄生インダクタ１６ａと直列共振するようなキャパシタ２７ａを接続し、寄生インダクタ１６ｂと直列共振するようなキャパシタ２７ｂを接続し、オフ容量１５ａと並列共振するようなインダクタ１３ａを接続し、オフ容量１５ｂと並列共振するようなインダクタ１３ｂを接続することにより、この単極単投スイッチに高耐電力性を持たせるためにＦＥＴ１２ａ，１２ｂのゲート幅を大きくした場合においても、入力端子１１ａから出力端子１１ｂへの高周波信号の伝播損失を小さくすることができ、入力端子１１ａから出力端子１１ｂへの高周波信号のアイソレーションを低下させないという効果が得られる。

実施の形態７．
図２２はこの発明の実施の形態７による単極双投スイッチの構成を示す回路図である。図２２に示す単極双投スイッチは、入力端子２８ａ、出力端子２８ｂ、出力端子２８ｃ、ＦＥＴ２９ａ、ＦＥＴ２９ｂ、ＦＥＴ２９ｃ、インダクタ３０ａ、インダクタ３０ｂ、インダクタ３０ｃ、キャパシタ３２、線路３３及びグランド１９を備えている。ＦＥＴ２９ａとインダクタ３０ａを並列に接続した第１のＦＥＴスイッチ３１ａと、ＦＥＴ２９ｂとインダクタ３０ｂを並列に接続した第１のＦＥＴスイッチ３１ｂの一方の端子は入力端子２８ａに接続され、他方の端子は出力端子２８ｃに接続されている。線路３３の一方の端子は入力端子２８ａに接続され、他方の端子は出力端子２８ｂに接続されている。直列に接続されたＦＥＴ２９ｃ、キャパシタ３２と、インダクタ３０ｃとを並列に接続した第２のＦＥＴスイッチ３１ｃの一方の端子は出力端子２８ｂに接続され、他方の端子はグランド１９に接続されている。ここで、線路３３の線路長は使用周波数ｆ５において１／４波長であるとする。

この実施の形態７では、実施の形態１の図４に示す第１のＦＥＴスイッチ１４ａ，１４ｂを第１のＦＥＴスイッチ３１ａ，３１ｂとして使用し、実施の形態４の図１３に示す第２のＦＥＴスイッチ１４を第２のＦＥＴスイッチ３１ｃとして使用している。

次に動作について説明する。
図２２において、ＦＥＴ２９ａ、ＦＥＴ２９ｂ及びＦＥＴ２９ｃはゲートに印加する電圧によりオン状態とオフ状態を切り換えるスイッチとして動作する。
図２３は図２２におけるＦＥＴ２９ａ、ＦＥＴ２９ｂ及びＦＥＴ２９ｃをオフ状態としたときの等価回路図である。図２３に示すように、ＦＥＴ２９ａをオフ状態としたときには、並列に接続されたオフ容量３４ａ、オフ抵抗３５ａと、寄生インダクタ３６ａとが直列に接続された状態となり、ＦＥＴ２９ｂをオフ状態としたときには、並列に接続されたオフ容量３４ｂ、オフ抵抗３５ｂと、寄生インダクタ３６ｂとが直列に接続された状態となり、ＦＥＴ２９ｃをオフ状態としたときには、並列に接続されたオフ容量３４ｃ、オフ抵抗３５ｃと、寄生インダクタ３６ｃとが直列に接続された状態となる。

ここで、この実施の形態による単極双投スイッチの使用周波数ｆ５において、ｆ５＝１／２π√（寄生インダクタ３６ｃのインダクタンス）×（キャパシタ３２のキャパシタンス）の関係で、ｆ５＝１／２π√（オフ容量３４ｃのキャパシタンス）×（インダクタ３０ｃのインダクタンス）の関係であるとする。
また、ＦＥＴ２９ａ、ＦＥＴ２９ｂを２個並列に接続することにより、同じ耐電力を得るための各ゲート幅を１／２にすることができ、各ゲート幅を１／２にすることにより、この単極双投スイッチの使用周波数ｆ５において、ＦＥＴ２９ａ、ＦＥＴ２９ｂの寄生インダクタ３６ａ，３６ｂのリアクタンス成分をオフ容量３４ａ，３４ｂのリアクタンス成分に比べて十分小さく、かつオフ抵抗３５ａ，３５ｂを十分大きくすることができる。

また、この単極双投スイッチの使用周波数ｆ５において、ｆ５＝１／√（オフ容量３４ａのキャパシタンス）×（インダクタ３０ａのインダクタンス）＝１／√（オフ容量３４ｂのキャパシタンス）×（インダクタ３０ｂのインダクタンス）＝１／√（オフ容量３４ｃのキャパシタンス）×（インダクタ３０ｃのインダクタンス）の関係である場合、入力端子２８ａから見た出力端子２８ｂのインピーダンスは低くなり、入力端子２８ａから見た出力端子２８ｃのインピーダンスは高くなる。このとき、入力端子２８ａから入力された高周波信号は出力端子２８ｂに出力され、高周波信号の伝播損失を少なくすることができ、入力端子２８ａから入力された高周波信号は出力端子２８ｃに出力されず、入力端子２８ａから出力端子２８ｃへの高周波信号のアイソレーションは低下しない。

図２４は図２２におけるＦＥＴ２９ａ、ＦＥＴ２９ｂ及びＦＥＴ２９ｃをオン状態としたときの等価回路図である。図２４に示すように、ＦＥＴ２９ａをオン状態としたときにはオン抵抗３７ａ及び寄生インダクタ３６ａが直列に接続された状態となり、ＦＥＴ２９ｂをオン状態としたときにはオン抵抗３７ｂ及び寄生インダクタ３６ｂが直列に接続された状態となり、ＦＥＴ２９ｃをオン状態としたときにはオン抵抗３７ｃ及び寄生インダクタ３６ｃが直列に接続された状態となる。

ここで、単極双投スイッチの使用周波数ｆ５において、ｆ５＝１／２π√（寄生インダクタ３６ｃのインダクタンス）×（キャパシタ３２のキャパシタンス）の関係であるとし、線路３３の線路長は使用周波数ｆ５において１／４波長であるので、この場合、入力端子２８ａから見た出力端子２８ｂのインピーダンスは高くなり、第１のＦＥＴスイッチ３１ａ，３１ｂが並列に接続されているので、入力端子２８ａから見た出力端子２８ｃのインピーダンスは低くなる。このとき、入力端子２８ａから入力された高周波信号は出力端子２８ｃに出力され、高周波信号の伝播損失を少なくすることができると共に、入力端子２８ａから入力された高周波信号は出力端子２８ｂに出力されず、入力端子２８ａから出力端子２８ｂへの高周波信号のアイソレーションは低下しない。

この実施の形態７における単極双投スイッチでは、第１のＦＥＴスイッチ３１ａ，３１ｂ、第２のＦＥＴスイッチ３１ｃを使用しているが、実施の形態１，２に示す第１のＦＥＴスイッチにより単極双投スイッチを構成してもよく、実施の形態３，４，５，６に示す第２のＦＥＴスイッチにより単極双投スイッチを構成してもよく、実施の形態１〜６に示す第１のＦＥＴスイッチ及び第２のＦＥＴスイッチを適宜組合わせて単極双投スイッチを構成してもよい。

以上のように、この実施の形態７によれば、実施の形態１から実施の形態６で示す単極単投スイッチを組み合わせることにより、単極双投スイッチを構成することができ、入力端子２８ａから出力端子２８ｂ，２８ｃへの高周波信号の伝播損失を小さくすることができると共に、入力端子２８ａから出力端子２８ｂ，２８ｃへの高周波信号のアイソレーションを低下させないという効果が得られる。

実施の形態８．
図２５はこの発明の実施の形態８による多極多投スイッチの構成を示す回路図である。上記実施の形態７の図２２においては、単極双投スイッチに限って説明したが、上記実施の形態１から実施の形態６で示す単極単投スイッチを組み合わせることによって、例えば、図２５に示すような多極多投スイッチを構成することもできる。

図２５に示す多極多投スイッチは、入力端子又は出力端子３８ａ，３８ｂ，３８ｃ，３８ｄ、ＦＥＴ３９ａ，３９ｂ，３９ｃ，３９ｄ、キャパシタ４０ａ，４０ｂ，４０ｃ，４０ｄ、インダクタ４１ａ，４１ｂ，４１ｃ，４１ｄを備えている。ＦＥＴ３９ａとキャパシタ４０ａとインダクタ４１ａにより第２のＦＥＴスイッチ４２ａを構成し、ＦＥＴ３９ｂとキャパシタ４０ｂとインダクタ４１ｂにより第２のＦＥＴスイッチ４２ｂを構成し、ＦＥＴ３９ｃとキャパシタ４０ｃとインダクタ４１ｃにより第２のＦＥＴスイッチ４２ｃを構成し、ＦＥＴ３９ｄとキャパシタ４０ｄとインダクタ４１ｄにより第２のＦＥＴスイッチ４２ｄを構成している。

第２のＦＥＴスイッチ４２ａ，４２ｂ，４２ｃ，４２ｄの一方の端子は入力端子又は出力端子３８ａ，３８ｂ，３８ｃ，３８ｄにそれぞれ接続され、他方の端子同士は全て接続されている。

次に動作について説明する。
図２６は図２５の多極多投スイッチの動作を説明する図であり、各ＦＥＴ３９ａ，３９ｂ，３９ｃ，３９ｄのオン、オフを制御することにより、所定の入力端子から入力された高周波信号は所定の出力端子に出力される。

この実施の形態８における多極多投スイッチでは、第２のＦＥＴスイッチ４２ａ，４２ｂ，４２ｃ，４２ｄを使用しているが、実施の形態１，２に示す第１のＦＥＴスイッチにより多極多投スイッチを構成してもよく、実施の形態３，４，５，６に示す第２のＦＥＴスイッチにより多極多投スイッチを構成してもよく、実施の形態１〜６に示す第１のＦＥＴスイッチ及び第２のＦＥＴスイッチを適宜組合わせて多極多投スイッチを構成してもよい。

以上のように、この実施の形態８によれば、実施の形態１から実施の形態６で示す単極単投スイッチを組み合わせることにより、多極多投スイッチを構成することができ、各入力端子から各出力端子への高周波信号の伝播損失を小さくすることができると共に、各入力端子から各出力端子への高周波信号のアイソレーションを低下させないという効果が得られる。

以上のように、この発明に係る単極単投スイッチ、単極双投スイッチ及び多極多投スイッチは、高周波信号の伝播損失を小さくし、高周波信号のアイソレーションを低下させないものに適している。

Claims

入力端子と出力端子間の高周波信号の伝播を制御する単極単投スイッチにおいて、
電界効果トランジスタのドレイン又はソースにキャパシタを直列に接続した直列回路にインダクタを並列に接続することにより電界効果トランジスタスイッチを構成し、上記電界効果トランジスタのゲートに印加する電圧により上記電界効果トランジスタのオン状態とオフ状態を切換え、上記高周波信号の周波数において、上記電界効果トランジスタの寄生インダクタと上記キャパシタが直列共振し、上記電界効果トランジスタのオフ容量と上記インダクタが並列共振するように構成することを特徴とする単極単投スイッチ。
入力端子と出力端子間に電界効果トランジスタスイッチを接続することを特徴とする請求の範囲第１項記載の単極単投スイッチ。
入力端子と出力端子間に電界効果トランジスタスイッチを複数個並列に接続することを特徴とする請求の範囲第２項記載の単極単投スイッチ。
入力端子と出力端子を接続し、
入力端子とグランド間に電界効果トランジスタスイッチを接続することを特徴とする請求の範囲第１項記載の単極単投スイッチ。
入力端子とグランド間に電界効果トランジスタスイッチを複数個並列に接続することを特徴とする請求の範囲第４項記載の単極単投スイッチ。
入力端子と２個の出力端子間の高周波信号の伝播を制御する単極双投スイッチにおいて、
請求の範囲第１項記載の電界効果トランジスタスイッチを使用することを特徴とする単極双投スイッチ。
複数の入力端子と複数の出力端子間の高周波信号の伝播を制御する多極多投スイッチにおいて、
請求の範囲第１項記載の電界効果トランジスタスイッチを使用することを特徴とする多極多投スイッチ。