JP3622732B2 - 電界効果トランジスタ素子 - Google Patents
電界効果トランジスタ素子 Download PDFInfo
- Publication number
- JP3622732B2 JP3622732B2 JP2002051733A JP2002051733A JP3622732B2 JP 3622732 B2 JP3622732 B2 JP 3622732B2 JP 2002051733 A JP2002051733 A JP 2002051733A JP 2002051733 A JP2002051733 A JP 2002051733A JP 3622732 B2 JP3622732 B2 JP 3622732B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- connection line
- effect transistor
- gate
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 64
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
- Microwave Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば増幅回路や発振回路等に組み込まれる電界効果トランジスタ素子に関するものである。
【０００２】
【背景技術】
図８（ａ）には電界効果トランジスタ素子（ＦＥＴ素子）の一例が模式的な平面図により示され、また、図８（ｂ）には図８（ａ）のＦＥＴ素子のＡ−Ａ部分の断面図が模式的に示されている（特開昭６３−１６４５０４号参照）。図８（ａ）、（ｂ）のＦＥＴ素子３０は、ＧａＡｓ等の半導体基板３１を有し、この半導体基板３１の略中央部には例えばＳｉ＋などの不純物イオンが注入されて動作層３２が形成されている。この動作層３２の表面部分にはゲート電極３３が形成される共に、このゲート電極３３を間隔を介して挟み込むようにソース電極３４とドレイン電極３５が形成されている。それら動作層３２とゲート電極３３とソース電極３４とドレイン電極３５によってＦＥＴ部が構成されている。
【０００３】
また、半導体基板３１の表面上には、ゲート電極３３に接続するゲート接続線路用電極３６が図８（ａ）の左上部分に形成され、また、ソース電極３４に接続するソース接続線路用電極３７が図８（ａ）の右上部分に形成され、さらに、ドレイン電極３５に接続するドレイン接続線路用電極３８が図８（ａ）の下半部分に形成されている。
【０００４】
それらゲート接続線路用電極３６とソース接続線路用電極３７とドレイン接続線路用電極３８は、ＦＥＴ部に接続する信号線路を構成するものである。つまり、ドレイン接続線路用電極３８はグランドに接地されるものであり、当該ドレイン接続線路用電極３８は、ゲート接続線路用電極３６と間隔を介して対向する部位３８ａを有すると共に、ソース接続線路用電極３７と間隔を介して対向する部位３８ｂを有する。上記電極部位３８ａとゲート接続線路用電極３６の電極対４０、および、電極部位３８ｂとソース接続線路用電極３７の電極対４１は、それぞれ、スロット線路として機能し、電極対４０はＦＥＴ入力線路を、また、電極対４１はＦＥＴ出力線路を、それぞれ、構成している。
【０００５】
このＦＥＴ素子３０において、例えば、信号がＦＥＴ入力線路４０を介してゲート電極３３に入力すると、動作層３２によって増幅された信号がＦＥＴ出力線路４１を通って外部に出力される。
【０００６】
【発明が解決しようとする課題】
ところで、このＦＥＴ素子３０の構成では、ゲート電極３３は、信号の通電方向に沿って伸びる形状に形成されている。このため、ゲート電極３３の基端部分の信号と、ゲート電極３３の先端部分の信号との間には位相差が生じ、高周波信号が流れる場合には、その位相差は無視できないものとなる。例えば、ゲート電極３３の基端部分と先端部分との信号の位相差がλ／４〜λ／２程度の位相差である場合には、ゲート電極３３の基端部分の信号に基づいて増幅された信号と、先端部分の信号に基づいて増幅された信号とは互いに逆相になる。これにより、ＦＥＴ部により増幅される信号の一部が打ち消し合ってしまい、ＦＥＴ部のゲイン（電力増幅効率）が低下するという問題が生じる。
【０００７】
本発明は上記課題を解決するために成されたものであり、その目的は、ゲインを向上させることができる電界効果トランジスタ素子を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明は次に示す構成をもって前記課題を解決するための手段としている。すなわち、第１の発明は、半導体基板に形成された動作領域の表面上にゲート電極が形成されると共に、ソース電極とドレイン電極が前記ゲート電極を間隔を介して挟み込む形態で形成されて電界効果トランジスタ部が構成されている電界効果トランジスタ素子において、前記ゲート電極とソース電極とドレイン電極の形成面と共平面である半導体基板表面には、ゲート電極に接続するゲート接続線路用電極と、ソース電極に接続するソース接続線路用電極とが互いに間隔を介し一部分を対向させて形成され、また、ドレイン電極に接続するドレイン接続線路用電極が、前記ゲート接続線路用電極と間隔を介し一部分を対向させて形成され、さらに、前記ソース接続線路用電極とドレイン接続線路用電極とが間隔を介して隣接して配置されて形成されており、前記ゲート接続線路用電極とソース接続線路用電極の互いに対向し合う電極対部分と、ゲート接続線路用電極とドレイン接続線路用電極の互いに対向し合う電極対部分とは、一方側が前記電界効果トランジスタ部に信号を入力する入力側のスロット線路として機能し、他方側が前記電界効果トランジスタ部から信号を出力する出力側のスロット線路として機能する構成と成し、前記ゲート接続線路用電極を接続したゲート電極は、入力側のスロット線路を流れる信号の通電方向に直交する方向、又は、入力側のスロット線路を流れる信号の通電方向に対して傾いた方向に沿ってゲート接続線路用電極を接続した基端から伸びる形状に形成されると共に、ゲート電極の前記伸びた方向の自由端を先端と成し、前記ソース接続線路用電極を接続したソース電極は、ゲート電極に沿ってゲート電極の先端から基端に向かう方向にソース接続線路用電極から伸長し、また、前記ドレイン接続線路用電極を接続したドレイン電極は、ゲート電極に沿ってゲート電極の先端から基端に向かう方向にドレイン接続線路用電極から伸長していることを特徴としている。
【０００９】
第２の発明は、第１の発明の構成を備え、ソース接続線路用電極におけるドレイン接続線路用電極側の電極部分と、ドレイン接続線路用電極におけるソース接続線路用電極側の電極部分とのうちの少なくとも一方側には欠け部が形成されて、ソース接続線路用電極とドレイン接続線路用電極との間の間隔を広げる構成と成していることを特徴としている。
【００１０】
第３の発明は、第１又は第２の発明の構成を備え、入力側のスロット線路と出力側のスロット線路は、電界効果トランジスタ部の形成領域を間にして同一直線上に配置形成されていることを特徴としている。
【００１１】
第４の発明は、第１又は第２又は第３の発明の構成を備え、半導体基板の同一表面上にはゲート電極とソース電極とドレイン電極の組が複数組形成されて、電界効果トランジスタ素子は複数の電界効果トランジスタ部を有する構成と成し、半導体基板には、それら複数の電界効果トランジスタ部にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成されていることを特徴としている。
【００１２】
第５の発明は、第４の発明の構成を備え、半導体基板には、偶数の電界効果トランジスタ部が間隔を介して配列形成される構成と成し、半導体基板の表面に形成されるゲート電極とソース電極とドレイン電極とゲート接続線路用電極とソース接続線路用電極とドレイン接続線路用電極から成る複数組の全体の電極パターンは、電界効果トランジスタ部の配列方向に直交する当該全体の電極パターンの中心線に対して線対称なパターン形状と成していることを特徴としている。
【００１３】
【発明の実施の形態】
以下に、この発明に係る実施形態例を図面に基づいて説明する。
【００１４】
図１には第１実施形態例の電界効果トランジスタ素子が平面図により示されている。この電界効果トランジスタ素子（ＦＥＴ素子）１は、例えばミリ波帯などの高周波信号が導通する増幅回路や発振回路に組み込まれて動作することが可能なものである。このＦＥＴ素子１は半導体基板２を有し、この半導体基板２には動作領域（真性領域）３が形成されている。この第１実施形態例では、動作領域３は半導体基板２の中央部に形成されている。この動作領域３の表面上には、ゲート電極（ゲートフィンガー）４が形成されると共に、ソース電極５とドレイン電極６がゲート電極４を間隔を介して挟み込む形態で形成されている。それら動作領域３とゲート電極４とソース電極５とドレイン電極６によって電界効果トランジスタ部（ＦＥＴ部）８が構成されている。
【００１５】
また、ゲート電極４とソース電極５とドレイン電極６の形成面と共平面である半導体基板２の表面には、ゲート電極４に接続するゲート接続線路用電極１０と、ソース電極５に接続するソース接続線路用電極１１と、ドレイン電極６に接続するドレイン接続線路用電極１２とが形成されている。
【００１６】
この第１実施形態例では、ソース接続線路用電極１１は、半導体基板２の表面の図１に示す右上部分に形成され、ドレイン接続線路用電極１２は、半導体基板２の表面における図１の左上部分に形成されており、ソース接続線路用電極１１とドレイン接続線路用電極１２は、間隔を介して隣り合わせに配置されている。また、ゲート接続線路用電極１０は、半導体基板２の表面における図１の下半部分に形成されており、一部分がソース接続線路用電極１１と間隔を介し対向し、また、別の一部分がドレイン接続線路用電極１２と間隔を介し対向する形態となっている。
【００１７】
この第１実施形態例では、ゲート接続線路用電極１０はグランドに接地される電極と成しており、このゲート接続線路用電極１０とソース接続線路用電極１１の互いに対向し合う電極部分１０ａ，１１ａの対（電極対）１４はスロット線路として機能する。また同様に、ゲート接続線路用電極１０とドレイン接続線路用電極１２の互いに対向し合う電極部分１０ｂ，１２ａの対（電極対）１５もスロット線路として機能する。
【００１８】
この第１実施形態例では、スロット線路１４の対を成す電極部分１０ａ，１１ａ間の間隔Ｌ１と、スロット線路１５の対を成す電極部分１０ｂ，１２ａ間の間隔Ｌ２とは、ほぼ等しくなっている。また、スロット線路１４，１５はＦＥＴ部８を間にして同一直線上に配置されている。
【００１９】
例えば、そのようなスロット線路１４に外部から信号が入力すると、その信号は、スロット線路１４を介してＦＥＴ部８のゲート電極４とソース電極５間に供給される。これにより、ソース電極５とドレイン電極６間には増幅された信号が発生し、この増幅信号はスロット線路１５を通して外部に出力させることができる。このように、スロット線路１４，１５のうちの一方側が、ＦＥＴ部８に信号を供給する入力側の線路と成し、他方側がＦＥＴ部８から信号を出力させる出力側の線路と成す。この第１実施形態例では、スロット線路１４，１５を流れる信号の通電方向は、図１の左右方向である。
【００２０】
この第１実施形態例において最も特徴的なことは、ゲート電極４が、スロット線路１４，１５の信号の通電方向に直交する方向に沿って伸びる形状に形成されていることである。
【００２１】
このように、ゲート電極４が、信号の通電方向に直交する方向に沿って伸びる形状となっていることで、ゲート電極４の何れの箇所においても信号の位相がほぼ等しくなる。このため、ゲート電極４の何れの箇所の信号に基づいた増幅信号もほぼ同相となり、これにより、ゲート電極４内の信号の位相差に起因した問題、つまり、増幅信号の一部が相殺されてゲインが大幅に低下するという事態を抑制することができる。
【００２２】
近年、信号の高周波化が促進される傾向にあり、その信号の高周波化によって上記のようなゲート電極内の信号の位相差に起因したゲイン低下は大きな問題となってきている。この第１実施形態例では、ゲート電極４をスロット線路１４，１５に直交する方向に沿って伸びる形状に形成するという簡単な構成で、ゲート電極内の信号の位相差に起因したゲイン低下の問題を解消することができるので、非常に有望である。このような構成は今までにはなかったものであり、画期的である。
【００２３】
また、この第１実施形態例では、ゲート接続線路用電極１０はグランド接地が可能な構成であることから、ゲート接地が要望される回路に適用することができる。
【００２４】
ところで、この第１実施形態例では、ソース接続線路用電極１１とドレイン接続線路用電極１２は隣接配置されている。このため、ソース接続線路用電極１１とドレイン接続線路用電極１２のアイソレーションが不十分であると、ソース接続線路用電極１１とドレイン接続線路用電極１２が不要に結合することがある。この不要結合に起因して、ソース接続線路用電極１１とドレイン接続線路用電極１２間を電流が導通してしまうと、入力側のスロット線路と出力側のスロット線路が短絡しているような状態になる。これにより、入力側のスロット線路から信号がＦＥＴ部８に供給されない、又は、ＦＥＴ部８に信号が供給されてもその供給信号は少なくてゲインが非常に低いものになるという事態が発生してしまう。
【００２５】
この第１実施形態例では、その問題を防止するために、ソース接続線路用電極１１のドレイン接続線路用電極側の部分と、ドレイン接続線路用電極１２のソース接続線路用電極側の部分とに、それぞれ、図１の点線に示すような欠け部１６，１７が形成されている。これら欠け部１６，１７によって、ソース接続線路用電極１１とドレイン接続線路用電極１２間の間隔が広がって、ソース接続線路用電極１１とドレイン接続線路用電極１２間の不要結合を抑制することができる。これにより、上記したようなソース接続線路用電極１１とドレイン接続線路用電極１２間の不要結合に起因した問題を防止することができる。
【００２６】
なお、ゲート電極４などの電極を保護するために半導体基板２の表面には絶縁体から成る保護膜が被覆されるが、スロット線路１４，１５をそれぞれ外部と導通接続させる必要がある。このために、その保護膜にはスロット線路１４，１５を構成するゲート接続線路用電極１０とソース接続線路用電極１１とドレイン接続線路用電極１２のそれぞれの一部分を露出させるための開口部１８が形成される。
【００２７】
図２には第１実施形態例のＦＥＴ素子１の実装構造の一例が簡略化されて示されている。この図２の例は、ＦＥＴ素子１が増幅回路に組み込まれる場合のものである。図２において、ＦＥＴ素子１を実装する回路基板２０には、ＦＥＴ素子１に信号を供給するための入力側のスロット線路と、ＦＥＴ素子１の出力信号を通す出力側のスロット線路とを構成する電極パターンが形成されている。つまり、誘電体から成る回路基板２０にはグランドに接地されるグランド電極２１が形成され、また、このグランド電極２１の一部分に間隔を介して対向する電極２２が形成されており、これらグランド電極２１と電極２２の電極対によりスロット線路２４ａが構成されている。また、グランド電極２１の別の一部分に間隔を介して対向する電極２３が形成されており、グランド電極２１と電極２３の電極対により、別のスロット線路２４ｂが構成されている。
【００２８】
なお、回路基板２０の表面に電極パターン２１，２２，２３を形成してスロット線路２４ａ，２４ｂを構成する場合、その電極パターン形成領域に対向する回路基板２０の裏面領域には電極を形成しないことが多いが、この第１実施形態例では、その回路基板２０の裏面領域に電極が形成されていてもよく、回路基板２０の裏面の電極の有無は特に限定されるものではない。
【００２９】
前記回路基板２０のグランド電極２１と電極２２から成るスロット線路２４ａと、グランド電極２１と電極２３から成るスロット線路２４ｂとのうちの一方側は、ＦＥＴ素子１に信号を供給する入力側の線路と成し、他方側はＦＥＴ素子１の出力信号を導通する出力側の線路と成す。
【００３０】
回路基板２０にＦＥＴ素子１を実装する際には、ＦＥＴ素子１の入力側のスロット線路が回路基板２０の入力側のスロット線路に、また、ＦＥＴ素子１の出力側のスロット線路が回路基板２０の出力側のスロット線路に、それぞれ、接続するように、ＦＥＴ素子１は回路基板２０に実装される。例えば、図２の例では、ゲート接続線路用電極１０は回路基板２０のグランド電極２１に、また、ソース接続線路用電極１１は回路基板２０の電極２３に、さらに、ドレイン接続線路用電極１２は回路基板２０の電極２２に、それぞれ、開口部１８の位置でもって半田を介して接続されている。これにより、ＦＥＴ素子１のスロット線路１４は回路基板２０のスロット線路２４ｂに接続され、また、ＦＥＴ素子１のスロット線路１５は回路基板２０のスロット線路２４ａに接続されている。なお、ＦＥＴ素子１を回路基板２０に実装した際にＦＥＴ素子１のＦＥＴ部８に対向する回路基板２０の領域は、電極の非形成領域と成している。
【００３１】
ところで、回路基板２０に形成されている電極２２，２３は隣接配置されている。これら電極２２，２３のうちの一方側は、前述の如く、回路基板２０の入力側のスロット線路を構成する電極の一つであり、他方側は回路基板２０の出力側のスロット線路を構成する電極の一つである。これら電極２２，２３が不要結合してしまうと、電極２２，２３間を電流が通電してしまって、回路基板２０の入力側のスロット線路からＦＥＴ素子１の入力側のスロット線路に信号が流れない。これにより、回路基板２０側からＦＥＴ素子１のＦＥＴ部８に信号を供給することができないという問題が発生する。
【００３２】
このような問題を防止するために電極２２，２３によりスロット線路が構成されている。ここでは、ＦＥＴ素子１が増幅回路に組み込まれる例であり、この場合には、ＦＥＴ部８側から電極２２，２３によるスロット線路を見たときに、そのスロット線路はオープンと等価な状態であることが望ましい。このために、この第１実施形態例では、その電極２２，２３から成るスロット線路には、ＦＥＴ部８側の端部からほぼλ／２の位置に約λ／４のショートスタブ２５が形成されている。これにより、電極２２，２３から成るスロット線路は、ＦＥＴ部８側から見た場合に、オープンと等価な状態となる。
【００３３】
この電極２２，２３の対から成るスロット線路を設けることにより、回路基板２０に形成されている入力側と出力側のスロット線路２４ａ，２４ｂが短絡した状態となることを防止することができて、回路基板２０側からＦＥＴ素子１側に確実に信号を供給することができる。
【００３４】
なお、この第１実施形態例では、ＦＥＴ素子１が増幅回路に組み込まれる例を示したものであり、回路基板２０に形成されている電極２２，２３から成るスロット線路には、ＦＥＴ部８から当該スロット線路を見たときにスロット線路がオープンとなるように、スロット線路のＦＥＴ部８側の端部から約λ／２の位置に約λ／４のショートスタブ２５が形成されていたが、例えば、回路基板２０には反射型の発振回路が形成されており、この発振回路にＦＥＴ素子１が組み込まれる場合には、ＦＥＴ部８から見た電極２２，２３から成るスロット線路は、オープンでなくともよく、この場合には、そのスロット線路のＦＥＴ部８側の端部から約λ／２の位置にショートスタブ２５を設けなくともよい。このように、ショートスタブ２５の形成位置、又は、形成するか否かは、ＦＥＴ素子１が組み込まれる回路基板２０の回路構成に応じて適宜に設定されるものであり、この第１実施形態例の構成に限定されるものではない。
【００３５】
この第１実施形態例では、前述のように、ＦＥＴ素子１には入力側のスロット線路が形成されており、このＦＥＴ素子１の入力側のスロット線路は、回路基板２０の入力側のスロット線路と半田を介して接続される。このため、ＦＥＴ素子１は、回路基板２０の入力側のスロット線路からの信号を半田を介しスロット線路でもって受け取る。また同様に、ＦＥＴ素子１には出力側のスロット線路が形成されており、このＦＥＴ素子１の出力側のスロット線路は、回路基板２０の出力側のスロット線路と半田を介して接続される。このため、ＦＥＴ素子１は、出力信号を出力側のスロット線路から半田を介して回路基板２０の出力側のスロット線路に出力する。
【００３６】
このように、ＦＥＴ素子１と回路基板２０は、スロット線路同士を半田接続して信号の遣り取りを可能にする構成であるので、信号の接続損失を抑制することができて、ＦＥＴ素子１のゲインを高めることができる。
【００３７】
また、ＦＥＴ素子１と回路基板２０は、スロット線路同士を半田接続して信号の遣り取りを可能にする構成としたので、信号経路上におけるＦＥＴ素子１と回路基板２０の接続部分でのインピーダンス変化を小さく抑制することができる。信号経路上におけるＦＥＴ素子１と回路基板２０の接続部分でのインピーダンス変化が大きいと、ＦＥＴ素子１と回路基板２０の接続部分でスロットモード以外の例えば平行平板モードや表面波モードなどの不要な伝搬モードの不要波が発生してしまうが、この第１実施形態例では、上記のように、信号経路上におけるＦＥＴ素子１と回路基板２０の接続部分でのインピーダンス変化を小さく抑制することができるので、不要波発生を抑制することができる。
【００３８】
以下に、第２実施形態例を説明する。なお、この第２実施形態例の説明において、第１実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００３９】
図３には第２実施形態例のＦＥＴ素子が平面図により模式的に示されている。この第２実施形態例では、ＦＥＴ素子１の半導体基板２には、同一表面上に、ゲート電極４とソース電極５とドレイン電極６の組が複数組（図３の例では２組）形成されて、ＦＥＴ素子１は複数（図３の例では２個）のＦＥＴ部８を有している。また、半導体基板２には、各ＦＥＴ部８にそれぞれ対応する第１実施形態例と同様なゲート接続線路用電極１０とソース接続線路用電極１１とドレイン接続線路用電極１２が形成されて、各ＦＥＴ部８にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成されている。
【００４０】
この第２実施形態例では、ゲート電極４とソース電極５とドレイン電極６とゲート接続線路用電極１０とソース接続線路用電極１１とドレイン接続線路用電極１２から成る複数組の全体の電極パターンは、当該全体の電極パターンにおけるＦＥＴ部８の配列方向に直交する中心線Ｏに対して線対称なパターン形状となっている。
【００４１】
なお、この第２実施形態例においても、第１実施形態例と同様に、ゲート電極４は、スロット線路１４，１５の信号の通電方向に直交する方向に沿って伸びる形状に形成されている。これにより、第１実施形態例で述べたように、ゲート電極４内の何れの箇所においても信号の位相がほぼ等しくなり、ゲート電極４内の信号の位相差に起因した問題、つまり、ゲインが低下するという問題を防止することができる。
【００４２】
また、隣り合うソース接続線路用電極１１とドレイン接続線路用電極１２には、第１実施形態例と同様に欠け部１６，１７が形成されており、ソース接続線路用電極１１とドレイン接続線路用電極１２間の不要結合を防止することができる構成となっている。
【００４３】
図４には第２実施形態例のＦＥＴ素子１の実装構造の一例が模式的に示されている。この図４の図示の例では、複数のＦＥＴ部８を並列接続させるスロット線路を構成するための電極パターンが回路基板２０に形成されている。つまり、回路基板２０には、各ＦＥＴ部８にそれぞれ対応する入力側のスロット線路と出力側のスロット線路を構成するための電極パターン２６，２７，２８ａ，２８ｂ，２８ｃ，２８ｄが形成され、また、電極パターン２８ａ，２８ｂ，２８ｃ，２８ｄによって各ＦＥＴ部８に対応する入力側のスロット線路が共通に接続するスロット線路と、各ＦＥＴ部８に対応する出力側のスロット線路が共通に接続するスロット線路とが形成されている。これら回路基板２０に形成されているスロット線路によって、入力信号は分流して各ＦＥＴ部８にそれぞれ供給され、各ＦＥＴ部８から出力された信号は、それぞれ、回路基板２０の出力側のスロット線路に出力され合流して所定の供給相手に向けて通電する。
【００４４】
この第２実施形態例では、同じ半導体基板２に複数のＦＥＴ部８を形成する構成としたので、次に示すような効果を奏することができる。例えば、回路に複数のＦＥＴ部８を組み込む必要がある場合に、１つのＦＥＴ部８が形成されたＦＥＴ素子１を複数用いることが考えられる。しかし、この場合、ゲート電極４やソース電極５などの電極パターンの成膜精度などに起因して、各ＦＥＴ素子１のＦＥＴ部８の特性がばらつき、不都合が生じる虞がある。
【００４５】
これに対して、この第２実施形態例では、複数のＦＥＴ部８を同時に形成することができるので、特性がほぼ等しい複数のＦＥＴ部８を形成することができる。これにより、複数のＦＥＴ部８を用いて回路を構成する場合に、例えば、回路の設計を容易にすることができる。
【００４６】
また、この第２実施形態例では、ＦＥＴ素子１の半導体基板２に形成される全体の電極パターンが、当該全体の電極パターンのＦＥＴ部８の配列方向に直交する中心線Ｏに対して線対称な形状となっている。これにより、次に示すような効果を得ることができる。
【００４７】
つまり、信号には様々な要因によって基本波だけでなく、基本波のロスの原因の一つとなる高調波が発生してしまう。高調波は奇モードと偶モードに大別することができる。この第２実施形態例の如く、ＦＥＴ素子１の全体の電極パターンを、ＦＥＴ部８の配列方向に直交する中心線Ｏに対して線対称な形状とすることにより、回路基板２０の各スロット線路の電界の向きは、奇モードの場合には図５（ａ）に示すようになり、偶モードの場合には図５（ｂ）に示すようになる。このため、各ＦＥＴ部８から出力された信号が合流する際に、偶モードの高調波に関しては、相殺されて除去することができる。これにより、偶モードの高調波に因る基本波のロスを低減することができて、ＦＥＴ素子１のゲイン悪化を抑制することができる。
【００４８】
なお、この発明は第１や第２の実施形態例に限定されるものではなく、様々な実施の形態を採り得る。例えば、第１や第２の実施形態例では、ソース接続線路用電極１１とドレイン接続線路用電極１２の両方に、当該ソース接続線路用電極１１とドレイン接続線路用電極１２間の間隔を広げるための欠け部１６，１７がそれぞれ形成されていたが、ソース接続線路用電極１１とドレイン接続線路用電極１２のうちの一方側に欠け部を設ける構成としてもよい。
【００４９】
また、第１や第２の各実施形態例では、ゲート電極４は、入力側のスロット線路の信号の通電方向に直交する方向に伸びる形状であったが、例えば、そのように入力側のスロット線路の信号の通電方向に直交する方向に沿ってゲート電極４を形成することができない場合や、入力側のスロット線路の信号の通電方向に直交する方向に伸びるゲート電極４よりも良好な特性が得られる場合には、入力側のスロット線路の信号の通電方向に対して傾いた方向に伸びる形状にゲート電極４を形成してもよい。
【００５０】
さらに、第２実施形態例では、２つのＦＥＴ部８の各ソース電極５は共通のソース接続線路用電極１１に接続され、また、２つのＦＥＴ部８の各ドレイン電極６は共通のドレイン接続線路用電極１２に接続され、さらに、２つのＦＥＴ部８の各ゲート電極４は、それぞれ、別々のゲート接続線路用電極１０に接続される構成であったが、例えば、図６に示されるように、２つのＦＥＴ部８のゲート電極４は共通のゲート接続線路用電極１０に接続され、また、２つのＦＥＴ部８の各ソース電極５と各ドレイン電極６は、それぞれ、別々のソース接続線路用電極１１、ドレイン接続線路用電極１２に接続される構成としてもよい。
【００５１】
さらに、第２実施形態例では、ＦＥＴ素子１の半導体基板２には２個のＦＥＴ部８が形成される例を示したが、もちろん、同じ半導体基板２の表面上に３個以上のＦＥＴ部８が形成される構成としてもよい。この場合にも、各ＦＥＴ部８にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成される。
【００５２】
さらに、第１や第２の実施形態例では、ＦＥＴ部８の入力側のスロット線路と出力側のスロット線路は、ＦＥＴ部８を間にして同一直線上に配置される構成であったが、例えば、図７に示されるように、スロット線路１４，１５が同一直線上に配置されていない構成としてもよい。また、第１や第２の実施形態例では、スロット線路１４を構成する電極１０ａ，１１ａ間の間隔Ｌ１と、スロット線路１５を構成する電極１０ｂ，１２ａ間の間隔Ｌ２とがほぼ等しい例を示したが、図７に示されるように、それら電極１０ａ，１１ａ間の間隔Ｌ１と、電極１０ｂ，１２ａ間の間隔Ｌ２とが異なっていてもよい。
【００５３】
さらに、第１や第２の各実施形態例に示した回路基板２０の電極パターンは一例であって、回路基板２０におけるＦＥＴ素子１の実装領域の電極パターンの形状は、回路基板２０に形成される回路構成に応じて適宜な形状を採り得るものである。
【００５４】
【発明の効果】
この発明によれば、電界効果トランジスタ部を構成するゲート電極は、入力側のスロット線路を流れる信号の通電方向に直交する方向、又は、入力側のスロット線路を流れる信号の通電方向に対して傾いた方向に沿って伸びる形状に形成されているので、ゲート電極内の信号の位相差をなくす、又は、非常に小さく抑制することができる。これにより、ゲート電極内の信号の位相差に起因したゲイン低下を回避することができて、効率良く信号を増幅することができる電界効果トランジスタ素子を提供することができる。
【００５５】
また、電界効果トランジスタ素子を構成する半導体基板には、電界効果トランジスタ部に信号を入力するための入力側のスロット線路が形成されているので、電界効果トランジスタ素子は、例えば、当該素子が搭載される回路基板のスロット線路からの信号を上記入力側のスロット線路で受け取ることができる。このため、電界効果トランジスタ素子と回路基板の接続部分での信号の接続損失を低減することができる。また、電界効果トランジスタ素子の半導体基板には、電界効果トランジスタ部の信号を出力させるための出力側のスロット線路が構成されているので、電界効果トランジスタ素子は、例えば、出力信号を当該素子の出力側のスロット線路から、当該素子が搭載される回路基板のスロット線路に接続損失が抑制された状態で出力させることができる。このように、電界効果トランジスタ素子の半導体基板に入力側のスロット線路と出力側のスロット線路を構成したことで、信号の接続損失を低減することができて、電界効果トランジスタ素子のゲインをさらに向上させることができる。
【００５６】
また、この発明では、電界効果トランジスタ素子と回路基板は、スロット線路同士をバンプ接続して信号の導通を可能にすることができるので、信号導通経路上における電界効果トランジスタ素子と回路基板の接続部分でのインピーダンス変化を小さく抑制することができる。これにより、インピーダンス変化に起因した不要波発生を抑えることができる。
【００５７】
さらに、ゲート接続線路用電極は入力側のスロット線路を構成すると共に、出力側のスロット線路を構成するので、この発明の電界効果トランジスタ素子はゲート接地が要求される回路に適用させることができる。
【００５８】
さらに、ソース接続線路用電極と、ドレイン接続線路用電極とが間隔を介して隣接配置される構成のものにあっては、ソース接続線路用電極におけるドレイン接続線路用電極側の電極部分と、ドレイン接続線路用電極におけるソース接続線路用電極側の電極部分とのうちの少なくとも一方側には欠け部が形成されて、ソース接続線路用電極とドレイン接続線路用電極との間の間隔を広げる構成とすることにより、ソース接続線路用電極とドレイン接続線路用電極のアイソレーションを確保することができる。これにより、ソース接続線路用電極とドレイン接続線路用電極間の不要結合を抑制することができて、その不要結合に起因した問題、つまり、ソース接続線路用電極とドレイン接続線路用電極間を電流が通電してしまって、電界効果トランジスタ部に信号が供給されないという問題を防止することができる。
【００５９】
さらに、入力側のスロット線路と出力側のスロット線路は、電界効果トランジスタ部の形成領域を間にして略同一直線上に配置形成されているものにあっては、信号の導通損失を非常に小さく抑制することができて、電界効果トランジスタ素子のゲインをより向上させることが容易となる。
【００６０】
半導体基板の同一表面上に、ゲート電極とソース電極とドレイン電極の組が複数組形成されて、電界効果トランジスタ素子は複数の電界効果トランジスタ部を有する構成のものにあっては、製造工程において、それら複数組のゲート電極とソース電極とドレイン電極を同時に半導体基板の表面上に形成することができるので、複数の電界効果トランジスタ部の特性のばらつきを殆ど無くすことができる。これにより、例えば、複数の電界効果トランジスタ部を回路に組み込む場合に、回路の設計を容易にすることができる。
【００６１】
さらに、半導体基板には、偶数の電界効果トランジスタ部が間隔を介して配列形成される構成と成し、半導体基板の表面に形成される全体の電極パターンは、電界効果トランジスタ部の配列方向に直交する当該全体の電極パターンの中心線に対して線対称な形状と成しているものにあっては、例えば、電界効果トランジスタ素子の各電界効果トランジスタ部からそれぞれ出力される信号が、回路基板に形成されているスロット線路によって合流する構成とする場合には、各電界効果トランジスタ部の出力信号に含まれる偶モードの高調波が相殺されて除去できる。高調波は基本波のロスの原因の一つであることから、上記のように、偶モードの高調波を除去できることによって、信号の基本波のロスを低減することができて、電界効果トランジスタ素子のゲインをさらに高めることができる。
【図面の簡単な説明】
【図１】第１実施形態例の電界効果トランジスタ素子において特徴的な電極パターンを模式的に示した平面図である。
【図２】第１実施形態例の電界効果トランジスタ素子の実装構造の一例を簡略的に示した図である。
【図３】第２実施形態例の電界効果トランジスタ素子において特徴的な電極パターンを模式的に示した平面図である。
【図４】第２実施形態例の電界効果トランジスタ素子の実装構造の一例を簡略的に示した図である。
【図５】第２実施形態例の効果を説明するための図である。
【図６】その他の実施形態例を説明するための図である。
【図７】さらに、その他の実施形態例を説明するための図である。
【図８】電界効果トランジスタ素子の一従来例を示すモデル図である。
【符号の説明】
１ ＦＥＴ素子
２ 半導体素子
３ 動作領域
４ ゲート電極
５ ソース電極
６ ドレイン電極
８ ＦＥＴ部
１０ ゲート接続線路用電極
１１ ソース接続線路用電極
１２ ドレイン接続線路用電極
１４，１５ スロット線路
１６，１７ 欠け部
【発明の属する技術分野】
本発明は、例えば増幅回路や発振回路等に組み込まれる電界効果トランジスタ素子に関するものである。
【０００２】
【背景技術】
図８（ａ）には電界効果トランジスタ素子（ＦＥＴ素子）の一例が模式的な平面図により示され、また、図８（ｂ）には図８（ａ）のＦＥＴ素子のＡ−Ａ部分の断面図が模式的に示されている（特開昭６３−１６４５０４号参照）。図８（ａ）、（ｂ）のＦＥＴ素子３０は、ＧａＡｓ等の半導体基板３１を有し、この半導体基板３１の略中央部には例えばＳｉ＋などの不純物イオンが注入されて動作層３２が形成されている。この動作層３２の表面部分にはゲート電極３３が形成される共に、このゲート電極３３を間隔を介して挟み込むようにソース電極３４とドレイン電極３５が形成されている。それら動作層３２とゲート電極３３とソース電極３４とドレイン電極３５によってＦＥＴ部が構成されている。
【０００３】
また、半導体基板３１の表面上には、ゲート電極３３に接続するゲート接続線路用電極３６が図８（ａ）の左上部分に形成され、また、ソース電極３４に接続するソース接続線路用電極３７が図８（ａ）の右上部分に形成され、さらに、ドレイン電極３５に接続するドレイン接続線路用電極３８が図８（ａ）の下半部分に形成されている。
【０００４】
それらゲート接続線路用電極３６とソース接続線路用電極３７とドレイン接続線路用電極３８は、ＦＥＴ部に接続する信号線路を構成するものである。つまり、ドレイン接続線路用電極３８はグランドに接地されるものであり、当該ドレイン接続線路用電極３８は、ゲート接続線路用電極３６と間隔を介して対向する部位３８ａを有すると共に、ソース接続線路用電極３７と間隔を介して対向する部位３８ｂを有する。上記電極部位３８ａとゲート接続線路用電極３６の電極対４０、および、電極部位３８ｂとソース接続線路用電極３７の電極対４１は、それぞれ、スロット線路として機能し、電極対４０はＦＥＴ入力線路を、また、電極対４１はＦＥＴ出力線路を、それぞれ、構成している。
【０００５】
このＦＥＴ素子３０において、例えば、信号がＦＥＴ入力線路４０を介してゲート電極３３に入力すると、動作層３２によって増幅された信号がＦＥＴ出力線路４１を通って外部に出力される。
【０００６】
【発明が解決しようとする課題】
ところで、このＦＥＴ素子３０の構成では、ゲート電極３３は、信号の通電方向に沿って伸びる形状に形成されている。このため、ゲート電極３３の基端部分の信号と、ゲート電極３３の先端部分の信号との間には位相差が生じ、高周波信号が流れる場合には、その位相差は無視できないものとなる。例えば、ゲート電極３３の基端部分と先端部分との信号の位相差がλ／４〜λ／２程度の位相差である場合には、ゲート電極３３の基端部分の信号に基づいて増幅された信号と、先端部分の信号に基づいて増幅された信号とは互いに逆相になる。これにより、ＦＥＴ部により増幅される信号の一部が打ち消し合ってしまい、ＦＥＴ部のゲイン（電力増幅効率）が低下するという問題が生じる。
【０００７】
本発明は上記課題を解決するために成されたものであり、その目的は、ゲインを向上させることができる電界効果トランジスタ素子を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明は次に示す構成をもって前記課題を解決するための手段としている。すなわち、第１の発明は、半導体基板に形成された動作領域の表面上にゲート電極が形成されると共に、ソース電極とドレイン電極が前記ゲート電極を間隔を介して挟み込む形態で形成されて電界効果トランジスタ部が構成されている電界効果トランジスタ素子において、前記ゲート電極とソース電極とドレイン電極の形成面と共平面である半導体基板表面には、ゲート電極に接続するゲート接続線路用電極と、ソース電極に接続するソース接続線路用電極とが互いに間隔を介し一部分を対向させて形成され、また、ドレイン電極に接続するドレイン接続線路用電極が、前記ゲート接続線路用電極と間隔を介し一部分を対向させて形成され、さらに、前記ソース接続線路用電極とドレイン接続線路用電極とが間隔を介して隣接して配置されて形成されており、前記ゲート接続線路用電極とソース接続線路用電極の互いに対向し合う電極対部分と、ゲート接続線路用電極とドレイン接続線路用電極の互いに対向し合う電極対部分とは、一方側が前記電界効果トランジスタ部に信号を入力する入力側のスロット線路として機能し、他方側が前記電界効果トランジスタ部から信号を出力する出力側のスロット線路として機能する構成と成し、前記ゲート接続線路用電極を接続したゲート電極は、入力側のスロット線路を流れる信号の通電方向に直交する方向、又は、入力側のスロット線路を流れる信号の通電方向に対して傾いた方向に沿ってゲート接続線路用電極を接続した基端から伸びる形状に形成されると共に、ゲート電極の前記伸びた方向の自由端を先端と成し、前記ソース接続線路用電極を接続したソース電極は、ゲート電極に沿ってゲート電極の先端から基端に向かう方向にソース接続線路用電極から伸長し、また、前記ドレイン接続線路用電極を接続したドレイン電極は、ゲート電極に沿ってゲート電極の先端から基端に向かう方向にドレイン接続線路用電極から伸長していることを特徴としている。
【０００９】
第２の発明は、第１の発明の構成を備え、ソース接続線路用電極におけるドレイン接続線路用電極側の電極部分と、ドレイン接続線路用電極におけるソース接続線路用電極側の電極部分とのうちの少なくとも一方側には欠け部が形成されて、ソース接続線路用電極とドレイン接続線路用電極との間の間隔を広げる構成と成していることを特徴としている。
【００１０】
第３の発明は、第１又は第２の発明の構成を備え、入力側のスロット線路と出力側のスロット線路は、電界効果トランジスタ部の形成領域を間にして同一直線上に配置形成されていることを特徴としている。
【００１１】
第４の発明は、第１又は第２又は第３の発明の構成を備え、半導体基板の同一表面上にはゲート電極とソース電極とドレイン電極の組が複数組形成されて、電界効果トランジスタ素子は複数の電界効果トランジスタ部を有する構成と成し、半導体基板には、それら複数の電界効果トランジスタ部にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成されていることを特徴としている。
【００１２】
第５の発明は、第４の発明の構成を備え、半導体基板には、偶数の電界効果トランジスタ部が間隔を介して配列形成される構成と成し、半導体基板の表面に形成されるゲート電極とソース電極とドレイン電極とゲート接続線路用電極とソース接続線路用電極とドレイン接続線路用電極から成る複数組の全体の電極パターンは、電界効果トランジスタ部の配列方向に直交する当該全体の電極パターンの中心線に対して線対称なパターン形状と成していることを特徴としている。
【００１３】
【発明の実施の形態】
以下に、この発明に係る実施形態例を図面に基づいて説明する。
【００１４】
図１には第１実施形態例の電界効果トランジスタ素子が平面図により示されている。この電界効果トランジスタ素子（ＦＥＴ素子）１は、例えばミリ波帯などの高周波信号が導通する増幅回路や発振回路に組み込まれて動作することが可能なものである。このＦＥＴ素子１は半導体基板２を有し、この半導体基板２には動作領域（真性領域）３が形成されている。この第１実施形態例では、動作領域３は半導体基板２の中央部に形成されている。この動作領域３の表面上には、ゲート電極（ゲートフィンガー）４が形成されると共に、ソース電極５とドレイン電極６がゲート電極４を間隔を介して挟み込む形態で形成されている。それら動作領域３とゲート電極４とソース電極５とドレイン電極６によって電界効果トランジスタ部（ＦＥＴ部）８が構成されている。
【００１５】
また、ゲート電極４とソース電極５とドレイン電極６の形成面と共平面である半導体基板２の表面には、ゲート電極４に接続するゲート接続線路用電極１０と、ソース電極５に接続するソース接続線路用電極１１と、ドレイン電極６に接続するドレイン接続線路用電極１２とが形成されている。
【００１６】
この第１実施形態例では、ソース接続線路用電極１１は、半導体基板２の表面の図１に示す右上部分に形成され、ドレイン接続線路用電極１２は、半導体基板２の表面における図１の左上部分に形成されており、ソース接続線路用電極１１とドレイン接続線路用電極１２は、間隔を介して隣り合わせに配置されている。また、ゲート接続線路用電極１０は、半導体基板２の表面における図１の下半部分に形成されており、一部分がソース接続線路用電極１１と間隔を介し対向し、また、別の一部分がドレイン接続線路用電極１２と間隔を介し対向する形態となっている。
【００１７】
この第１実施形態例では、ゲート接続線路用電極１０はグランドに接地される電極と成しており、このゲート接続線路用電極１０とソース接続線路用電極１１の互いに対向し合う電極部分１０ａ，１１ａの対（電極対）１４はスロット線路として機能する。また同様に、ゲート接続線路用電極１０とドレイン接続線路用電極１２の互いに対向し合う電極部分１０ｂ，１２ａの対（電極対）１５もスロット線路として機能する。
【００１８】
この第１実施形態例では、スロット線路１４の対を成す電極部分１０ａ，１１ａ間の間隔Ｌ１と、スロット線路１５の対を成す電極部分１０ｂ，１２ａ間の間隔Ｌ２とは、ほぼ等しくなっている。また、スロット線路１４，１５はＦＥＴ部８を間にして同一直線上に配置されている。
【００１９】
例えば、そのようなスロット線路１４に外部から信号が入力すると、その信号は、スロット線路１４を介してＦＥＴ部８のゲート電極４とソース電極５間に供給される。これにより、ソース電極５とドレイン電極６間には増幅された信号が発生し、この増幅信号はスロット線路１５を通して外部に出力させることができる。このように、スロット線路１４，１５のうちの一方側が、ＦＥＴ部８に信号を供給する入力側の線路と成し、他方側がＦＥＴ部８から信号を出力させる出力側の線路と成す。この第１実施形態例では、スロット線路１４，１５を流れる信号の通電方向は、図１の左右方向である。
【００２０】
この第１実施形態例において最も特徴的なことは、ゲート電極４が、スロット線路１４，１５の信号の通電方向に直交する方向に沿って伸びる形状に形成されていることである。
【００２１】
このように、ゲート電極４が、信号の通電方向に直交する方向に沿って伸びる形状となっていることで、ゲート電極４の何れの箇所においても信号の位相がほぼ等しくなる。このため、ゲート電極４の何れの箇所の信号に基づいた増幅信号もほぼ同相となり、これにより、ゲート電極４内の信号の位相差に起因した問題、つまり、増幅信号の一部が相殺されてゲインが大幅に低下するという事態を抑制することができる。
【００２２】
近年、信号の高周波化が促進される傾向にあり、その信号の高周波化によって上記のようなゲート電極内の信号の位相差に起因したゲイン低下は大きな問題となってきている。この第１実施形態例では、ゲート電極４をスロット線路１４，１５に直交する方向に沿って伸びる形状に形成するという簡単な構成で、ゲート電極内の信号の位相差に起因したゲイン低下の問題を解消することができるので、非常に有望である。このような構成は今までにはなかったものであり、画期的である。
【００２３】
また、この第１実施形態例では、ゲート接続線路用電極１０はグランド接地が可能な構成であることから、ゲート接地が要望される回路に適用することができる。
【００２４】
ところで、この第１実施形態例では、ソース接続線路用電極１１とドレイン接続線路用電極１２は隣接配置されている。このため、ソース接続線路用電極１１とドレイン接続線路用電極１２のアイソレーションが不十分であると、ソース接続線路用電極１１とドレイン接続線路用電極１２が不要に結合することがある。この不要結合に起因して、ソース接続線路用電極１１とドレイン接続線路用電極１２間を電流が導通してしまうと、入力側のスロット線路と出力側のスロット線路が短絡しているような状態になる。これにより、入力側のスロット線路から信号がＦＥＴ部８に供給されない、又は、ＦＥＴ部８に信号が供給されてもその供給信号は少なくてゲインが非常に低いものになるという事態が発生してしまう。
【００２５】
この第１実施形態例では、その問題を防止するために、ソース接続線路用電極１１のドレイン接続線路用電極側の部分と、ドレイン接続線路用電極１２のソース接続線路用電極側の部分とに、それぞれ、図１の点線に示すような欠け部１６，１７が形成されている。これら欠け部１６，１７によって、ソース接続線路用電極１１とドレイン接続線路用電極１２間の間隔が広がって、ソース接続線路用電極１１とドレイン接続線路用電極１２間の不要結合を抑制することができる。これにより、上記したようなソース接続線路用電極１１とドレイン接続線路用電極１２間の不要結合に起因した問題を防止することができる。
【００２６】
なお、ゲート電極４などの電極を保護するために半導体基板２の表面には絶縁体から成る保護膜が被覆されるが、スロット線路１４，１５をそれぞれ外部と導通接続させる必要がある。このために、その保護膜にはスロット線路１４，１５を構成するゲート接続線路用電極１０とソース接続線路用電極１１とドレイン接続線路用電極１２のそれぞれの一部分を露出させるための開口部１８が形成される。
【００２７】
図２には第１実施形態例のＦＥＴ素子１の実装構造の一例が簡略化されて示されている。この図２の例は、ＦＥＴ素子１が増幅回路に組み込まれる場合のものである。図２において、ＦＥＴ素子１を実装する回路基板２０には、ＦＥＴ素子１に信号を供給するための入力側のスロット線路と、ＦＥＴ素子１の出力信号を通す出力側のスロット線路とを構成する電極パターンが形成されている。つまり、誘電体から成る回路基板２０にはグランドに接地されるグランド電極２１が形成され、また、このグランド電極２１の一部分に間隔を介して対向する電極２２が形成されており、これらグランド電極２１と電極２２の電極対によりスロット線路２４ａが構成されている。また、グランド電極２１の別の一部分に間隔を介して対向する電極２３が形成されており、グランド電極２１と電極２３の電極対により、別のスロット線路２４ｂが構成されている。
【００２８】
なお、回路基板２０の表面に電極パターン２１，２２，２３を形成してスロット線路２４ａ，２４ｂを構成する場合、その電極パターン形成領域に対向する回路基板２０の裏面領域には電極を形成しないことが多いが、この第１実施形態例では、その回路基板２０の裏面領域に電極が形成されていてもよく、回路基板２０の裏面の電極の有無は特に限定されるものではない。
【００２９】
前記回路基板２０のグランド電極２１と電極２２から成るスロット線路２４ａと、グランド電極２１と電極２３から成るスロット線路２４ｂとのうちの一方側は、ＦＥＴ素子１に信号を供給する入力側の線路と成し、他方側はＦＥＴ素子１の出力信号を導通する出力側の線路と成す。
【００３０】
回路基板２０にＦＥＴ素子１を実装する際には、ＦＥＴ素子１の入力側のスロット線路が回路基板２０の入力側のスロット線路に、また、ＦＥＴ素子１の出力側のスロット線路が回路基板２０の出力側のスロット線路に、それぞれ、接続するように、ＦＥＴ素子１は回路基板２０に実装される。例えば、図２の例では、ゲート接続線路用電極１０は回路基板２０のグランド電極２１に、また、ソース接続線路用電極１１は回路基板２０の電極２３に、さらに、ドレイン接続線路用電極１２は回路基板２０の電極２２に、それぞれ、開口部１８の位置でもって半田を介して接続されている。これにより、ＦＥＴ素子１のスロット線路１４は回路基板２０のスロット線路２４ｂに接続され、また、ＦＥＴ素子１のスロット線路１５は回路基板２０のスロット線路２４ａに接続されている。なお、ＦＥＴ素子１を回路基板２０に実装した際にＦＥＴ素子１のＦＥＴ部８に対向する回路基板２０の領域は、電極の非形成領域と成している。
【００３１】
ところで、回路基板２０に形成されている電極２２，２３は隣接配置されている。これら電極２２，２３のうちの一方側は、前述の如く、回路基板２０の入力側のスロット線路を構成する電極の一つであり、他方側は回路基板２０の出力側のスロット線路を構成する電極の一つである。これら電極２２，２３が不要結合してしまうと、電極２２，２３間を電流が通電してしまって、回路基板２０の入力側のスロット線路からＦＥＴ素子１の入力側のスロット線路に信号が流れない。これにより、回路基板２０側からＦＥＴ素子１のＦＥＴ部８に信号を供給することができないという問題が発生する。
【００３２】
このような問題を防止するために電極２２，２３によりスロット線路が構成されている。ここでは、ＦＥＴ素子１が増幅回路に組み込まれる例であり、この場合には、ＦＥＴ部８側から電極２２，２３によるスロット線路を見たときに、そのスロット線路はオープンと等価な状態であることが望ましい。このために、この第１実施形態例では、その電極２２，２３から成るスロット線路には、ＦＥＴ部８側の端部からほぼλ／２の位置に約λ／４のショートスタブ２５が形成されている。これにより、電極２２，２３から成るスロット線路は、ＦＥＴ部８側から見た場合に、オープンと等価な状態となる。
【００３３】
この電極２２，２３の対から成るスロット線路を設けることにより、回路基板２０に形成されている入力側と出力側のスロット線路２４ａ，２４ｂが短絡した状態となることを防止することができて、回路基板２０側からＦＥＴ素子１側に確実に信号を供給することができる。
【００３４】
なお、この第１実施形態例では、ＦＥＴ素子１が増幅回路に組み込まれる例を示したものであり、回路基板２０に形成されている電極２２，２３から成るスロット線路には、ＦＥＴ部８から当該スロット線路を見たときにスロット線路がオープンとなるように、スロット線路のＦＥＴ部８側の端部から約λ／２の位置に約λ／４のショートスタブ２５が形成されていたが、例えば、回路基板２０には反射型の発振回路が形成されており、この発振回路にＦＥＴ素子１が組み込まれる場合には、ＦＥＴ部８から見た電極２２，２３から成るスロット線路は、オープンでなくともよく、この場合には、そのスロット線路のＦＥＴ部８側の端部から約λ／２の位置にショートスタブ２５を設けなくともよい。このように、ショートスタブ２５の形成位置、又は、形成するか否かは、ＦＥＴ素子１が組み込まれる回路基板２０の回路構成に応じて適宜に設定されるものであり、この第１実施形態例の構成に限定されるものではない。
【００３５】
この第１実施形態例では、前述のように、ＦＥＴ素子１には入力側のスロット線路が形成されており、このＦＥＴ素子１の入力側のスロット線路は、回路基板２０の入力側のスロット線路と半田を介して接続される。このため、ＦＥＴ素子１は、回路基板２０の入力側のスロット線路からの信号を半田を介しスロット線路でもって受け取る。また同様に、ＦＥＴ素子１には出力側のスロット線路が形成されており、このＦＥＴ素子１の出力側のスロット線路は、回路基板２０の出力側のスロット線路と半田を介して接続される。このため、ＦＥＴ素子１は、出力信号を出力側のスロット線路から半田を介して回路基板２０の出力側のスロット線路に出力する。
【００３６】
このように、ＦＥＴ素子１と回路基板２０は、スロット線路同士を半田接続して信号の遣り取りを可能にする構成であるので、信号の接続損失を抑制することができて、ＦＥＴ素子１のゲインを高めることができる。
【００３７】
また、ＦＥＴ素子１と回路基板２０は、スロット線路同士を半田接続して信号の遣り取りを可能にする構成としたので、信号経路上におけるＦＥＴ素子１と回路基板２０の接続部分でのインピーダンス変化を小さく抑制することができる。信号経路上におけるＦＥＴ素子１と回路基板２０の接続部分でのインピーダンス変化が大きいと、ＦＥＴ素子１と回路基板２０の接続部分でスロットモード以外の例えば平行平板モードや表面波モードなどの不要な伝搬モードの不要波が発生してしまうが、この第１実施形態例では、上記のように、信号経路上におけるＦＥＴ素子１と回路基板２０の接続部分でのインピーダンス変化を小さく抑制することができるので、不要波発生を抑制することができる。
【００３８】
以下に、第２実施形態例を説明する。なお、この第２実施形態例の説明において、第１実施形態例と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００３９】
図３には第２実施形態例のＦＥＴ素子が平面図により模式的に示されている。この第２実施形態例では、ＦＥＴ素子１の半導体基板２には、同一表面上に、ゲート電極４とソース電極５とドレイン電極６の組が複数組（図３の例では２組）形成されて、ＦＥＴ素子１は複数（図３の例では２個）のＦＥＴ部８を有している。また、半導体基板２には、各ＦＥＴ部８にそれぞれ対応する第１実施形態例と同様なゲート接続線路用電極１０とソース接続線路用電極１１とドレイン接続線路用電極１２が形成されて、各ＦＥＴ部８にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成されている。
【００４０】
この第２実施形態例では、ゲート電極４とソース電極５とドレイン電極６とゲート接続線路用電極１０とソース接続線路用電極１１とドレイン接続線路用電極１２から成る複数組の全体の電極パターンは、当該全体の電極パターンにおけるＦＥＴ部８の配列方向に直交する中心線Ｏに対して線対称なパターン形状となっている。
【００４１】
なお、この第２実施形態例においても、第１実施形態例と同様に、ゲート電極４は、スロット線路１４，１５の信号の通電方向に直交する方向に沿って伸びる形状に形成されている。これにより、第１実施形態例で述べたように、ゲート電極４内の何れの箇所においても信号の位相がほぼ等しくなり、ゲート電極４内の信号の位相差に起因した問題、つまり、ゲインが低下するという問題を防止することができる。
【００４２】
また、隣り合うソース接続線路用電極１１とドレイン接続線路用電極１２には、第１実施形態例と同様に欠け部１６，１７が形成されており、ソース接続線路用電極１１とドレイン接続線路用電極１２間の不要結合を防止することができる構成となっている。
【００４３】
図４には第２実施形態例のＦＥＴ素子１の実装構造の一例が模式的に示されている。この図４の図示の例では、複数のＦＥＴ部８を並列接続させるスロット線路を構成するための電極パターンが回路基板２０に形成されている。つまり、回路基板２０には、各ＦＥＴ部８にそれぞれ対応する入力側のスロット線路と出力側のスロット線路を構成するための電極パターン２６，２７，２８ａ，２８ｂ，２８ｃ，２８ｄが形成され、また、電極パターン２８ａ，２８ｂ，２８ｃ，２８ｄによって各ＦＥＴ部８に対応する入力側のスロット線路が共通に接続するスロット線路と、各ＦＥＴ部８に対応する出力側のスロット線路が共通に接続するスロット線路とが形成されている。これら回路基板２０に形成されているスロット線路によって、入力信号は分流して各ＦＥＴ部８にそれぞれ供給され、各ＦＥＴ部８から出力された信号は、それぞれ、回路基板２０の出力側のスロット線路に出力され合流して所定の供給相手に向けて通電する。
【００４４】
この第２実施形態例では、同じ半導体基板２に複数のＦＥＴ部８を形成する構成としたので、次に示すような効果を奏することができる。例えば、回路に複数のＦＥＴ部８を組み込む必要がある場合に、１つのＦＥＴ部８が形成されたＦＥＴ素子１を複数用いることが考えられる。しかし、この場合、ゲート電極４やソース電極５などの電極パターンの成膜精度などに起因して、各ＦＥＴ素子１のＦＥＴ部８の特性がばらつき、不都合が生じる虞がある。
【００４５】
これに対して、この第２実施形態例では、複数のＦＥＴ部８を同時に形成することができるので、特性がほぼ等しい複数のＦＥＴ部８を形成することができる。これにより、複数のＦＥＴ部８を用いて回路を構成する場合に、例えば、回路の設計を容易にすることができる。
【００４６】
また、この第２実施形態例では、ＦＥＴ素子１の半導体基板２に形成される全体の電極パターンが、当該全体の電極パターンのＦＥＴ部８の配列方向に直交する中心線Ｏに対して線対称な形状となっている。これにより、次に示すような効果を得ることができる。
【００４７】
つまり、信号には様々な要因によって基本波だけでなく、基本波のロスの原因の一つとなる高調波が発生してしまう。高調波は奇モードと偶モードに大別することができる。この第２実施形態例の如く、ＦＥＴ素子１の全体の電極パターンを、ＦＥＴ部８の配列方向に直交する中心線Ｏに対して線対称な形状とすることにより、回路基板２０の各スロット線路の電界の向きは、奇モードの場合には図５（ａ）に示すようになり、偶モードの場合には図５（ｂ）に示すようになる。このため、各ＦＥＴ部８から出力された信号が合流する際に、偶モードの高調波に関しては、相殺されて除去することができる。これにより、偶モードの高調波に因る基本波のロスを低減することができて、ＦＥＴ素子１のゲイン悪化を抑制することができる。
【００４８】
なお、この発明は第１や第２の実施形態例に限定されるものではなく、様々な実施の形態を採り得る。例えば、第１や第２の実施形態例では、ソース接続線路用電極１１とドレイン接続線路用電極１２の両方に、当該ソース接続線路用電極１１とドレイン接続線路用電極１２間の間隔を広げるための欠け部１６，１７がそれぞれ形成されていたが、ソース接続線路用電極１１とドレイン接続線路用電極１２のうちの一方側に欠け部を設ける構成としてもよい。
【００４９】
また、第１や第２の各実施形態例では、ゲート電極４は、入力側のスロット線路の信号の通電方向に直交する方向に伸びる形状であったが、例えば、そのように入力側のスロット線路の信号の通電方向に直交する方向に沿ってゲート電極４を形成することができない場合や、入力側のスロット線路の信号の通電方向に直交する方向に伸びるゲート電極４よりも良好な特性が得られる場合には、入力側のスロット線路の信号の通電方向に対して傾いた方向に伸びる形状にゲート電極４を形成してもよい。
【００５０】
さらに、第２実施形態例では、２つのＦＥＴ部８の各ソース電極５は共通のソース接続線路用電極１１に接続され、また、２つのＦＥＴ部８の各ドレイン電極６は共通のドレイン接続線路用電極１２に接続され、さらに、２つのＦＥＴ部８の各ゲート電極４は、それぞれ、別々のゲート接続線路用電極１０に接続される構成であったが、例えば、図６に示されるように、２つのＦＥＴ部８のゲート電極４は共通のゲート接続線路用電極１０に接続され、また、２つのＦＥＴ部８の各ソース電極５と各ドレイン電極６は、それぞれ、別々のソース接続線路用電極１１、ドレイン接続線路用電極１２に接続される構成としてもよい。
【００５１】
さらに、第２実施形態例では、ＦＥＴ素子１の半導体基板２には２個のＦＥＴ部８が形成される例を示したが、もちろん、同じ半導体基板２の表面上に３個以上のＦＥＴ部８が形成される構成としてもよい。この場合にも、各ＦＥＴ部８にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成される。
【００５２】
さらに、第１や第２の実施形態例では、ＦＥＴ部８の入力側のスロット線路と出力側のスロット線路は、ＦＥＴ部８を間にして同一直線上に配置される構成であったが、例えば、図７に示されるように、スロット線路１４，１５が同一直線上に配置されていない構成としてもよい。また、第１や第２の実施形態例では、スロット線路１４を構成する電極１０ａ，１１ａ間の間隔Ｌ１と、スロット線路１５を構成する電極１０ｂ，１２ａ間の間隔Ｌ２とがほぼ等しい例を示したが、図７に示されるように、それら電極１０ａ，１１ａ間の間隔Ｌ１と、電極１０ｂ，１２ａ間の間隔Ｌ２とが異なっていてもよい。
【００５３】
さらに、第１や第２の各実施形態例に示した回路基板２０の電極パターンは一例であって、回路基板２０におけるＦＥＴ素子１の実装領域の電極パターンの形状は、回路基板２０に形成される回路構成に応じて適宜な形状を採り得るものである。
【００５４】
【発明の効果】
この発明によれば、電界効果トランジスタ部を構成するゲート電極は、入力側のスロット線路を流れる信号の通電方向に直交する方向、又は、入力側のスロット線路を流れる信号の通電方向に対して傾いた方向に沿って伸びる形状に形成されているので、ゲート電極内の信号の位相差をなくす、又は、非常に小さく抑制することができる。これにより、ゲート電極内の信号の位相差に起因したゲイン低下を回避することができて、効率良く信号を増幅することができる電界効果トランジスタ素子を提供することができる。
【００５５】
また、電界効果トランジスタ素子を構成する半導体基板には、電界効果トランジスタ部に信号を入力するための入力側のスロット線路が形成されているので、電界効果トランジスタ素子は、例えば、当該素子が搭載される回路基板のスロット線路からの信号を上記入力側のスロット線路で受け取ることができる。このため、電界効果トランジスタ素子と回路基板の接続部分での信号の接続損失を低減することができる。また、電界効果トランジスタ素子の半導体基板には、電界効果トランジスタ部の信号を出力させるための出力側のスロット線路が構成されているので、電界効果トランジスタ素子は、例えば、出力信号を当該素子の出力側のスロット線路から、当該素子が搭載される回路基板のスロット線路に接続損失が抑制された状態で出力させることができる。このように、電界効果トランジスタ素子の半導体基板に入力側のスロット線路と出力側のスロット線路を構成したことで、信号の接続損失を低減することができて、電界効果トランジスタ素子のゲインをさらに向上させることができる。
【００５６】
また、この発明では、電界効果トランジスタ素子と回路基板は、スロット線路同士をバンプ接続して信号の導通を可能にすることができるので、信号導通経路上における電界効果トランジスタ素子と回路基板の接続部分でのインピーダンス変化を小さく抑制することができる。これにより、インピーダンス変化に起因した不要波発生を抑えることができる。
【００５７】
さらに、ゲート接続線路用電極は入力側のスロット線路を構成すると共に、出力側のスロット線路を構成するので、この発明の電界効果トランジスタ素子はゲート接地が要求される回路に適用させることができる。
【００５８】
さらに、ソース接続線路用電極と、ドレイン接続線路用電極とが間隔を介して隣接配置される構成のものにあっては、ソース接続線路用電極におけるドレイン接続線路用電極側の電極部分と、ドレイン接続線路用電極におけるソース接続線路用電極側の電極部分とのうちの少なくとも一方側には欠け部が形成されて、ソース接続線路用電極とドレイン接続線路用電極との間の間隔を広げる構成とすることにより、ソース接続線路用電極とドレイン接続線路用電極のアイソレーションを確保することができる。これにより、ソース接続線路用電極とドレイン接続線路用電極間の不要結合を抑制することができて、その不要結合に起因した問題、つまり、ソース接続線路用電極とドレイン接続線路用電極間を電流が通電してしまって、電界効果トランジスタ部に信号が供給されないという問題を防止することができる。
【００５９】
さらに、入力側のスロット線路と出力側のスロット線路は、電界効果トランジスタ部の形成領域を間にして略同一直線上に配置形成されているものにあっては、信号の導通損失を非常に小さく抑制することができて、電界効果トランジスタ素子のゲインをより向上させることが容易となる。
【００６０】
半導体基板の同一表面上に、ゲート電極とソース電極とドレイン電極の組が複数組形成されて、電界効果トランジスタ素子は複数の電界効果トランジスタ部を有する構成のものにあっては、製造工程において、それら複数組のゲート電極とソース電極とドレイン電極を同時に半導体基板の表面上に形成することができるので、複数の電界効果トランジスタ部の特性のばらつきを殆ど無くすことができる。これにより、例えば、複数の電界効果トランジスタ部を回路に組み込む場合に、回路の設計を容易にすることができる。
【００６１】
さらに、半導体基板には、偶数の電界効果トランジスタ部が間隔を介して配列形成される構成と成し、半導体基板の表面に形成される全体の電極パターンは、電界効果トランジスタ部の配列方向に直交する当該全体の電極パターンの中心線に対して線対称な形状と成しているものにあっては、例えば、電界効果トランジスタ素子の各電界効果トランジスタ部からそれぞれ出力される信号が、回路基板に形成されているスロット線路によって合流する構成とする場合には、各電界効果トランジスタ部の出力信号に含まれる偶モードの高調波が相殺されて除去できる。高調波は基本波のロスの原因の一つであることから、上記のように、偶モードの高調波を除去できることによって、信号の基本波のロスを低減することができて、電界効果トランジスタ素子のゲインをさらに高めることができる。
【図面の簡単な説明】
【図１】第１実施形態例の電界効果トランジスタ素子において特徴的な電極パターンを模式的に示した平面図である。
【図２】第１実施形態例の電界効果トランジスタ素子の実装構造の一例を簡略的に示した図である。
【図３】第２実施形態例の電界効果トランジスタ素子において特徴的な電極パターンを模式的に示した平面図である。
【図４】第２実施形態例の電界効果トランジスタ素子の実装構造の一例を簡略的に示した図である。
【図５】第２実施形態例の効果を説明するための図である。
【図６】その他の実施形態例を説明するための図である。
【図７】さらに、その他の実施形態例を説明するための図である。
【図８】電界効果トランジスタ素子の一従来例を示すモデル図である。
【符号の説明】
１ ＦＥＴ素子
２ 半導体素子
３ 動作領域
４ ゲート電極
５ ソース電極
６ ドレイン電極
８ ＦＥＴ部
１０ ゲート接続線路用電極
１１ ソース接続線路用電極
１２ ドレイン接続線路用電極
１４，１５ スロット線路
１６，１７ 欠け部
Claims (5)
- 半導体基板に形成された動作領域の表面上にゲート電極が形成されると共に、ソース電極とドレイン電極が前記ゲート電極を間隔を介して挟み込む形態で形成されて電界効果トランジスタ部が構成されている電界効果トランジスタ素子において、前記ゲート電極とソース電極とドレイン電極の形成面と共平面である半導体基板表面には、ゲート電極に接続するゲート接続線路用電極と、ソース電極に接続するソース接続線路用電極とが互いに間隔を介し一部分を対向させて形成され、また、ドレイン電極に接続するドレイン接続線路用電極が、前記ゲート接続線路用電極と間隔を介し一部分を対向させて形成され、さらに、前記ソース接続線路用電極とドレイン接続線路用電極とが間隔を介して隣接して配置されて形成されており、前記ゲート接続線路用電極とソース接続線路用電極の互いに対向し合う電極対部分と、ゲート接続線路用電極とドレイン接続線路用電極の互いに対向し合う電極対部分とは、一方側が前記電界効果トランジスタ部に信号を入力する入力側のスロット線路として機能し、他方側が前記電界効果トランジスタ部から信号を出力する出力側のスロット線路として機能する構成と成し、前記ゲート接続線路用電極を接続したゲート電極は、入力側のスロット線路を流れる信号の通電方向に直交する方向、又は、入力側のスロット線路を流れる信号の通電方向に対して傾いた方向に沿ってゲート接続線路用電極を接続した基端から伸びる形状に形成されると共に、ゲート電極の前記伸びた方向の自由端を先端と成し、前記ソース接続線路用電極を接続したソース電極は、ゲート電極に沿ってゲート電極の先端から基端に向かう方向にソース接続線路用電極から伸長し、また、前記ドレイン接続線路用電極を接続したドレイン電極は、ゲート電極に沿ってゲート電極の先端から基端に向かう方向にドレイン接続線路用電極から伸長していることを特徴とする電界効果トランジスタ素子。
- ソース接続線路用電極におけるドレイン接続線路用電極側の電極部分と、ドレイン接続線路用電極におけるソース接続線路用電極側の電極部分とのうちの少なくとも一方側には欠け部が形成されて、ソース接続線路用電極とドレイン接続線路用電極との間の間隔を広げる構成と成していることを特徴とする請求項１記載の電界効果トランジスタ素子。
- 入力側のスロット線路と出力側のスロット線路は、電界効果トランジスタ部の形成領域を間にして同一直線上に配置形成されていることを特徴とする請求項１又は請求項２記載の電界効果トランジスタ素子。
- 半導体基板の同一表面上にはゲート電極とソース電極とドレイン電極の組が複数組形成されて、電界効果トランジスタ素子は複数の電界効果トランジスタ部を有する構成と成し、半導体基板には、それら複数の電界効果トランジスタ部にそれぞれ対応する入力側のスロット線路と出力側のスロット線路が形成されていることを特徴とする請求項１又は請求項２又は請求項３記載の電界効果トランジスタ素子。
- 半導体基板には、偶数の電界効果トランジスタ部が間隔を介して配列形成される構成と成し、半導体基板の表面に形成されるゲート電極とソース電極とドレイン電極とゲート接続線路用電極とソース接続線路用電極とドレイン接続線路用電極から成る複数組の全体の電極パターンは、電界効果トランジスタ部の配列方向に直交する当該全体の電極パターンの中心線に対して線対称なパターン形状と成していることを特徴とする請求項４記載の電界効果トランジスタ素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002051733A JP3622732B2 (ja) | 2002-02-27 | 2002-02-27 | 電界効果トランジスタ素子 |
| US10/359,204 US6737687B2 (en) | 2002-02-27 | 2003-02-06 | Field-effect transistor device having a uniquely arranged gate electrode |
| FR0302329A FR2836596B1 (fr) | 2002-02-27 | 2003-02-26 | Dispositif de transistor a effet de champ |
| CN03107001.9A CN1271724C (zh) | 2002-02-27 | 2003-02-26 | 场效应晶体管器件 |
| DE10308556A DE10308556B4 (de) | 2002-02-27 | 2003-02-27 | Feldeffekttransistorvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002051733A JP3622732B2 (ja) | 2002-02-27 | 2002-02-27 | 電界効果トランジスタ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003257994A JP2003257994A (ja) | 2003-09-12 |
| JP3622732B2 true JP3622732B2 (ja) | 2005-02-23 |
Family
ID=27678520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002051733A Expired - Fee Related JP3622732B2 (ja) | 2002-02-27 | 2002-02-27 | 電界効果トランジスタ素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6737687B2 (ja) |
| JP (1) | JP3622732B2 (ja) |
| CN (1) | CN1271724C (ja) |
| DE (1) | DE10308556B4 (ja) |
| FR (1) | FR2836596B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070115066A1 (en) * | 2003-12-05 | 2007-05-24 | Hiroyasu Matsuzaki | Radio-frequency amplifier and radio-frequency wireless communication apparatus |
| US8278769B2 (en) * | 2009-07-02 | 2012-10-02 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Compound semiconductor device and connectors |
| JP5240155B2 (ja) * | 2009-10-06 | 2013-07-17 | 三菱電機株式会社 | 実装回路基板 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145165A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
| JPS60106205A (ja) * | 1983-11-14 | 1985-06-11 | Nippon Telegr & Teleph Corp <Ntt> | モノリシツクｆｅｔ発振器 |
| JPS60153602A (ja) * | 1984-01-23 | 1985-08-13 | Nippon Telegr & Teleph Corp <Ntt> | コプレ−ナ線路・スロツト線路変換回路 |
| JPS63164504A (ja) | 1986-12-25 | 1988-07-07 | A T R Koudenpa Tsushin Kenkyusho:Kk | 半導体装置 |
| JP2737874B2 (ja) * | 1986-12-25 | 1998-04-08 | 株式会社 エイ・ティ・アール光電波通信研究所 | 半導体線路変換装置 |
| US5274256A (en) * | 1990-01-08 | 1993-12-28 | Sumitomo Electric Industries, Ltd. | Microwave FET |
| JP3216419B2 (ja) * | 1994-05-24 | 2001-10-09 | 三菱電機株式会社 | 移相器 |
| US5983089A (en) * | 1994-09-26 | 1999-11-09 | Endgate Corporation | Slotline-mounted flip chip |
| JP3235476B2 (ja) * | 1996-06-28 | 2001-12-04 | 株式会社村田製作所 | 高周波半導体デバイス |
| US5821815A (en) * | 1996-09-25 | 1998-10-13 | Endgate Corporation | Miniature active conversion between slotline and coplanar waveguide |
-
2002
- 2002-02-27 JP JP2002051733A patent/JP3622732B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-06 US US10/359,204 patent/US6737687B2/en not_active Expired - Fee Related
- 2003-02-26 CN CN03107001.9A patent/CN1271724C/zh not_active Expired - Fee Related
- 2003-02-26 FR FR0302329A patent/FR2836596B1/fr not_active Expired - Fee Related
- 2003-02-27 DE DE10308556A patent/DE10308556B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003257994A (ja) | 2003-09-12 |
| DE10308556A1 (de) | 2003-09-11 |
| FR2836596A1 (fr) | 2003-08-29 |
| FR2836596B1 (fr) | 2007-05-18 |
| US20030160279A1 (en) | 2003-08-28 |
| CN1271724C (zh) | 2006-08-23 |
| CN1441500A (zh) | 2003-09-10 |
| US6737687B2 (en) | 2004-05-18 |
| DE10308556B4 (de) | 2005-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5883407A (en) | Semiconductor device | |
| JP4004048B2 (ja) | 高周波伝送線路 | |
| JP2004228989A (ja) | 半導体装置 | |
| JP2001044716A (ja) | ストリップライン給電装置 | |
| JP3622732B2 (ja) | 電界効果トランジスタ素子 | |
| KR100306571B1 (ko) | 유전체 선로 | |
| JP3635873B2 (ja) | ストリップライン給電装置 | |
| US7688164B2 (en) | High frequency circuit board converting a transmission mode of high frequency signals | |
| JPH1027808A (ja) | 高周波半導体デバイス | |
| JPH07307626A (ja) | マイクロ波高出力増幅器 | |
| JP4381592B2 (ja) | 半導体装置 | |
| JP4361313B2 (ja) | 高周波電力増幅器 | |
| JP5098991B2 (ja) | 高周波モジュール | |
| US4525732A (en) | Distributed IMPATT structure | |
| JP3235476B2 (ja) | 高周波半導体デバイス | |
| JP4271355B2 (ja) | 高周波線路の変換器 | |
| US6737921B2 (en) | Distributed amplifier and differential distributed amplifier | |
| JP4381701B2 (ja) | 同軸コネクタと多層基板との接続構造 | |
| JP3111969B2 (ja) | 半導体装置 | |
| JP3544916B2 (ja) | マイクロ波半導体増幅器 | |
| JP3168964B2 (ja) | 高出力電界効果トランジスタ | |
| JP3895205B2 (ja) | マイクロ波集積回路半導体素子及び高周波モジュール | |
| JP3823889B2 (ja) | 高周波能動装置および送受信装置 | |
| JPH03129902A (ja) | 多層ストリップ線路 | |
| JP3899193B2 (ja) | Ｎｒｄガイドガン発振器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071203 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |