DE10308556B4

DE10308556B4 - Feldeffekttransistorvorrichtung

Info

Publication number: DE10308556B4
Application number: DE10308556A
Authority: DE
Inventors: Takahiro Nagaokakyo Baba; Koichi Nagaokakyo Sakamoto; Shigeyuki Nagaokakyo Mikami; Hiroyasu Nagaokakyo Matsuzaki
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2002-02-27
Filing date: 2003-02-27
Publication date: 2005-08-25
Anticipated expiration: 2023-02-28
Also published as: FR2836596A1; CN1271724C; FR2836596B1; US20030160279A1; CN1441500A; US6737687B2; JP3622732B2; JP2003257994A; DE10308556A1

Abstract

Feldeffekttransistorvorrichtung (1 ), umfassend:
ein Halbleitersubstrat (2);
einen Feldeffekttransistorabschnitt (8), umfassend:
eine Gate-Elektrode (4);
eine Source-Elektrode (5); und
eine Drain-Elektrode (6), wobei die Gate-Elektrode (4), die Source-Elektrode (5) und die Drain-Elektrode (6) auf einer Oberfläche einer aktiven Fläche (3) angeordnet sind, die auf dem Halbleitersubstrat (2) vorgesehen ist, und die Source-Elektrode (5) und die Drain-Elektrode (6) derart angeordnet sind, dass die Gate-Elektrode (4) mit einem definierten Abstand dazwischen liegt;
eine Elektrode (10), die eine Leitung zur Verbindung zu der Gate-Elektrode definiert;
eine Elektrode (11), die eine Leitung zur Verbindung zu der Source-Elektrode (5) definiert, wobei die Gate-Verbindungsleitungs-Elektrode (10) und die Source-Verbindungsleitungs-Elektrode (11) so angeordnet sind, dass entsprechende ihrer Abschnitte (10a, 11a) einander mit einem dazwischen definierten Abstand (L1) gegenüberliegen; und
eine Elektrode (12), die eine Leitung zur Verbindung zu der Drain-Elektrode (6) definiert, wobei die Drain-Verbindungsleitungs-Elektrode (12) derart angeordnet ist, dass ein...

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft Feldeffekttransistorvorrichtungen, die zum Beispiel in Verstärkerschaltungen, Schwingkreisen und anderen elektronischen Apparaten eingebaut sind.

2. Beschreibung des Standes der Technik

8A ist eine schematische Draufsicht, die ein Beispiel einer Feldeffekttransistorvorrichtung (FET-Vorrichtung) zeigt. 8B ist eine schematische Schnittansicht entlang der Linie A-A der FET-Vorrichtung von 8A, wie in der Japanischen Ungeprüften Patentanmeldungsschrift Nr. 63-164504 offenbart ist. Eine FET-Vorrichtung 30 von 8A und 8B hat ein Halbleitersubstrat 31, das aus GaAs usw. besteht, und Unreinheitsionen, wie Si⁺, sind in den mittleren Abschnitt des Halbleitersubstrates 31 implantiert, so dass eine aktive Schicht 32 gebildet wird. Eine Gate-Elektrode 33 ist auf der Oberfläche der aktiven Schicht 32 gebildet und ebenso sind eine Source-Elektrode 34 und eine Drain-Elektrode 35 so gebildet, dass die Gate-Elektrode 33 mit einem definierten Abstand dazwischen liegt. Die aktive Schicht 32, die Gate-Elektrode 33, die Source-Elektrode 34 und die Drain-Elektrode 35 definieren einen FET-Abschnitt.

Auf der Oberfläche des Halbleitersubstrates 31 ist eine Elektrode 36, die für eine Leitung verwendet wird, um eine Verbindung mit dem Gate herzustellen, die an die Gate-Elektrode 33 angeschlossen ist, an dem oberen linken Abschnitt von 8A ausgebildet. Eine Elektrode 37, die für eine Leitung verwendet wird, um eine Verbindung mit der Source herzustellen, die an die Source-Elektrode 34 angeschlossen ist, an dem oberen rechten Abschnitt von 8A ausgebildet. Ferner ist eine Elektrode 38, die für eine Leitung verwendet wird, um eine Verbindung mit dem Drain herzustellen, die an die Drain-Elekt rode 35 angeschlossen ist, an dem unteren linken Abschnitt von 8A ausgebildet.

Die Gate-Verbindungsleitungs-Elektrode 36, die Source-Verbindungsleitungs-Elektrode 37 und die Drain-Verbindungsleitungs-Elektrode 38 definieren eine Signalleitung, die an den FET-Abschnitt angeschlossen ist. Das heißt, die Drain-Verbindungsleitungs-Elektrode 38 ist geerdet. Die Drain-Verbindungsleitungs-Elektrode 38 hat einen Abschnitt 38a, welcher der Gate-Verbindungsleitungs-Elektrode 36 mit einem definierten Abstand gegenüberliegt, und einen Abschnitt 38b, welcher der Source -Verbindungsleitungs-Elektrode 37 mit einem definierten Abstand gegenüberliegt. Ein Elektrodenpaar 40 aus dem Elektrodenabschnitt 38a und der Gate-Verbindungsleitungs-Elektrode 36, und ein Elektrodenpaar 41 aus dem Elektrodenabschnitt 38b und der Source-Verbindungsleitungs-Elektrode 37 dienen jeweils als Schlitzleitung. Das Elektrodenpaar 40 definiert eine FET-Eingangsleitung, und das Elektrodenpaar 41 definiert eine FET-Ausgangsleitung.

Wenn in dieser FET-Vorrichtung 30 zum Beispiel ein Signal über die FET-Eingangsleitung 40 in die Gate-Elektrode 33 eingegeben sind, wird das Signal, verstärkt durch die aktive Schicht 32, durch die FET-Ausgangsleitung 41 nach außen ausgegeben.

In der Konfiguration der FET-Vorrichtung 30 hat die Gate-Elektrode 33 eine Konfiguration, die sich entlang der Leitungsrichtung des Signals erstreckt. Aus diesem Grund tritt eine Phasendifferenz zwischen dem Signal an dem Basis-Endabschnitt der Gate-Elektrode 33 und dem Signal an dem vorderen Endabschnitt der Gate-Elektrode 33 auf, und wenn ein Hochfrequenzsignal fließt, kann die Phasendifferenz nicht ignoriert werden, Wenn zum Beispiel die Phasendifferenz zwischen dem Signal an dem Basis-Endabschnitt der Gate-Elektrode 33 und dem Signal an dem vorderen Endabschnitt derselben etwa λ/4 bis λ/2 ist, werden das Signal, das auf der Basis des Signals an dem Basis-Endabschnitt der Gate-Elektrode 33 verstärkt wird, und das Signal, das auf der Basis des Signals an dem vorderen Endabschnitt verstärkt wird, 180° zueinander phasenverschoben. Infolgedessen löschen Abschnitte der Signale, die durch den FET-Abschnitt verstärkt werden, einander, wodurch das Problem entsteht, dass die Verstärkung (Leistungsverstärkungseffizienz) des FET-Abschnittes verringert wird.

Weitere Feldeffekttransistorvorrichtungen sind bekannt aus den Druckschriften EP 0 817 275 B1 , US 5 274 256 A , US 5 680 079 A und WO 98/15064 A1. Die europäische Patentschrift EP 0 817 275 B1 offenbart eine Feldeffekttransistorvorrichtung mit aus Gate-, Source- und Drain-Verbindungsleitungs-Elektroden gebildeten Elektrodenpaaren, die eine Schlitzleitung definieren. Auch bei diesen Feldeffekttransistorvorrichtungen erstreckt sich die Gate-Elektrode entlang der Leitungsrichtung des Signals, das durch die Schlitzleitung fließt. Die US-Patentschrift US 5 274 256 A offenbart einen Dual-Gate-Feldeffekttransistor mit zwei länglichen Gate-Elektroden mit einer Mehrzahl von Signaleinspeisungspunkten, die über Verbindungsleitungen mit einem Gate-Terminal verbunden sind. Die Unterschiede in der elektrischen Weglänge der Verbindungsleitungen werden minimiert, um das Rauschen zu reduzieren. Die US-Patentschrift US 5 680 079 offenbart eine Phasenschieber-Schaltung, die aus einer Anordnung von vier Feldeffekttransistoren gebildet ist. In der Anordnung sind unter anderem Schlitzleiter vorgesehen, deren Richtung senkrecht zur Ausrichtung der Gate-Elektroden verläuft. Die PCT-Anmeldung WO 98/15064 A1 beschreibt die Verwendung von Schlitzleitern im Zusammenhang mit Feldeffekttransistoren auf Leiterplatten.

KURZDARSTELLUNG DER ERFINDUNG

Zur Lösung der zuvor beschriebenen Probleme stellen bevorzugte Ausführungsformen der vorliegenden Erfindung eine Feldeffekttransistorvorrichtung bereit, die in der Lage ist, die Verstärkung, welche die zuvor besprochenen Nachteile und Probleme aufweist, zu erhöhen.

Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung enthält eine Feldeffekttransistorvorrichtung einen Feldeffekttransistorabschnitt, der eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode enthält, wobei die Gate-Elektrode auf der Oberfläche einer aktiven Fläche angeordnet ist, die auf einem Halbleitersubstrat angeordnet ist, und die Source-Elektrode und die Drain-Elektrode derart angeordnet sind, dass die Gate-Elektrode mit einem vorgesehenen Abstand dazwischen liegt; eine Gate-Verbindungsleitungs-Elektrode, die eine Leitung zur Herstellung einer Verbindung zu der Gate-Elektrode definiert; eine Source-Verbindungsleitungs-Elektrode, die eine Leitung zur Herstellung einer Verbindung zu der Source-Elektrode definiert, wobei die Gate-Verbindungsleitungs-Elektrode und die Source-Verbindungsleitungs-Elektrode so angeordnet sind, dass entsprechende ihrer Abschnitte einander mit einem dazwischen vorgesehenen Abstand gegenüberliegen; und eine Elektrode, die zum Definieren einer Leitung zur Herstellung einer Verbindung zu der Drain-Elektrode verwendet wird, die derart angeordnet ist, dass ein Abschnitt von ihr der Gate-Verbindungsleitungs-Elektrode mit einem dazwischen vorgesehenen Abstand gegenüberliegt, wobei die Gate-Verbindungsleitungs-Elektrode, die Source-Verbindungsleitungs-Elektrode und die Drain-Verbindungsleitungs-Elektrode auf der Oberfläche des Halbleitersubstrates angeordnet sind, die in Bezug auf die Oberfläche, auf welcher die Gate-Elektrode, die Source-Elektrode und die Drain-Elektrode angeordnet sind, in einer Ebene liegt, wobei entweder der Elektrodenpaarabschnitt, wo die Gate-Verbindungsleitungs-Elektrode der Source-Verbindungsleitungs-Elektrode gegenüberliegt, eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt definiert, und der Elektrodenpaarabschnitt, wo die Gate-Verbindungsleitungs-Elektrode der Drain-Verbindungsleitungs-Elektrode gegenüberliegt, eine Schlitzleitung an der Ausgangsseite definiert, von welcher ein Signal von dem Feldeffekttransistorabschnitt ausgegeben wird, oder der Elektrodenpaarabschnitt, wo die Gate-Verbindungsleitungs-Elektrode der Drain-Verbindungsleitungs-Elektrode gegenüberliegt, eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt definiert, und der Elektrodenpaarabschnitt, wo die Gate-Verbindungsleitungs-Elektrode der Source-Verbindungsleitungs-Elektrode gegenüberliegt, eine Schlitzleitung an der Ausgangsseite definiert, von welcher ein Signal von dem Feldeffekttransistorabschnitt ausgegeben wird, und wobei die Gate-Elektrode eine Konfiguration aufweist, die sich entlang einer Richtung erstreckt, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals liegt, das durch die Schlitzleitung an der Eingangsseite fließt, oder entlang einer Richtung, die in Bezug auf die Leitungsrichtung des Signals, das durch die Schlitzleitung an der Eingangsseite fließt, geneigt ist.

Die Source-Verbindungsleitungs-Elektrode und die Drain-Verbindungsleitungs-Elektrode können nebeneinander mit einem dazwischen vorgesehenen Abstand angeordnet sein, und es kann ein ausgeschnittener Abschnitt in wenigstens einem von dem Elektrodenabschnitt an der Drain-Verbindungsleitungs-Elektrodenseite in der Source-Verbindungsleitungs-Elektrode und dem Elektrodenabschnitt an der Source-Verbindungsleitungs-Elektrodenseite in der Drain-Verbindungsleitungs-Elektrode ausgebildet sein. Infolgedessen wird der Abstand zwischen der Source-Verbindungsleitungs-Elektrode und der Drain-Verbindungsleitungs-Elektrode vergrößert.

Die Schlitzleitung an der Eingangsseite und die Schlitzleitung an der Ausgangsseite können entlang ungefähr derselben geraden Linie angeordnet sein, so dass der Feldeffekttransistorabschnitt dazwischen angeordnet ist.

Mehrere Sätze aus der Gate-Elektrode, der Source-Elektrode und der Drain-Elektrode können auf derselben Oberfläche des Halbleitersubstrates angeordnet sein, der Feldeffekttransistor kann mehrere Feldeffekttransistorabschnitte enthalten, und eine Schlitzleitung an der Eingangsseite und eine Schlitzleitung an der Ausgangsseite, entsprechend jedem der mehreren Feldeffekttransistorabschnitte, können auf dem Halbleitersubstrat angeordnet sein.

Es kann eine gerade Anzahl von Feldeffekttransistorabschnitten mit einem dazwischen vorgesehenen Abstand auf dem Halbleitersubstrat angeordnet sein, und das gesamte Elektrodenmuster mehrerer Sätze aus Gate-Elektrode, Source-Elektrode und Drain-Elektrode, Gate-Verbindungsleitungs-Elektrode, Source-Verbindungsleitungs-Elektrode und Drain-Verbindungsleitungs-Elektrode, die auf der Oberfläche des Halbleitersubstrates angeordnet sind, kann so angeordnet sein, dass es eine Musterform aufweist, die annähernd liniensymmetrisch in Bezug auf die Mittellinie des gesamten Elektrodenmusters ist, die im Wesentlichen senkrecht zu der Richtung liegt, in welche die Feldeffekttransistorabschnitte angeordnet sind.

Da gemäß verschiedenen bevorzugten Ausführungsformen der vorliegenden Erfindung die Gate-Elektrode, die ein Bestandteil des Feldeffekttransistorabschnittes ist, vorzugsweise eine Form hat, die sich entlang einer Richtung normal zu der Leitungsrichtung des Signals erstreckt, das durch die Schlitzleitung an der Eingangsseite fließt, oder entlang einer Richtung, die in Bezug auf die Leitungsrichtung des Signals, das durch die Schlitzleitung an der Eingangsseite fließt, geneigt ist, ist es möglich, die Phasendifferenz des Signals innerhalb der Gate-Elektrode zu beseitigen, oder möglich, die Phasendifferenz zu minimieren. Dadurch ist es möglich eine Verringerung in der Verstärkung zu verhindern, die sich aus der Phasendifferenz des Signals in der Gate-Elektrode ergibt. Daher kann eine Feldeffekttransistorvorrichtung bereitgestellt werden, die das Signal effizient verstärken kann.

Auf dem Halbleitersubstrat, das ein Bestandteil der Feldeffekttransistorvorrichtung ist, ist es zum Beispiel möglich, da eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt vorgesehen ist, dass die Feldeffekttransistorvorrichtung das Signal von der Schlitzleitung des Schaltungssubstrates, auf dem die Vorrichtung montiert ist, über die Schlitzleitung an der Eingangsseite empfängt. Daher ist es möglich, einen Signalverbindungsverlust an dem Abschnitt zu verringern, wo die Feldeffekttransistorvorrichtung und das Schaltungssubstrat miteinander verbunden sind. Da ferner auf dem Halbleitersubstrat der Feldeffekttransistorvorrichtung eine Schlitzleitung an der Ausgangsseite zum Ausgeben eines Signals von dem Feldeffekttransistorabschnitt vorgesehen ist, ist es zum Beispiel möglich, dass die Feldeffekttransistorvorrichtung ein Ausgangssignal von der Schlitzleitung an der Ausgangsseite dieser Vorrichtung an die Schlitzleitung des Schaltungssubstrates, auf dem diese Vorrichtung montiert ist, in einem Zustand ausgibt, in dem ein Verbindungsverlust verringert ist. Infolge der Ausbildung einer Schlitzleitung an der Eingangsseite und einer Schlitzleitung an der Ausgangsseite des Halbleitersubstrates der Feldeffekttransistorvorrichtung in der zuvor beschriebenen Weise wird ein Signalverbindungsverlust deutlich verringert und somit wird die Verstärkung der Feldeffekttransistorvorrichtung weiter erhöht.

In bevorzugten Ausführungsformen der vorliegenden Erfindung für die Feldeffekttransistorvorrichtung und das Schaltungssubstrat kann, da die Schlitzleitungen durch Kontakthöcker miteinander verbunden werden können, so dass die Leitung des Signals möglich ist, eine Änderung in der Impedanz an dem Abschnitt, wo die Feldeffekttransistorvorrichtung und das Schaltungssubstrat auf dem Signalleitungspfad verbunden sind, minimiert werden. Dadurch ist es möglich, die Erzeugung unerwünschter Wellen zu unterdrücken, die sich aus einer Änderung in der Impedanz ergeben.

Da die Gate-Verbindungsleitungs-Elektrode die Schlitzleitung an der Eingangsseite und auch die Schlitzleitung an der Ausgangsseite definiert, kann ferner die Feldeffekttransistorvorrichtung von bevorzugten Ausführungsformen der vorliegenden Erfindung in Schaltungen verwendet werden, in welchen eine Gate-Erdung notwendig ist.

Ferner kann in einer bevorzugten Ausführungsform der Feldeffekttransistorvorrichtung, die so konfiguriert ist, dass die Source-Verbindungsleitungs-Elektrode und die Drain-Verbindungsleitungs-Elektrode nebeneinander mit einem dazwischen vorgesehenen Abstand angeordnet sind, durch Ausbilden eines ausgeschnittenen Abschnittes in wenigstens einem von dem Elektrodenabschnitt an der Drain-Verbindungsleitungs-Elektrodenseite in der Source-Verbindungsleitungs-Elektrode und dem Elektrodenabschnitt an der Source-Verbindungsleitungs-Elektrode in der Drain-Verbindungsleitungs-Elektrode zur Vergrößerung des Abstandes zwischen der Source-Verbindungsleitungs-Elektrode und der Drain-Verbindungsleitungs-Elektrode die Isolierung zwischen der Source-Verbindungsleitungs-Elektrode und der Drain-Verbindungsleitungs-Elektrode garantiert werden. Daher ist es möglich, eine unerwünschte Kopplung zwischen der Source-Verbindungsleitungs-Elektrode und der Drain-Verbindungsleitungs-Elektrode zu verhindern, wodurch es möglich wird, Probleme zu verhindern, die sich aus der unerwünschten Kopplung ergeben, das heißt, Probleme, wie elektrischen Strom, der zwischen der Source-Verbindungsleitungs-Elektrode und der Drain-Verbindungsleitungs-Elektrode strömt, und ein Signal, das nicht zu dem Feldeffekttransistorabschnitt geleitet wird.

Ferner kann in einer bevorzugten Ausführungsform der Feldeffekttransistorvorrichtung, die so konfiguriert ist, dass die Schlitzleitung an der Eingangsseite und die Schlitzleitung an der Ausgangsseite entlang ungefähr derselben geraden Linie mit dem Abschnitt angeordnet sind, wo der Feldeffekttransistorabschnitt dazwischen angeordnet ist, ein Signalleitungsverlust minimiert werden und somit kann die Verstärkung der Feldeffekttransistorvorrichtung leicht weiter erhöht werden.

In einer bevorzugten Ausführungsform der Feldeffekttransistorvorrichtung, die mehrere Feldeffekttransistorabschnitte aufweist, können in Herstellungsschritten die mehreren Sätze aus der Gate-Elektrode, der Source-Elektrode und der Drain-Elektrode auf der Oberfläche des Halbleitersubstrates gleichzeitig gebildet werden, da sie so konfiguriert ist, dass mehrere Sätze von Gate-Elektroden, Source-Elektroden und Drain-Elektroden auf derselben Oberfläche des Halbleitersubstrates angeordnet sind. Daher können Unterschiede in den Eigenschaften der mehreren Feldeffekttransistorabschnitte nahezu beseitigt werden. Wenn zum Beispiel mehrere Feldeffekttransistorabschnitte in eine Schaltung eingebaut werden sollen, kann daher die Konstruktion der Schaltung vereinfacht werden.

In einer bevorzugten Ausführungsform der Feldeffekttransistorvorrichtung, die so konfiguriert ist, dass eine gerade Anzahl von Feldeffekttransistorabschnitten mit einem dazwischen vorgesehenen Abstand auf dem Halbleitersubstrat angeordnet ist, und das gesamte Elektrodenmuster, das auf der Oberfläche des Halbleitersubstrates angeordnet ist, so angeordnet ist, dass es liniensymmetrisch in Bezug auf die Mittellinie des gesamten Elektrodenmusters ist, die im Wesentlichen senkrecht zu der Richtung liegt, in welche die Feldeffekttransistorabschnitte angeordnet sind, können zusätzlich in einem Fall, in dem zum Beispiel ein Signal, das von jedem Feldeffekttransistorabschnitt der Feldeffekttransistorvorrichtung ausgegeben wird, durch die Schlitzleitungen, die auf dem Schaltungssubstrat angeordnet sind, vereint wird, die Harmonischen des geraden Modus, die im Ausgangssignal jedes Feldeffekttransistorabschnittes enthalten sind, einander löschen und beseitigt werden. Aufgrund der Tatsache, dass die Harmonischen eine Ursache für den Verlust der Grundwellen sind, ist es möglich, da die Harmonischen des geraden Modus auf die zuvor beschriebene Weise beseitigt werden können, den Verlust der Grund wellen des Signals zu verringern, und somit kann die Verstärkung der Feldeffekttransistorvorrichtung weiter erhöht werden.

Eigenschaften und Vorteile der vorliegenden Erfindung gehen aus der folgenden ausführlichen Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist eine Draufsicht, die schematisch die Merkmale eines Elektrodenmusters in einer Feldeffekttransistorvorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

2 zeigt in vereinfachter Weise ein Beispiel einer Befestigungsstruktur der Feldeffekttransistorvorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;

3 ist eine Draufsicht, die schematisch ein Grundelektrodenmuster in einer Feldeffekttransistorvorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

4 zeigt in vereinfachter Weise ein Beispiel einer Befestigungsstruktur der Feldeffekttransistorvorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;

5A und 5B zeigen die Vorteile der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;

6 zeigt eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung;

7 zeigt eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung;

8A und 8B zeigen ein Modell, das ein herkömmliches Beispiel einer Feldeffekttransistorvorrichtung zeigt.

AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
In der Folge werden nun bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
1 zeigt in einer Draufsicht eine Feldeffekttransistorvorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Diese Feldeffekttransistorvorrichtung (FET-Vorrichtung) 1 kann arbeiten, indem sie in eine Verstärkerschaltung oder einen Schwingkreis eingebaut wird, in der/dem zum Beispiel ein Hochfrequenzsignal eines Millimeter-Wellenbandes geleitet wird. Diese FET-Vorrichtung 1 enthält vorzugsweise ein Halbleitersubstrat 2 und eine aktive Fläche (eigenleitende Fläche) 3 ist auf diesem Halbleitersubstrat 2 vorgesehen. In der ersten bevorzugten Ausführungsform befindet sich die aktive Fläche 3 ungefähr im mittleren Abschnitt des Halbleitersubstrates 2. Auf der Oberfläche der aktiven Fläche 3 ist eine Gate-Elektrode (ein Gate-Finger) 4 vorgesehen, und ebenso sind eine Source-Elektrode 5 und eine Drain-Elektrode 6 so angeordnet, dass die Gate-Elektrode 4 mit einem dazwischen vorgesehenen Abstand dazwischen liegt. Die aktive Fläche 3, die Gate-Elektrode 4, die Source-Elektrode 5 und die Drain-Elektrode 6 bilden einen Feldeffekttransistorabschnitt (FET-Abschnitt) 8.
Ferner sind auf der Oberfläche des Halbleitersubstrates 2, die in einer Ebene mit der Oberfläche liegt, auf welcher die Gate-Elektrode 4, die Source-Elektrode 5 und die Drain-Elektrode 6 angeordnet sind, eine Elektrode 10, die für eine Leitung zur Herstellung einer Verbindung zu der Gate-Elektrode 4 verwendet wird, eine Elektrode 11, die für eine Leitung zur Herstellung einer Verbindung zu der Source-Elektrode 5 verwendet wird, und eine Elektrode 12, die für eine Leitung zur Herstellung einer Verbindung zu der Drain-Elektrode 6 verwendet wird, vorgesehen.
In der ersten bevorzugten Ausführungsform ist die Source-Verbindungsleitungs-Elektrode 11 am oberen rechten Abschnitt, wie in 1 dargestellt, der Oberfläche des Halbleitersubstrates 2 angeordnet, die Drain-Verbindungsleitungs-Elektrode 12 ist am oberen linken Abschnitt von 1 auf der Oberfläche des Halbleitersubstrates 2 angeordnet, und die Source-Verbindungsleitungs- Elektrode 11 und die Drain-Verbindungsleitungs-Elektrode 12 sind nebeneinander mit einem dazwischen vorgesehenen Abstand angeordnet. Ferner ist die Gate-Verbindungsleitungs-Elektrode 10 am unteren Halbabschnitt von 1 auf der Oberfläche des Halbleitersubstrates 2 angeordnet, wobei ein Abschnitt der Gate-Verbindungsleitungs-Elektrode 10 der Source-Verbindungsleitungs-Elektrode 11 mit Abstand gegenüberliegt, und ein anderer Abschnitt davon der Drain-Verbindungsleitungs-Elektrode 12 mit einem dazwischen vorgesehenen Abstand gegenüberliegt.
In dieser bevorzugten Ausführungsform ist die Gate-Verbindungsleitungs-Elektrode 10 durch eine Elektrode definiert, die geerdet ist, und ein Paar (Elektrodenpaar) 14 gegenüberliegender Elektrodenabschnitte 10a und 11a der Gate-Verbindungsleitungs-Elektrode 10 und der Source-Verbindungsleitungs-Elektrode 11 dient als Schlitzleitung. Ebenso dient ein Paar (Elektrodenpaar) 15 gegenüberliegender Elektrodenabschnitte 10b und 12a der Gate-Verbindungsleitungs-Elektrode 10 und der Drain-Verbindungsleitungs-Elektrode 12 als Schlitzleitung.
In der ersten bevorzugten Ausführungsform sind der Abstand L1 zwischen den Elektrodenabschnitten 10a und 11a, welche die Schlitzleitung 14 definieren, und der Abstand L2 zwischen den Elektrodenabschnitten 10b und 12a, welche die Schlitzleitung 15 definieren, annähernd gleich. Die Schlitzleitungen 14 und 15 sind entlang ungefähr derselben geraden Linie angeordnet, wobei der FET-Abschnitt 8 dazwischen angeordnet ist.
Wenn zum Beispiel ein Signal von außen in eine solche Schlitzleitung 14 eingegeben wird, wird das Signal über die Schlitzleitung 14 zwischen der Gate-Elektrode 4 und der Source-Elektrode 5 des FET-Abschnittes 8 geleitet. Infolgedessen wird ein verstärktes Signal zwischen der Source-Elektrode 5 und der Drain-Elektrode 6 erzeugt und dieses verstärkte Signal kann durch die Schlitzleitung 15 nach außen ausgegeben werden. Auf diese Weise ist eine der Schlitzleitungen 14 und 15 als eine Leitung an der Eingangsseite zum Zuleiten eines Signals zu dem FET-Abschnitt 8 angeordnet und die andere ist als eine Leitung an der Ausgangsseite angeordnet, von welcher ein Signal ausgegeben wird. In der ersten bevorzugten Ausführungsform ist die Leitungsrichtung des Signals, das durch die Schlitzleitungen 14 und 14 fließt, die Rechts-Links-Richtung in 1.
Eines der wesentlichsten Merkmale dieser ersten bevorzugten Ausführungsform ist, dass die Gate-Elektrode 4 eine Form hat, die sich entlang der Richtung normal zu der Leitungsrichtung des Signals durch die Schlitzleitungen 14 und 15 erstreckt.
Da, wie zuvor beschrieben, die Gate-Elektrode 4 vorzugsweise eine Form hat, die sich entlang der Richtung erstreckt, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals liegt, wird die Phase des Signals an jeder Stelle der Gate-Elektrode 4 annähernd phasengleich. Aus diesem Grund wird das verstärkte Signal, das auf dem Signal beruht, an jeder Stelle der Gate-Elektrode 4 annähernd phasengleich. Daher ist es möglich, das Problem zu beheben, das sich aus der Phasendifferenz des Signals in der Gate-Elektrode 4 ergibt, das heißt, den Zustand, in dem Abschnitte der verstärkten Signals einander löschen und die Verstärkung deutlich verringert ist.
In den letzten Jahren gab es einen steigenden Bedarf an einem Signal höherer Frequenz. Durch das Signal mit höherer Frequenz wurde die Verringerung in der Verstärkung, die sich aus der Phasendifferenz des Signals in der Gate-Elektrode ergibt, ein großes Problem. Da in der ersten bevorzugten Ausführungsform das Problem einer verringerten Verstärkung, die sich aus der Phasendifferenz des Signals in der Gate-Elektrode ergibt, durch eine einfache Konstruktion überwunden werden kann, in der die Gate-Elektrode 4 eine Form hat, die sich entlang der Richtung normal zu den Schlitzleitungen 14 und 15 erstreckt, hat diese Konfiguration großes Potenzial. Eine solche Konstruktion war bisher nicht verfügbar und stellt einen wesentlichen Durchbruch dar.
Da ferner in der ersten bevorzugten Ausführungsform die Gate-Verbindungsleitungs-Elektrode 10 geerdet werden kann, kann sie in einer Schaltung verwendet werden, für welche eine Gate-Erdung erwünscht ist.
In der ersten bevorzugten Ausführungsform sind die Source-Verbindungsleitungs-Elektrode 11 und die Drain-Verbindungsleitungs-Elektrode 12 nebeneinander angeordnet. Wenn die Isolierung zwischen der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 unzureichend ist, gibt es daher Situationen, in welchen die Source-Verbindungsleitungs-Elektrode 11 und die Drain-Verbindungsleitungs-Elektrode 12 uner wünscht aneinander gekoppelt sind. Wenn infolge dieser unerwünschten Kopplung elektrischer Strom zwischen der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 fließt, wird ein Zustand erreicht, in dem die Schlitzleitung an der Eingangsseite und die Schlitzleitung an der Ausgangsseite kurzgeschlossen werden. Infolgedessen tritt die Situation ein, in der ein Signal von der Schlitzleitung an der Eingangsseite nicht zu dem FET-Abschnitt 8 geleitet wird, oder sogar, wenn das Signal zu dem FET-Abschnitt 8 geleitet wird, die Größe des zugeleiteten Signals gering ist und die Verstärkung sehr schwach ist.
In der ersten bevorzugten Ausführungsform sind zur Vermeidung des Problems ausgeschnittene Abschnitte 16 und 17, die in 1 durch die gestrichelte Linie dargestellt sind, in einem Abschnitt der Source-Verbindungsleitungs-Elektrode 11 an der Seite der Drain-Verbindungsleitungs-Elektrode beziehungsweise in einem Abschnitt der Drain-Verbindungsleitungs-Elektrode 12 an der Seite der Source-Verbindungsleitungs-Elektrode ausgebildet. Die ausgeschnittenen Abschnitte 16 und 17 bewirken eine Vergrößerung des Abstandes zwischen der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12, wodurch es möglich wird, eine unerwünschte Kopplung zwischen der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 zu verhindern. Infolgedessen ist es möglich, ein Problem zu verhindern, das sich aus der zuvor beschriebenen unerwünschten Kopplung zwischen der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 ergibt.
Ein Schutzfilm, der aus einem Isolator gebildet ist, ist auf die Oberfläche des Halbleitersubstrates 2 aufgetragen, um Elektrode, wie die Gate-Elektrode 4, zu schützen und die Schlitzleitungen 14 und 15 müssen jeweils nach außen leiten. Aus diesem Grund sind Öffnungen 18 in dem Schutzfilm ausgebildet, so dass ein Abschnitt von jeder der Gate-Verbindungsleitungs-Elektrode 10, der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12, welche die Schlitzleitungen 14 und 15 bilden, frei liegt.
2 zeigt in vereinfachter Weise ein Beispiel einer Befestigungsstruktur der FET-Vorrichtung 1 gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Beispiel von 2 zeigt einen Fall, in dem die FET-Vorrichtung 1 in eine Verstärkerschaltung eingebaut ist. In 2 ist auf einem Schaltungssubstrat 20, auf dem die FET-Vorrichtung 1 montiert ist, ein Elektrodenmuster ausgebildet, das eine Schlitzleitung an der Eingangsseite bildet, um ein Signal zu der FET-Vorrichtung 1 zu leiten, sowie eine Schlitzleitung an der Ausgangsseite, von welcher das Ausgangssignal der FET-Vorrichtung 1 ausgegeben wird. Das heißt, eine Erdungselektrode 21, die geerdet ist, ist auf der Schaltungsanordnung 20 angeordnet, die aus einem Dielektrikum besteht. Ferner ist eine Elektrode 22, die der Erdungselektrode 21 mit einem dazwischen vorgesehenen Abstand gegenüberliegt, in einem Abschnitt der Erdungselektrode 21 vorgesehen, und eine Schlitzleitung 24a wird durch das Elektrodenpaar der Erdungselektrode 21 und der Elektrode 22 gebildet. Ferner ist eine Elektrode 23, die der Erdungselektrode 21 mit einem dazwischen vorgesehenen Abstand gegenüber liegt, in einem anderen Abschnitt der Erdungselektrode 21 vorgesehen, und eine andere Schlitzleitung 24b ist durch das Elektrodenpaar der Erdungselektrode 21 und der Elektrode 23 definiert.
Wenn die Elektrodenmuster 21, 22 und 23 auf der Oberfläche des Schaltungssubstrates 20 so angeordnet werden sollen, dass die Schlitzleitungen 24a und 24b definiert werden, sind häufig Elektroden nicht auf der Rückfläche des Schaltungssubstrates 20 ausgebildet, die der Fläche mit Elektrodenmuster gegenüberliegt. In der ersten bevorzugten Ausführungsform jedoch können Elektroden auf der Rückfläche des Schaltungssubstrates 20 angeordnet werden, und das Vorhandensein oder Fehlen von Elektroden auf der Rückfläche des Schaltungssubstrates 20 ist nicht besonders eingeschränkt.
Eine von der Schlitzleitung 24a, die durch die Erdungselektrode 21 und die Elektrode 22 des Schaltungssubstrates 20 definiert wird, und der Schlitzleitung 24b, die durch die Erdungselektrode 21 und die Elektrode 23, ist als Leitung an der Eingangsseite definiert, die ein Signal zu der FET-Vorrichtung 1 leitet, und die andere ist als Leitung an der Ausgangsseite definiert, von welcher das Ausgangssignal von der FET-Vorrichtung 1 ausgegeben wird.
Zur Befestigung der FET-Vorrichtung 1 an dem Schaltungssubstrat 20 wird die FET-Vorrichtung 1 an dem Schaltungssubstrat 20 derart befestigt, dass die Schlitzleitung an der Eingangsseite der FET-Vorrichtung 1 mit der Schlitzleitung an der Eingangsseite des Schaltungssubstrates 20 verbunden ist, und die Schlitzleitung an der Ausgangsseite der FET-Vorrichtung 1 mit der Schlitz leitung an der Ausgangsseite des Schaltungssubstrates 20 verbunden ist. Zum Beispiel ist in dem Beispiel von 2 die Gate-Verbindungsleitungs-Elektrode 10 mit der Erdungselektrode 21 des Schaltungssubstrates 20 verbunden, die Source-Verbindungsleitungs-Elektrode 11 ist mit der Elektrode 23 des Schaltungssubstrates 20 verbunden und die Drain-Verbindungsleitungs-Elektrode 12 ist mit der Elektrode 22 des Schaltungssubstrates 20 verbunden, die jeweils mit Lötmittel an der Position der Öffnung 18 verbunden sind. Dadurch ist die Schlitzleitung 14 der FET-Vorrichtung 1 mit der Schlitzleitung 24b des Schaltungssubstrates 20 verbunden und die Schlitzleitung 15 der FET-Vorrichtung 1 ist mit der Schlitzleitung 24a des Schaltungssubstrates 20 verbunden. Die Fläche des Schaltungssubstrates 20, die dem FET-Abschnitt 8 der FET-Vorrichtung 1 gegenüberliegt, wenn die FET-Vorrichtung 1 an dem Schaltungssubstrat 20 befestigt ist, ist als Fläche ohne Elektrodenmuster ausgebildet.
Die Elektroden 22 und 23, die auf dem Schaltungssubstrat 20 angeordnet sind, liegen nebeneinander. Wie zuvor beschrieben, ist eine der Elektroden 22 oder 23 eine der Elektroden, welche die Schlitzleitung an der Eingangsseite des Schaltungssubstrates 20 definieren, und die andere ist eine der Elektroden, welche die Schlitzleitung an der Ausgangsseite des Schaltungssubstrates 20 definieren. Wenn die Elektroden 22 und 23 unerwünscht aneinander gekoppelt sind, fließt elektrischer Strom zwischen den Elektroden 22 und 23 und daher fließt kein Signal von der Schlitzleitung an der Eingangsseite des Schaltungssubstrates 20 zu der Schlitzleitung an der Eingangsseite der FET-Vorrichtung 1. Daher tritt das Problem auf, dass ein Signal nicht von der Seite des Schaltungssubstrates 20 zu dem FET-Abschnitt 8 der FET-Vorrichtung 1 geleitet werden kann.
Zur Vermeidung eines solchen Problems wird eine Schlitzleitung durch die Elektroden 22 und 23 gebildet. Hier ist ein Beispiel dargestellt, in dem die FET-Vorrichtung 1 in einer Verstärkerschaltung eingebaut ist. Wenn in diesem Fall die Schlitzleitung, die durch die Elektroden 22 und 23 gebildet wird, von der Seite des FET-Abschnittes 8 betrachtet wird, befindet sich die Schlitzleitung vorzugsweise in einem Zustand, der einem offenen Zustand entspricht. Aus diesem Grund ist in der ersten bevorzugten Ausführungsform eine kurze Stichleitung 25 von etwa λ/4 in der Schlitzleitung ausgebildet, die durch die Elektroden 22 und 23 definiert wird, an einer Position, die etwa λ/2 von dem Endabschnitt an der Seite des FET-Abschnittes 8 entfernt ist. Daher erreicht die Schlitzleitung, die durch die Elektroden 22 und 23 definiert wird, einen Zustand, der einem offenen Zustand bei Betrachtung von der Seite des FET-Abschnittes 8 entspricht.
Infolge der Bereitstellung der Schlitzleitung, die durch das Paar von Elektroden 22 und 23 definiert wird, kann verhindert werden, dass die Schlitzleitungen 24a und 24b an der Eingangs- und Ausgangsseite, die auf dem Schaltungssubstrat 20 angeordnet sind, kurzgeschlossen werden, und somit ist es möglich, dass ein Signal zuverlässig von der Seite des Schaltungssubstrates 20 zu der Seite der FET-Vorrichtung 1 geleitet wird.
In der ersten bevorzugten Ausführungsform wird ein Beispiel beschrieben, in dem die FET-Vorrichtung 1 in eine Verstärkerschaltung eingebaut ist. In der Schlitzleitung, die durch die Elektroden 22 und 23 definiert wird, die auf dem Schaltungssubstrat 20 angeordnet sind, ist die kurze Stichleitung 25 von etwa λ/4 an der Position angeordnet, die etwa λ/2 von dem Endabschnitt an der Seite des FET-Abschnittes 8 der Schlitzleitung entfernt ist, so dass die Schlitzleitung offen wird, wenn die Schlitzleitung von der Seite des FET-Abschnittes 8 betrachtet wird. Wenn jedoch zum Beispiel die FET-Vorrichtung 1 in einen Reflexionsschwingkreis eingebaut werden soll, der auf dem Schaltungssubstrat 20 angeordnet ist, kann die Schlitzleitung, die durch die Elektroden 22 und 23 definiert wird, bei Betrachtung vom FET-Abschnitt 8 aus nicht offen sein. In diesem Fall kann die kurze Stichleitung 25 nicht an der Stelle vorgesehen sein, die etwa λ/2 von dem Endabschnitt dieser Schlitzleitung an der Seite des FET-Abschnittes 8 entfernt ist. Wie zuvor besprochen, ist die Position, an welcher die kurze Stichleitung 25 vorgehen ist, oder ob die kurze Stichleitung 25 vorgesehen werden soll oder nicht, in Übereinstimmung mit der Schaltungskonfiguration des Schaltungssubstrates 20, in dem die FET-Vorrichtung 1 eingebaut ist, entsprechend festgelegt, und nicht auf die Konfiguration der ersten bevorzugten Ausführungsform der vorliegenden Erfindung beschränkt.
In der ersten bevorzugten Ausführungsform ist, wie zuvor beschrieben wurde, die Schlitzleitung an der Eingangsseite in der FET-Vorrichtung 1 vorgesehen, und die Schlitzleitung an der Eingangsseite der FET-Vorrichtung 1 ist mit der Schlitzleitung an der Eingangsseite des Schaltungssubstrates 20 durch Lötmittel verbunden. Aus diesem Grund empfängt die FET-Vorrichtung 1 das Signal von der Schlitzleitung an der Eingangsseite des Schaltungssubstrates 20 über das Lötmittel durch die Schlitzleitung. Ebenso ist die Schlitzleitung an der Ausgangsseite in der FET-Vorrichtung 1 vorgesehen und die Schlitzleitung an der Ausgangsseite der FET-Vorrichtung 1 ist mit der Schlitzleitung an der Ausgangsseite des Schaltungssubstrates 20 durch Lötmittel verbunden. Aus diesem Grund gibt die FET-Vorrichtung 1 das Ausgangssignal an die Schlitzleitung an der Ausgangsseite des Schaltungssubstrates 20 von der Schlitzleitung an der Ausgangsseite über das Lötmittel aus.
Da die FET-Vorrichtung 1 und das Schaltungssubstrat 20, wie zuvor besprochen, so konfiguriert sind, dass die Schlitzleitungen zusammengelötet sind, so dass das Signal ausgetauscht werden kann, ist es möglich, einen Signalverbindungsverlust zu verringern, und somit kann die Verstärkung der FET-Vorrichtung 1 erhöht werden.
Da die FET-Vorrichtung 1 und das Schaltungssubstrat 20 so konfiguriert sind, dass die Schlitzleitungen zusammengelötet sind, so dass das Signal ausgetauscht werden kann, ist es möglich, eine Änderung in der Impedanz an dem Abschnitt zu verringern, wo die FET-Vorrichtung 1 und das Schaltungssubstrat 20 auf dem Signalpfad miteinander verbunden sind. Wenn eine Änderung in der Impedanz an dem Abschnitt, wo die FET-Vorrichtung 1 und das Schaltungssubstrat 20 auf dem Signalpfad verbunden sind, groß ist, werden unerwünschte Wellen eines unerwünschten Fortpflanzungsmodus, wie eines Parallelplattenmodus oder eines Oberflächen-Akustikwellenmodus, der nicht ein Schlitzmodus ist, an dem Abschnitt erzeugt, wo die FET-Vorrichtung 1 und das Schaltungssubstrat 20 miteinander verbunden sind. Da jedoch in der ersten Ausführungsform, wie zuvor beschrieben, eine Änderung in der Impedanz an dem Abschnitt, wo die FET-Vorrichtung 1 und das Schaltungssubstrat 20 auf dem Signalpfad miteinander verbunden sind, verringert werden kann, wird eine Erzeugung unerwünschter Wellen zuverlässig verhindert.
In der Folge wird nun eine zweite bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben. In der Beschreibung dieser zweiten bevorzugten Ausführungsform sind Komponenten, welche dieselben wie jene in der ersten bevorzugten Ausführungsform sind, mit denselben Bezugszeichen versehen und daher wird eine erneute Beschreibung der Komponenten unterlassen.
3 zeigt schematisch in einer Draufsicht eine Feldeffekttransistorvorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. In dieser zweiten bevorzugten Ausführungsform sind auf dem Halbleitersubstrat 2 der FET-Vorrichtung 1 mehrere Sätze (zwei Sätze in dem Beispiel von 3) der Gate-Elektrode 4, der Source-Elektrode 5 und der Drain-Elektrode 6 auf derselben Oberfläche desselben angeordnet, und die FET-Vorrichtung 1 hat mehrere (z.B. zwei in dem Beispiel von 3) FET-Abschnitte 8. Ferner sind auf dem Halbleitersubstrat 2 eine Gate-Verbindungsleitungs-Elektrode 10, eine Source-Verbindungsleitungs-Elektrode 11 und eine Drain-Verbindungsleitungs-Elektrode 12, welche dieselben wie jene in der ersten bevorzugten Ausführungsform sind, entsprechend jedem FET-Abschnitt 8 angeordnet und es ist eine Schlitzleitung an der Eingangsseite und eine Schlitzleitung an der Eingangsseite, entsprechend jedem FET-Abschnitt 8, vorgesehen.
In der zweiten bevorzugten Ausführungsform ist das gesamte Elektrodenmuster aus mehreren Sätze der Gate-Elektrode 4, der Source-Elektrode 5, der Drain-Elektrode 6, der Gate-Verbindungsleitungs-Elektrode 10, der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 eine Musterform, die in bezug auf die Mittellinie O liniensymmetrisch, die im Wesentlichen senkrecht zu der Richtung liegt, in welche die FET-Abschnitte 8 in dem gesamten Elektrodenmuster angeordnet sind.
Ebenso hat in der zweiten bevorzugten Ausführungsform, ähnlich der ersten bevorzugten Ausführungsform, die Gate-Elektrode 4 vorzugsweise eine Form, die sich entlang der Richtung erstreckt, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals durch die Schlitzleitungen 14 und 15 ist. Daher wird, wie in der ersten bevorzugten Ausführungsform beschrieben wurde, die Phase des Signals an jeder Stelle innerhalb der Gate-Elektrode 4 nahezu phasengleich und das Problem, das sich aus der Phasendifferenz des Signals innerhalb der Gate-Elektrode 4 ergibt, das heißt, das Problem einer Verringerung der Verstärkung, wird zuverlässig verhindert.
Ähnlich der ersten bevorzugten Ausführungsform sind ausgeschnittene Abschnitte 16 und 17 in der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 ausgebildet, die nebeneinander liegen, wodurch eine unerwünschte Kopplung zwischen der Source-Verbindungs leitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 verhindert werden kann.
4 zeigt schematisch ein Beispiel einer Befestigungsstruktur der FET-Vorrichtung 1 gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. In dem in 4 dargestellten Beispiel sind Elektrodenmuster zur Bildung von Schlitzleitungen, durch welche mehrere FET-Abschnitte 8 parallel verbunden sind, auf dem Schaltungssubstrat 20 angeordnet. Insbesondere sind auf dem Schaltungssubstrat 20 Elektrodenmuster 26, 27, 28a, 28b, 28c und 28d zur Definition einer Schlitzleitung an der Eingangsseite und einer Schlitzleitung an der Ausgangsseite, entsprechend jedem FET-Abschnitt 8 ausgebildet. Ferner definieren die Elektrodenmuster 28a, 28b, 28c und 28d eine Schlitzleitung, an welche die Schlitzleitungen an der Eingangsseite, entsprechend jedem FET-Abschnitt 8, gemeinsam angeschlossen sind, und eine Schlitzleitung, an welche die Schlitzleitungen an der Ausgangsseite, entsprechend jedem FET-Abschnitt 8, gemeinsam angeschlossen sind. Die Schlitzleitungen, die auf dem Schaltungssubstrat 20 angeordnet sind, veranlassen, dass das Eingangssignal zu jedem FET-Abschnitt 8 parallelgeschaltet geleitet wird, und das Signal, das von jedem FET-Abschnitt 8 ausgegeben wird, an die entsprechende Schlitzleitung an der Ausgangsseite des Schaltungssubstrates 20 ausgegeben und vereint wird, und elektrischer Strom zu einem vorbestimmten Versorgungsabschnitt geleitet wird.
Da in der zweiten bevorzugten Ausführungsform mehrere FET-Abschnitte 8 auf demselben Halbleitersubstrat 20 angeordnet sind, werden die folgenden Vorteile erzielt. Wenn zum Beispiel mehrere FET-Abschnitte 8 in eine Schaltung eingebaut werden müssen, ist es möglich, mehrere FET-Vorrichtungen 1 zu verwenden, in welchen ein FET-Abschnitt 8 ausgebildet ist. In diesem Fall jedoch besteht die Gefahr, dass die Eigenschaften des FET-Abschnittes 8 jeder FET-Vorrichtung 1 aufgrund der Filmbildungsgenauigkeit des Elektrodenmusters der Gate-Elektrode 4, der Source-Elektrode 5 usw. unterschiedlich sein können und somit ein Problem auftritt.
Da im Gegensatz dazu in der zweiten bevorzugten Ausführungsform mehrere FET-Abschnitte 8 zur gleichen Zeit gebildet werden können, können mehrere FET-Abschnitte 8 mit annähernd denselben Eigenschaften gebildet werden. Wenn daher eine Schaltung zum Beispiel durch Verwendung mehrerer FET- Abschnitte 8 konfiguriert werden soll, kann die Konstruktion der Schaltung vereinfacht werden.
Ferner hat in der zweiten bevorzugten Ausführungsform das gesamte Elektrodenmuster, das auf dem Halbleitersubstrat 20 der FET-Vorrichtung 1 angeordnet ist, eine Form, die in Bezug auf die Mittellinie O liniensymmetrisch ist, die im Wesentlichen senkrecht zu der Richtung liegt, in welche die FET-Abschnitte 8 dieses gesamten Elektrodenmusters angeordnet sind. Dadurch werden die folgenden Vorteile erhalten.
Das heißt, in dem Signal werden nicht nur Grundwellen sondern auch Harmonische, die eine Ursache für den Verlust von Grundwellen sind, aufgrund verschiedener Faktoren erzeugt. Die Harmonischen können weitgehend in einen ungeraden Modus und einen geraden Modus klassifiziert werden. In dieser zweiten bevorzugten Ausführungsform ist infolge der Bildung des gesamten Elektrodenmusters der FET-Vorrichtung 1 in derartiger Weise, dass sie eine Form hat, die in Bezug auf die Mittellinie O liniensymmetrisch ist, die im Wesentlichen senkrecht zu der Richtung liegt, in welche die FET-Abschnitte 8 dieses gesamten Elektrodenmusters angeordnet sind, die Richtung des elektrischen Feldes jeder Schlitzleitung des Schaltungssubstrates 20 im ungeraden Modus wie in 5A dargestellt und im geraden Modus wie in 5B dargestellt. Wenn die Signale, die von jedem FET-Abschnitt 8 ausgegeben werden, vereint werden, werden aus diesem Grund bei den Harmonischen des geraden Modus die Harmonischen gegenseitig gelöscht und entfernt. Daher kann der Verlust der Grundwellen aufgrund der Harmonischen des geraden Modus verringert werden und somit die Verschlechterung der Verstärkung der FET-Vorrichtung 1 verringert werden.
Die vorliegende Erfindung ist nicht auf die erste und zweite bevorzugte Ausführungsform beschränkt und kann verschiedene Ausführungsformen aufweisen. Zum Beispiel sind in der ersten und zweiten bevorzugten Ausführungsform die ausgeschnittenen Abschnitte 16 und 17 zur Vergrößerung des Abstandes zwischen der Source-Verbindungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 sowohl in der Source-Verbindungsleitungs-Elektrode 11 als auch in der Drain-Verbindungsleitungs-Elektrode 12 vorgesehen. Es kann jedoch ein ausgeschnittener Abschnitt in einer von der Source-Verbin dungsleitungs-Elektrode 11 und der Drain-Verbindungsleitungs-Elektrode 12 vorgesehen sein.
Ferner hat in der ersten und zweiten bevorzugten Ausführungsform die Gate-Elektrode 4 vorzugsweise eine Form, die sich entlang der Richtung erstreckt, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals durch die Schlitzleitung an der Eingangsseite liegt. In einem Fall jedoch, in dem zum Beispiel die Gate-Elektrode 4 nicht in der zuvor beschriebenen Weise entlang der Richtung angeordnet werden kann, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals durch die Schlitzleitung an der Eingangsseite liegt, oder in einem Fall, in dem Eigenschaften erhalten werden können, die zufriedenstellender sind als jene der Gate-Elektrode 4, die sich entlang der Richtung erstreckt, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals durch die Schlitzleitung an der Eingangsseite liegt, kann die Gate-Elektrode 4 eine Form haben, die sich in eine Richtung erstreckt, die in Bezug auf die Leitungsrichtung des Signals durch die Schlitzleitung an der Eingangsseite geneigt ist.
Ferner ist in der zweiten bevorzugten Ausführungsform jede Source-Elektrode 5 der zwei FET-Abschnitte 8 mit der gemeinsamen Source-Verbindungsleitungs-Elektrode 11 verbunden. Jede Drain-Elektrode 6 der zwei FET-Abschnitte 8 ist mit der gemeinsamen Drain-Verbindungsleitungs-Elektrode 12 verbunden. Die entsprechenden Gate-Elektroden 4 der zwei FET-Abschnitte 8 sind mit den entsprechenden einzelnen Gate-Verbindungsleitungs-Elektroden 10 verbunden. Die Konfiguration kann jedoch, wie zum Beispiel in 6 dargestellt, derart sein, dass die Gate-Elektroden 4 der zwei FET-Abschnitte 8 mit der gemeinsamen Gate-Verbindungsleitungs-Elektrode 10 verbunden sind, und jede Source-Elektrode 5 und jede Drain-Elektrode 6 der zwei FET-Abschnitte 8 mit der entsprechenden einzelnen Source-Verbindungsleitungs-Elektrode 11 und Drain-Verbindungsleitungs-Elektrode 12 verbunden ist.
Obwohl in der zweiten bevorzugten Ausführungsform ein Beispiel beschrieben ist, in dem zwei FET-Abschnitte 8 auf dem Halbleitersubstrat 20 der FET-Vorrichtung 1 angeordnet sind, können des Weiteren natürlich drei oder mehr FET-Abschnitte 8 auf der Oberfläche desselben Halbleitersubstrates 20 angeordnet sen. Auch in diesem Fall sind eine Schlitzleitung an der Eingangs seite und seine Schlitzleitung an der Eingangsseite, entsprechend jedem FET-Abschnitt 8, vorgesehen.
Obwohl in der ersten und zweiten bevorzugten Ausführungsform die Schlitzleitung an der Eingangsseite des FET-Abschnittes 8 und die Schlitzleitung an der Ausgangsseite desselben entlang derselben geraden Linie angeordnet sind, wobei der FET-Abschnitt 8 dazwischen liegt, können ferner die Schlitzleitungen 14 und 15, wie zum Beispiel in 7 dargestellt, nicht auf derselben geraden Linie angeordnet sein. Obwohl in der ersten und zweiten bevorzugten Ausführungsform ein Beispiel beschrieben ist, in dem der Abstand L1 zwischen den Elektroden 10a und 11a, welche die Schlitzleitung 14 definieren, annähernd gleich dem Abstand L2 zwischen den Elektroden 10b und 12a ist, welche die Schlitzleitung 15 definieren, kann sich der Abstand L1 zwischen den Elektroden 10a und 11a vom Abstand L2 zwischen den Elektroden 10b und 12a unterscheiden, wie in 7 dargestellt ist.
Zusätzlich ist das Elektrodenmuster des Schaltungssubstrates 20, das in der ersten und zweiten bevorzugten Ausführungsform dargestellt ist, nur ein Beispiel und die Form des Elektrodenmusters der Befestigungsfläche der FET-Vorrichtung 1 in dem Schaltungssubstrat 20 kann jede geeignete Form entsprechend der Schaltungskonfiguration annehmen, die auf dem Schaltungssubstrat 20 angeordnet ist.

Claims

Feldeffekttransistorvorrichtung (1 ), umfassend: ein Halbleitersubstrat (2); einen Feldeffekttransistorabschnitt (8), umfassend: eine Gate-Elektrode (4); eine Source-Elektrode (5); und eine Drain-Elektrode (6), wobei die Gate-Elektrode (4), die Source-Elektrode (5) und die Drain-Elektrode (6) auf einer Oberfläche einer aktiven Fläche (3) angeordnet sind, die auf dem Halbleitersubstrat (2) vorgesehen ist, und die Source-Elektrode (5) und die Drain-Elektrode (6) derart angeordnet sind, dass die Gate-Elektrode (4) mit einem definierten Abstand dazwischen liegt; eine Elektrode (10), die eine Leitung zur Verbindung zu der Gate-Elektrode definiert; eine Elektrode (11), die eine Leitung zur Verbindung zu der Source-Elektrode (5) definiert, wobei die Gate-Verbindungsleitungs-Elektrode (10) und die Source-Verbindungsleitungs-Elektrode (11) so angeordnet sind, dass entsprechende ihrer Abschnitte (10a, 11a) einander mit einem dazwischen definierten Abstand (L1) gegenüberliegen; und eine Elektrode (12), die eine Leitung zur Verbindung zu der Drain-Elektrode (6) definiert, wobei die Drain-Verbindungsleitungs-Elektrode (12) derart angeordnet ist, dass ein Abschnitt (12a) von ihr der Gate- Verbindungsleitungs-Elektrode (10) mit einem dazwischen vorgesehenen Abstand (L2) gegenüberliegt, und die Gate-Verbindungsleitungs-Elektrode (10), die Source-Verbindungsleitungs-Elektrode (11) und die Drain-Verbindungsleitungs-Elektrode (12) auf der Oberfläche des Halbleitersubstrates (2) angeordnet sind, die in Bezug auf die Oberfläche, auf welcher die Gate-Elektrode (4), die Source-Elektrode (5) und die Drain-Elektrode (6) vorgesehen sind, in einer Ebene liegt; wobei entweder der Elektrodenpaarabschnitt (10a, 11a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Source-Verbindungsleitungs-Elektrode (11) gegenüberliegt, eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt (8) definiert, und der Elektrodenpaarabschnitt (10b, 12a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Drain-Verbindungsleitungs-Elektrode (12) gegenüberliegt, eine Schlitzleitung an der Ausgangsseite definiert, von welcher ein Signal von dem Feldeffekttransistorabschnitt (8) ausgegeben wird; oder der Elektrodenpaarabschnitt (10b, 12a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Drain-Verbindungsleitungs-Elektrode (12) gegenüberliegt, eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt (8) definiert, und der Elektrodenpaarabschnitt (10a, 11a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Source-Verbindungsleitungs-Elektrode (11) gegenüberliegt, eine Schlitzleitung an der Ausgangsseite definiert, von welcher ein Signal von dem Feldeffekttransistorabschnitt (8) ausgegeben wird; und wobei die Gate-Elektrode (4) eine Form aufweist, die sich entlang einer Richtung erstreckt, die im Wesentlichen senkrecht zu der Leitungsrichtung des Signals liegt, das durch die Schlitzleitung an der Eingangsseite fließt.
Feldeffekttransistorvorrichtung (1) nach Anspruch 1, wobei die Source-Verbindungsleitungs-Elektrode (11) und die Drain-Verbindungsleitungs-Elektrode (12) nebeneinander mit einem dazwischen vorgesehenen Ab stand angeordnet sind und ein ausgeschnittener Abschnitt (16, 17) in wenigstens einem von dem Elektrodenabschnitt an der Drain-Verbindungsleitungs-Elektrodenseite in der Source-Verbindungsleitungs-Elektrode (11) und dem Elektrodenabschnitt an der Source-Verbindungsleitungs-Elektrodenseite in der Drain-Verbindungsleitungs-Elektrode (12) ausgebildet ist, so dass der Abstand zwischen der Source-Verbindungsleitungs-Elektrode (11) und der Drain-Verbindungsleitungs-Elektrode (12) vergrößert wird.
Feldeffekttransistorvorrichtung (1) nach Anspruch 1 oder 2, wobei die Schlitzleitung an der Eingangsseite und die Schlitzleitung an der Ausgangsseite entlang annähernd derselben geraden Linie angeordnet sind, so dass der Feldeffekttransistorabschnitt (8) dazwischen liegt.
Feldeffekttransistorvorrichtung (1) nach einem der Ansprüche 1 bis 3, wobei mehrere Sätze aus der Gate-Elektrode (4), der Source-Elektrode (5) und der Drain-Elektrode (6) auf derselben Oberfläche des Halbleitersubstrates (2) angeordnet sind, wobei die Feldeffekttransistorvorrichtung (1) mehrere Feldeffekttransistorabschnitte (8) enthält, und eine Schlitzleitung an der Eingangsseite und eine Schlitzleitung an der Ausgangsseite, entsprechend jedem der mehreren Feldeffekttransistorabschnitte (8), auf dem Halbleitersubstrat (2) angeordnet sind.
Feldeffekttransistorvorrichtung (1) nach Anspruch 4, wobei eine gerade Anzahl von Feldeffekttransistorabschnitten (8) mit einem dazwischen vorgesehenen Abstand auf dem Halbleitersubstrat (2) angeordnet sind, und das gesamte Elektrodenmuster aus mehreren Sätzen aus der Gate-Elektrode (4), der Source-Elektrode (5) und der Drain-Elektrode (6), der Gate-Verbindungsleitungs-Elektrode (10), der Source-Verbindungsleitungs-Elektrode (11) und der Drain-Verbindungsleitungs-Elektrode (12), die auf der Oberfläche des Halbleitersubstrates (2) angeordnet sind, eine Musterform aufweist, die annähernd liniensymmetrisch in Bezug auf eine Mittellinie (O) des gesamten Elektrodenmusters ist, die im Wesentlichen senkrecht zu einer Richtung liegt, in welche die Feldeffekttransistorabschnitte (8) angeordnet sind.
Feldeffekttransistorvorrichtung (1) nach Anspruch 1, wobei sich die aktive Fläche (3) in einem annähernd mittleren Abschnitt des Halbleitersubstrates (2) befindet.
Feldeffekttransistorvorrichtung (1) nach Anspruch 1, wobei die Gate-Verbindungsleitungs-Elektrode (10) durch eine Elektrode definiert ist, die geerdet ist.
Feldeffekttransistorvorrichtung (1), umfassend: ein Halbleitersubstrat (2); einen Feldeffekttransistorabschnitt (8), umfassend: eine Gate-Elektrode (4); eine Source-Elektrode (5); und eine Drain-Elektrode (6), wobei die Gate-Elektrode (4), die Source-Elektrode (5) und die Drain-Elektrode (6) auf einer Oberfläche einer aktiven Fläche (3) angeordnet sind, die auf dem Halbleitersubstrat (2) vorgesehen ist, und die Source-Elektrode (5) und die Drain-Elektrode (6) derart angeordnet sind, dass die Gate-Elektrode (4) mit einem definierten Abstand dazwischen liegt; eine Elektrode (10), die eine Leitung zur Verbindung zu der Gate-Elektrode (4) definiert; eine Elektrode (11), die eine Leitung zur Verbindung zu der Source-Elektrode (5) definiert, wobei die Gate-Verbindungsleitungs-Elektrode (10) und die Source-Verbindungsleitungs-Elektrode (11) so angeordnet sind, dass entsprechende ihrer Abschnitte (10a, 11a) einander mit einem dazwischen definierten Abstand (L1) gegenüberliegen; und eine Elektrode (12), die eine Leitung zur Verbindung zu der Drain-Elektrode (6) definiert, wobei die Drain-Verbindungsleitungs-Elektrode (12) derart angeordnet ist, dass ein Abschnitt (12a) von ihr der Gate- Verbindungsleitungs-Elektrode (10) mit einem dazwischen vorgesehenen Abstand (L2) gegenüberliegt, und die Gate-Verbindungsleitungs-Elektrode (10), die Source-Verbindungsleitungs-Elektrode (11) und die Drain-Verbindungsleitungs-Elektrode (12) auf der Oberfläche des Halbleitersubstrates (2) angeordnet sind, die in Bezug auf die Oberfläche, auf welcher die Gate-Elektrode (4), die Source-Elektrode (5) und die Drain-Elektrode (6) vorgesehen sind, in einer Ebene liegt; wobei entweder der Elektrodenpaarabschnitt (10a, 11a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Source-Verbindungsleitungs-Elektrode (11) gegenüberliegt, eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt (8) definiert, und der Elektrodenpaarabschnitt (10b, 12a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Drain-Verbindungsleitungs-Elektrode (12) gegenüberliegt, eine Schlitzleitung an der Ausgangsseite definiert, von welcher ein Signal von dem Feldeffekttransistorabschnitt (8) ausgegeben wird; oder der Elektrodenpaarabschnitt (10b, 12a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Drain-Verbindungsleitungs-Elektrode (12) gegenüberliegt, eine Schlitzleitung an der Eingangsseite zum Eingeben eines Signals zu dem Feldeffekttransistorabschnitt (8) definiert, und der Elektrodenpaarabschnitt (10a, 11a), wo die Gate-Verbindungsleitungs-Elektrode (10) der Source-Verbindungsleitungs-Elektrode (11) gegenüberliegt, eine Schlitzleitung an der Ausgangsseite definiert, von welcher ein Signal von dem Feldeffekttransistorabschnitt (8) ausgegeben wird; und wobei die Gate-Elektrode (4) eine Form aufweist, die sich entlang einer Richtung erstreckt, die in bezug auf die Leitungsrichtung des Signals, das durch die Schlitzleitung an der Eingangsseite fließt, geneigt ist.
Feldeffekttransistorvorrichtung (1) nach Anspruch 8, wobei die Source-Verbindungsleitungs-Elektrode (11) und die Drain-Verbindungsleitungs-Elektrode (12) nebeneinander mit einem dazwischen vorgesehenen Ab stand angeordnet sind und ein ausgeschnittener Abschnitt (16, 17) in wenigstens einem von dem Elektrodenabschnitt an der Drain-Verbindungsleitungs-Elektrodenseite in der Source-Verbindungsleitungs-Elektrode (11) und dem Elektrodenabschnitt an der Source-Verbindungsleitungs-Elektrodenseite in der Drain-Verbindungsleitungs-Elektrode (12) ausgebildet ist, so dass der Abstand zwischen der Source-Verbindungsleitungs-Elektrode (11) und der Drain-Verbindungsleitungs-Elektrode (12) vergrößert wird.
Feldeffekttransistorvorrichtung (1) nach Anspruch 8 oder 9, wobei die Schlitzleitung an der Eingangsseite und die Schlitzleitung an der Ausgangsseite entlang annähernd derselben geraden Linie angeordnet sind, so dass der Feldeffekttransistorabschnitt (8) dazwischen liegt.
Feldeffekttransistorvorrichtung (1) nach einem der Ansprüche 8 bis 10, wobei mehrere Sätze aus der Gate-Elektrode (4), der Source-Elektrode (5) und der Drain-Elektrode (6) auf derselben Oberfläche des Halbleitersubstrates (2) angeordnet sind, die Feldeffekttransistorvorrichtung (1) mehrere Feldeffekttransistorabschnitte (8) enthält, und eine Schlitzleitung an der Eingangsseite und eine Schlitzleitung an der Ausgangsseite, entsprechend jedem der mehreren Feldeffekttransistorabschnitte (8), auf dem Halbleitersubstrat (2) angeordnet sind.
Feldeffekttransistorvorrichtung (1) nach Anspruch 11, wobei eine gerade Anzahl von Feldeffekttransistorabschnitten (8) mit einem dazwischen vorgesehenen Abstand auf dem Halbleitersubstrat (2) angeordnet sind, und das gesamte Elektrodenmuster aus mehreren Sätzen aus der Gate-Elektrode (4), der Source-Elektrode (5) und der Drain-Elektrode (6), der Gate-Verbindungsleitungs-Elektrode (10), der Source-Verbindungsleitungs-Elektrode (11) und der Drain-Verbindungsleitungs-Elektrode (12), die auf der Oberfläche des Halbleitersubstrates (2) angeordnet sind, eine Musterform aufweist, die annähernd liniensymmetrisch in Bezug auf eine Mittellinie (O) des gesamten Elektrodenmusters ist, die im Wesentlichen senkrecht zu einer Richtung liegt, in welche die Feldeffekttransistorabschnitte (8) angeordnet sind.
Feldeffekttransistorvorrichtung (1) nach Anspruch 8, wobei sich die aktive Fläche (3) in einem annähernd mittleren Abschnitt des Halbleitersubstrates (2) befindet.
Feldeffekttransistorvorrichtung (1) nach Anspruch 8, wobei die Gate-Verbindungsleitungs-Elektrode (10) durch eine Elektrode definiert ist, die geerdet ist.