JP3168964B2 - 高出力電界効果トランジスタ - Google Patents
高出力電界効果トランジスタInfo
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- JP3168964B2 JP3168964B2 JP31749797A JP31749797A JP3168964B2 JP 3168964 B2 JP3168964 B2 JP 3168964B2 JP 31749797 A JP31749797 A JP 31749797A JP 31749797 A JP31749797 A JP 31749797A JP 3168964 B2 JP3168964 B2 JP 3168964B2
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Description
【０００１】
【発明の属する技術分野】この発明は、高出力ＦＥＴ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；
電解効果トランジスタ）に関する。
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；
電解効果トランジスタ）に関する。
【０００２】
【従来の技術】図３は従来の高出力ＦＥＴの構成を示す
平面図である。この図３において、半導体基板１００の
表面部には活性領域１０１が形成されており、この活性
領域１０１には、ソースフィンガー電極４１と、ゲート
フィンガー電極５１と、ドレインフィンガー電極３１と
からなる単位ＦＥＴが複数個設けられている。これらの
フィンガー電極の配置は繰り返し構造を持っていて、ド
レインフィンガー電極３１の次にゲート電極５１、次に
ソースフィンガー電極４１と続き、さらにゲートフィン
ガー電極５１、ドレインフィンガー電極３１のように同
様な周期を繰り返す。
平面図である。この図３において、半導体基板１００の
表面部には活性領域１０１が形成されており、この活性
領域１０１には、ソースフィンガー電極４１と、ゲート
フィンガー電極５１と、ドレインフィンガー電極３１と
からなる単位ＦＥＴが複数個設けられている。これらの
フィンガー電極の配置は繰り返し構造を持っていて、ド
レインフィンガー電極３１の次にゲート電極５１、次に
ソースフィンガー電極４１と続き、さらにゲートフィン
ガー電極５１、ドレインフィンガー電極３１のように同
様な周期を繰り返す。
【０００３】各ドレインフィンガー電極３１は、ドレイ
ン電極パッド３３に接続されており、このドレイン電極
パッド３３には、図示しないボンディング線が接続され
る。また、各ソースフィンガー電極４１は、ソース電極
パッド４３に接続される。ドレインフィンガー電極３１
およびソースフィンガー電極４１は、それぞれドレイン
電極パッド３３およびソース電極パッド４３に連結さ
れ、各々櫛状になして互いに向かい合っている。ゲート
フィンガー電極５１は、ゲートバスバー５２で連結され
る。ソース電極パッド４３は半導体基坂を貫通したバイ
アホール６１内の第２の金属層６２により半導体基板の
表面に設けられた第１の金属層７０（図３では図示略）
に接続されて接地される。
ン電極パッド３３に接続されており、このドレイン電極
パッド３３には、図示しないボンディング線が接続され
る。また、各ソースフィンガー電極４１は、ソース電極
パッド４３に接続される。ドレインフィンガー電極３１
およびソースフィンガー電極４１は、それぞれドレイン
電極パッド３３およびソース電極パッド４３に連結さ
れ、各々櫛状になして互いに向かい合っている。ゲート
フィンガー電極５１は、ゲートバスバー５２で連結され
る。ソース電極パッド４３は半導体基坂を貫通したバイ
アホール６１内の第２の金属層６２により半導体基板の
表面に設けられた第１の金属層７０（図３では図示略）
に接続されて接地される。
【０００４】図４は、図３に示すＦＥＴのＡ−Ａ’線で
の断面構造およびＢ−Ｂ’での断面構造を示す断面図で
ある。この構造では、ソースフィンガー電極４１は、実
際の接地面である第１の金属層７０からの距離が大きい
と、ミリ波帯での寄生発振を起こすのに十分なソースイ
ンダクタンスを有する。このため、特開平８−２７４１
１６号公報に開示の技術においては、同公報に掲載され
た明細書の図１に示すように、ソースインダクタンスを
低減するために、ソース電極パッド４３をゲート電極パ
ッド５３と活性領域１０１の間に配している。これによ
り、ソースインダクタンスを十分低減し、単位ＦＥＴの
ソースインダクタンスによる直列帰還量を減少させるこ
とにより寄生発振を抑制することを主眼としている。
の断面構造およびＢ−Ｂ’での断面構造を示す断面図で
ある。この構造では、ソースフィンガー電極４１は、実
際の接地面である第１の金属層７０からの距離が大きい
と、ミリ波帯での寄生発振を起こすのに十分なソースイ
ンダクタンスを有する。このため、特開平８−２７４１
１６号公報に開示の技術においては、同公報に掲載され
た明細書の図１に示すように、ソースインダクタンスを
低減するために、ソース電極パッド４３をゲート電極パ
ッド５３と活性領域１０１の間に配している。これによ
り、ソースインダクタンスを十分低減し、単位ＦＥＴの
ソースインダクタンスによる直列帰還量を減少させるこ
とにより寄生発振を抑制することを主眼としている。
【０００５】しかしながら、高出力ＦＥＴにおいては大
きな出力を得るために単位ＦＥＴを多数並列に並べるた
め、上記モードに加え、ＦＥＴ間の同期現象によりミリ
波の発振を起こすこモードが存在する。
きな出力を得るために単位ＦＥＴを多数並列に並べるた
め、上記モードに加え、ＦＥＴ間の同期現象によりミリ
波の発振を起こすこモードが存在する。
【０００６】このミリ波の寄生発振のメカニズムを図５
を参照して説明する。高出力ＦＥＴは模式的には図５に
示すように、単位ＦＥＴ２０１がソースバスバー２４
２、ドレインバスバー２３２、ゲートバスバー２５２に
より並列に複数接続されたものとなる。ミリ波に対して
は、各単位ＦＥＴ間の位相差が十分大きくなるので、１
つの単位ＦＥＴでのドレイン電極での発振信号は、その
発振周波数での位相にして、ｎπ（ｎ＝１、２、３・・
・）だけ離れたＦＥＴ間では逆相、もしくは同相となり
同期することになる。すなわち、単体ＦＥＴに比較し
て、他のＦＥＴからの入射信号により発振の閥値が下が
ることになる。そして、高出力ＦＥＴでは複数の単位Ｆ
ＥＴが規則正しく数多く分布しているために、最終的に
は並列したＦＥＴ群全体が同期し、定常波を形成するこ
とになる。バスバー端はオープン条件であるので、通常
は最も外側の単位ＦＥＴを腹とし、ｎ＝１、２、３・・
・を節の数とした条件で発振を起こす。
を参照して説明する。高出力ＦＥＴは模式的には図５に
示すように、単位ＦＥＴ２０１がソースバスバー２４
２、ドレインバスバー２３２、ゲートバスバー２５２に
より並列に複数接続されたものとなる。ミリ波に対して
は、各単位ＦＥＴ間の位相差が十分大きくなるので、１
つの単位ＦＥＴでのドレイン電極での発振信号は、その
発振周波数での位相にして、ｎπ（ｎ＝１、２、３・・
・）だけ離れたＦＥＴ間では逆相、もしくは同相となり
同期することになる。すなわち、単体ＦＥＴに比較し
て、他のＦＥＴからの入射信号により発振の閥値が下が
ることになる。そして、高出力ＦＥＴでは複数の単位Ｆ
ＥＴが規則正しく数多く分布しているために、最終的に
は並列したＦＥＴ群全体が同期し、定常波を形成するこ
とになる。バスバー端はオープン条件であるので、通常
は最も外側の単位ＦＥＴを腹とし、ｎ＝１、２、３・・
・を節の数とした条件で発振を起こす。
【０００７】この発振周波数は並列に接続されたＦＥＴ
のサイズに依存しており、接続ピッチや接続されている
１フィンガー分の単位ＦＥＴの容量によって決まる。つ
まりＦＥＴの電極のサイズおよびＦＥＴの容量を決定す
るゲート幅により基本周波数が決定される。
のサイズに依存しており、接続ピッチや接続されている
１フィンガー分の単位ＦＥＴの容量によって決まる。つ
まりＦＥＴの電極のサイズおよびＦＥＴの容量を決定す
るゲート幅により基本周波数が決定される。
【０００８】図６にゲート長が０・ ５ミクロン、ゲート
ピッチが２０ミクロンのＧａＡｓＭＥＳＦＥＴにおい
て、ゲートフィンガー長を８０ミクロンおよび１２５ミ
クロンに固定した場合の基本発振周波数（最低周波数）
のゲートフィンガー数依存性の測定値を示す。同図に示
すように、容量値が変化することに対応して、発振周波
数が全ゲート幅の平方根に反比例して変化する。図７に
はゲートフィンガー数が１２本の場合に、ゲートフィン
ガー長を変化させた場合の基本発振周波数を示すもので
ある。この図７に示すように、基本発振周波数は、図６
の場合と同様、全ゲート幅の平方根に反比例することと
なる。
ピッチが２０ミクロンのＧａＡｓＭＥＳＦＥＴにおい
て、ゲートフィンガー長を８０ミクロンおよび１２５ミ
クロンに固定した場合の基本発振周波数（最低周波数）
のゲートフィンガー数依存性の測定値を示す。同図に示
すように、容量値が変化することに対応して、発振周波
数が全ゲート幅の平方根に反比例して変化する。図７に
はゲートフィンガー数が１２本の場合に、ゲートフィン
ガー長を変化させた場合の基本発振周波数を示すもので
ある。この図７に示すように、基本発振周波数は、図６
の場合と同様、全ゲート幅の平方根に反比例することと
なる。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来の高出力型ＦＥＴは、通常の単位フィンガーを横方
向に複数並列に規則正しく接続した構成となっており、
ＦＥＴパターン全体を共振器として発振するような定在
波が生じるため、並列したＦＥＴ間の発振が同期する現
象がおこるという問題があった。
従来の高出力型ＦＥＴは、通常の単位フィンガーを横方
向に複数並列に規則正しく接続した構成となっており、
ＦＥＴパターン全体を共振器として発振するような定在
波が生じるため、並列したＦＥＴ間の発振が同期する現
象がおこるという問題があった。
【００１０】この発明は以上説明した事情に鑑みてなさ
れたものであり、ＦＥＴ間の同期現象によるミリ波寄生
発振を抑制した高出力ＦＥＴを提供することを目的とし
ている。
れたものであり、ＦＥＴ間の同期現象によるミリ波寄生
発振を抑制した高出力ＦＥＴを提供することを目的とし
ている。
【００１１】
【課題を解決するための手段】この発明に係る高出力Ｆ
ＥＴは、ドレイン電極パッド上にオープンスタブを有す
る。より具体的には、発振周波数の半導体基坂上でのλ
／４の電気長で、かつ発振の定在波の空間距離とは異な
る間隔で形成した複数のオープンスタブを有するもので
ある。本発明は、このミリ波寄生発振周波数のλ／４の
オープンスタブにより形成されるショート面を、定常発
振パターンの空間距離とは異なる距離でドレインバスバ
ー上に形成することにより、発振の定在波を抑制するも
のである。
ＥＴは、ドレイン電極パッド上にオープンスタブを有す
る。より具体的には、発振周波数の半導体基坂上でのλ
／４の電気長で、かつ発振の定在波の空間距離とは異な
る間隔で形成した複数のオープンスタブを有するもので
ある。本発明は、このミリ波寄生発振周波数のλ／４の
オープンスタブにより形成されるショート面を、定常発
振パターンの空間距離とは異なる距離でドレインバスバ
ー上に形成することにより、発振の定在波を抑制するも
のである。
【００１２】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。
施の形態について説明する。
【００１３】Ａ．第１の実施形態 図１はこの発明の第１の実施形態である高出力型ＦＥＴ
の構成を示す平面図である。本実施形態では、例えばＧ
ａＡｓ基板上に、ソースフィンガー電極４１、ドレイン
フィンガー電極３１およびゲートフィンガー電極５１か
らなる単位ＧａＡｓＭＥＳＦＥＴを形成する。単位ＦＥ
Ｔは、Ａｕ等でメタライズされたソース電極パッド４
３、ゲートバスバー５２、ドレイン電極パッド３３に対
し、複数個並列に接続されている。ソース電極パッド下
にはバイアホール６１が、ＧａＡｓ基板を貫通して形成
され、Ａｕ等のメタル６２を通して接地されている。そ
して、ドレイン電極パッド３３にはＡｕ等で形成したオ
ープンスタブ１１が複数個接続されている。
の構成を示す平面図である。本実施形態では、例えばＧ
ａＡｓ基板上に、ソースフィンガー電極４１、ドレイン
フィンガー電極３１およびゲートフィンガー電極５１か
らなる単位ＧａＡｓＭＥＳＦＥＴを形成する。単位ＦＥ
Ｔは、Ａｕ等でメタライズされたソース電極パッド４
３、ゲートバスバー５２、ドレイン電極パッド３３に対
し、複数個並列に接続されている。ソース電極パッド下
にはバイアホール６１が、ＧａＡｓ基板を貫通して形成
され、Ａｕ等のメタル６２を通して接地されている。そ
して、ドレイン電極パッド３３にはＡｕ等で形成したオ
ープンスタブ１１が複数個接続されている。
【００１４】ここで、各単位ＧａＡｓＭＥＳＦＥＴにお
けるゲートフィンガー電極５１の長さは例えば１２５ミ
クロンであり、各単位ＧａＡｓＭＥＳＦＥＴは２４本横
方向に接続されているものとする。また、各ゲートフィ
ンガー電極５１間の距離は２０ミクロンとする。このよ
うなＦＥＴに対する発振可能性のある周波数は図６、図
７を参照をして求められる。電極の繰り返し構造やデバ
イスの容量が変化しなければ発振周波数は変化しないか
らである。次に、図８において、発振の定在波の周波数
を低い方のモードから順に示すと、３８ＧＨｚ、５４Ｇ
Ｈｚ、６６ＧＨｚ、７７ＧＨｚ・・・という周波数で発
振を起こし、そのときの発振の定在波の空間距離はそれ
ぞれぞれ４８０ミクロン、２４０ミクロン、１６０ミク
ロン、１２０ミクロンとなる。それぞれ、定在波のノー
ド数が１、２、３、４に対応する。
けるゲートフィンガー電極５１の長さは例えば１２５ミ
クロンであり、各単位ＧａＡｓＭＥＳＦＥＴは２４本横
方向に接続されているものとする。また、各ゲートフィ
ンガー電極５１間の距離は２０ミクロンとする。このよ
うなＦＥＴに対する発振可能性のある周波数は図６、図
７を参照をして求められる。電極の繰り返し構造やデバ
イスの容量が変化しなければ発振周波数は変化しないか
らである。次に、図８において、発振の定在波の周波数
を低い方のモードから順に示すと、３８ＧＨｚ、５４Ｇ
Ｈｚ、６６ＧＨｚ、７７ＧＨｚ・・・という周波数で発
振を起こし、そのときの発振の定在波の空間距離はそれ
ぞれぞれ４８０ミクロン、２４０ミクロン、１６０ミク
ロン、１２０ミクロンとなる。それぞれ、定在波のノー
ド数が１、２、３、４に対応する。
【００１５】そこで、本実施形態では第２のモードの５
４ＧＨｚで空間距離２４０ミクロンの定在波に対して、
発振を抑制することとする。このため、ドレイン電極パ
ッド３３に１６０ミクロン間隔で、５４ＧＨｚに対する
ＧａＡｓ基板上（比誘電率１３.２）でλ／４の距離で
ある４６２ミクロンのオープンスタブ１１を形成する。
このオープンスタブ１１によりドレイン電極パッド３３
上に１６０ミクロン間隔のショート面が形成され、発振
の閥値を増加することができ、寄生発振を抑制すること
ができる。
４ＧＨｚで空間距離２４０ミクロンの定在波に対して、
発振を抑制することとする。このため、ドレイン電極パ
ッド３３に１６０ミクロン間隔で、５４ＧＨｚに対する
ＧａＡｓ基板上（比誘電率１３.２）でλ／４の距離で
ある４６２ミクロンのオープンスタブ１１を形成する。
このオープンスタブ１１によりドレイン電極パッド３３
上に１６０ミクロン間隔のショート面が形成され、発振
の閥値を増加することができ、寄生発振を抑制すること
ができる。
【００１６】Ｂ．第２の実施形態 図２はこの発明の第２の実施形態である高出力型ＦＥＴ
の構成を示す平面図である。ＦＥＴの電極サイズ等は図
１と同様である。図１と同様に５４ＧＨｚの発振に対し
て、λ／４のオープンスタブ１１を１２０ミクロン間隔
で配置する。また、６６ＧＨｚに対するλ／４の３８５
ミクロンのオープンスタブを２４０ミクロン間隔で配置
する。これにより、５４ＧＨｚ、６６ＧＨｚに対する、
発振の閥値を上げ寄生発振を抑制できる。
の構成を示す平面図である。ＦＥＴの電極サイズ等は図
１と同様である。図１と同様に５４ＧＨｚの発振に対し
て、λ／４のオープンスタブ１１を１２０ミクロン間隔
で配置する。また、６６ＧＨｚに対するλ／４の３８５
ミクロンのオープンスタブを２４０ミクロン間隔で配置
する。これにより、５４ＧＨｚ、６６ＧＨｚに対する、
発振の閥値を上げ寄生発振を抑制できる。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、ドレイン電極パッド上に形成されたオープンスタブ
により発振の閥値を上げることができるため、並列ＦＥ
Ｔ間の同期によるミリ波寄生発振を抑制することができ
るという効果がある。
ば、ドレイン電極パッド上に形成されたオープンスタブ
により発振の閥値を上げることができるため、並列ＦＥ
Ｔ間の同期によるミリ波寄生発振を抑制することができ
るという効果がある。
【図１】 この発明の第１の実施形態である高出力型Ｆ
ＥＴの構成を示す平面図である。
ＥＴの構成を示す平面図である。
【図２】 この発明の第２の実施形態である高出力型Ｆ
ＥＴの構成を示す平面図である。
ＥＴの構成を示す平面図である。
【図３】 従来のＦＥＴの構成を示す平面図である。
【図４】 図３におけるＡ−Ａ’線およびＢ−Ｂ’線で
の各断面構造を示す断面図である。
の各断面構造を示す断面図である。
【図５】 高出力ＦＥＴの構成の模式図である。
【図６】 発振周波数とゲートフィンガー数の関係図で
ある。
ある。
【図７】 発振周波数とゲートフィンガー長の関係図で
ある。
ある。
【図８】 発振モードと発振周波数および発振低在波の
空間距離の関係図である。
空間距離の関係図である。
１１ 第１のオープンスタブ １２ 第２のオープンスタブ ３１ ドレインフィンガー電極 ３３ ドレイン電極パッド ４１ ソースフィンガー電極 ４３ ソース電極パッド ５１ ゲートフィンガー電極 ５２ ゲートバスバー ５３ ゲート電極パッド ６１ バイアホール ６２ 第２の金属層（メタル） ７０ 第１の金属層 １００ 半導体基板 １０２ プロトン注入領域 １０３ 半絶縁性ＧａＡｓ基板 １０４ ｎ型ＧａＡｓ層 ２０１ 単位ＦＥＴ ２３２ ドレインバスバー ２４２ ソースバスバー ２５２ ゲートバスバー
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H03F 3/60
Claims (2)
- 【請求項１】 半導体基板の表面部に形成された活性領
域上に交互に１つずつ配置された複数のドレインフィン
ガー電極およびソースフィンガー電極と、 隣接する前記ドレインフィンガー電極およびソースフィ
ンガー電極の各間にそれぞれ１つずつ配置された複数の
ゲートフィンガー電極と、 前記活性領域の外側に配置され、前記複数のドレインフ
ィンガー電極を連結するドレイン電極パッドと、 前記活性領域を間に挟んで前記ドレイン電極パッドと対
向して配置され、前記複数のゲートフィンガー電極を連
結する前記ゲートバスバーおよび該ゲートバスパーに接
続されるゲート電極パッドと、 前記活性領域から離れて配置され、前記ソースフィンガ
ー電極を連結するソース電極パッドと、 前記半導体基板の裏面に設けられた第１の導体層と、 前記ソース電極パッドと前記半導体基板の裏面に設けら
れた第１の導体層との間に設けられたバイアホールと、 前記バイアホール内に形成され、前記ソース電極パッド
と前記第１の導体層とを接続する第２の導体層と、 前記ドレイン電極パッドに、寄生発振周波数での空間距
離とは異なる距離間隔で接続された、前記寄生発振周波
数に対応した波長の４分の１の長さをもつ、複数のオー
プンスタブとを具備すること特徴とする高出力電界効果
トランジスタ。 - 【請求項２】 前記複数のオープンスタブの間隔が等間
隔でないことを特徴とする請求項１記載の高出力電解効
果トラジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31749797A JP3168964B2 (ja) | 1997-11-18 | 1997-11-18 | 高出力電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31749797A JP3168964B2 (ja) | 1997-11-18 | 1997-11-18 | 高出力電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150126A JPH11150126A (ja) | 1999-06-02 |
| JP3168964B2 true JP3168964B2 (ja) | 2001-05-21 |
Family
ID=18088897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31749797A Expired - Fee Related JP3168964B2 (ja) | 1997-11-18 | 1997-11-18 | 高出力電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168964B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171622A (ja) * | 2010-02-22 | 2011-09-01 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
| JP6173528B1 (ja) * | 2016-06-02 | 2017-08-02 | 三菱電機株式会社 | 電力変換器 |
| JPWO2022208879A1 (ja) * | 2021-04-02 | 2022-10-06 |
-
1997
- 1997-11-18 JP JP31749797A patent/JP3168964B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150126A (ja) | 1999-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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