JPS6348856A - モノリシツク化マイクロ波集積回路 - Google Patents
モノリシツク化マイクロ波集積回路Info
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- JPS6348856A JPS6348856A JP19422086A JP19422086A JPS6348856A JP S6348856 A JPS6348856 A JP S6348856A JP 19422086 A JP19422086 A JP 19422086A JP 19422086 A JP19422086 A JP 19422086A JP S6348856 A JPS6348856 A JP S6348856A
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- inductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｔＪ）（Ｆ帯以上の超高周波帯で動作する
モノリシック化マイクロ波！！積回路（以下ＭＭ Ｉ
Ｃと略す）に関するものである。
モノリシック化マイクロ波！！積回路（以下ＭＭ Ｉ
Ｃと略す）に関するものである。
第３図は一般に用いられるＭＭＩＣの等価回路図である
。この図において、１はＭＭＩＣ中に形成された能動回
路部である砒化ガリウム電界効果トランジスク（以下Ｆ
ＥＴという）、２は前記ＦＥＴＩのドレイン端子、３は
前記ドレイン端子２に直流バイアスを印加するためのバ
イアス回路部で、マイクロ波阻止用のインダクタ５とキ
ャパシタ６とでな９、インダクタ５のインダクタンス値
とキャパシタ６のキャパシタンス値とを各々所望の値に
設計することにより、バイアス電源端子７へのマイクロ
波信号の漏洩を防止する。なお、４は前記バイアス回路
部３と前記ＦＥＴＩとの間に設けたマイクロ波回路部で
ある。
。この図において、１はＭＭＩＣ中に形成された能動回
路部である砒化ガリウム電界効果トランジスク（以下Ｆ
ＥＴという）、２は前記ＦＥＴＩのドレイン端子、３は
前記ドレイン端子２に直流バイアスを印加するためのバ
イアス回路部で、マイクロ波阻止用のインダクタ５とキ
ャパシタ６とでな９、インダクタ５のインダクタンス値
とキャパシタ６のキャパシタンス値とを各々所望の値に
設計することにより、バイアス電源端子７へのマイクロ
波信号の漏洩を防止する。なお、４は前記バイアス回路
部３と前記ＦＥＴＩとの間に設けたマイクロ波回路部で
ある。
また、第４図は第３図のバイアス回路部３をＭＭＩＣ上
に実現した場合の構造を示す表面パターンの平面図であ
る。この図において、第３図と同一符号は同一部分を示
し、８は金属ブリッジ、９は上地電極、１０は下地電極
、１１は絶縁膜である。
に実現した場合の構造を示す表面パターンの平面図であ
る。この図において、第３図と同一符号は同一部分を示
し、８は金属ブリッジ、９は上地電極、１０は下地電極
、１１は絶縁膜である。
すなわち、この構成では、半絶縁性砒化ガリウム基板上
に形成したループ状のインダクタ５と平行平板型のキャ
パシタ６とを電解メッキ法などにより作製した金属ブリ
ッジ８により電気的に接続している。ここでキャパシタ
６は、接地電極となる上地電極９とバイアス電源端子７
に接続される下地電極１ｏおよび上地電極９と下地電極
１゜に挟まれた絶縁膜１１よりなろＭ Ｉ Ｍ （Ｍｅ
ｔａｌ −Ｉ ｎ５ｕｌａｔｏｒ Ｍ ｅｔａｌ）構造
となっている。
に形成したループ状のインダクタ５と平行平板型のキャ
パシタ６とを電解メッキ法などにより作製した金属ブリ
ッジ８により電気的に接続している。ここでキャパシタ
６は、接地電極となる上地電極９とバイアス電源端子７
に接続される下地電極１ｏおよび上地電極９と下地電極
１゜に挟まれた絶縁膜１１よりなろＭ Ｉ Ｍ （Ｍｅ
ｔａｌ −Ｉ ｎ５ｕｌａｔｏｒ Ｍ ｅｔａｌ）構造
となっている。
上記のような従来のＭＭＩＣでは、寸法の大きなマイク
ロ波阻止用のインダクタ５とキャパシタ６とを各々別個
に構成しているために、ＭＭＩＣチップに占めるバイア
ス回路部３の占有面積が著しく大きくなり、これがチッ
プ面積縮小の阻害要因ともなり、このため、ＩＣの低価
格化が困難になるなどの問題点があった。
ロ波阻止用のインダクタ５とキャパシタ６とを各々別個
に構成しているために、ＭＭＩＣチップに占めるバイア
ス回路部３の占有面積が著しく大きくなり、これがチッ
プ面積縮小の阻害要因ともなり、このため、ＩＣの低価
格化が困難になるなどの問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、バイアス回路部の面積を縮小でき、その結果とし
て、ＭＭＩＣの高集積化、チップ価格の低減を達成でき
るＭＭＩＣＧ得ることを目的とする。
ので、バイアス回路部の面積を縮小でき、その結果とし
て、ＭＭＩＣの高集積化、チップ価格の低減を達成でき
るＭＭＩＣＧ得ることを目的とする。
この発明に係るＭ Ｍ Ｉ Ｃは、金属パターンで形成
したメアンダ型のインダクタと、このメアンダ型のイン
ダクタと所定の間隔で対向して形成した接地電極とから
バイアス回路部を構成したものである。
したメアンダ型のインダクタと、このメアンダ型のイン
ダクタと所定の間隔で対向して形成した接地電極とから
バイアス回路部を構成したものである。
この発明においては、メアンダ型のインダクタと接地電
極間にインクディジタル型のキャパシタが形成される。
極間にインクディジタル型のキャパシタが形成される。
第１図はこの発明のＭＭＩＧのバイアス回路部の一実施
例を示す表面パターンの平面図である。
例を示す表面パターンの平面図である。
この図において、１２はその幅がＷであるメアンダ型の
インダクタ、１３は前記メアンダ型のインダクタ１２と
所定の間隔ｄで対向して形成された接地電極で、メアン
ダ型のインダクタ１２と接地電＄ｉ１３との間の静電結
合を利用して、いわゆるインクディジタル型のキャパシ
タが構成されている。１４，１５は前記メアンダ型のイ
ンダクタ１２のマイクロ波回路部と接続する端子および
電源回路部と接続する端子である。
インダクタ、１３は前記メアンダ型のインダクタ１２と
所定の間隔ｄで対向して形成された接地電極で、メアン
ダ型のインダクタ１２と接地電＄ｉ１３との間の静電結
合を利用して、いわゆるインクディジタル型のキャパシ
タが構成されている。１４，１５は前記メアンダ型のイ
ンダクタ１２のマイクロ波回路部と接続する端子および
電源回路部と接続する端子である。
すなわち、この発明では、メアンダ型のインダクタ１２
とこれに所定の間隔で対向して形成された接地電極１３
間にキャパシタが構成されるので、バイアス回路部の面
積を縮小することができる。
とこれに所定の間隔で対向して形成された接地電極１３
間にキャパシタが構成されるので、バイアス回路部の面
積を縮小することができる。
第２図は第１図に示したバイアス回路部をメアンダ型の
インダクタ１２の単位長さあたりのインダクタンス値Ｌ
１と構成されたキャパシタの単位長さあたりの結き容量
Ｃ１を用いて、近似的に表示した等価回路図である。
インダクタ１２の単位長さあたりのインダクタンス値Ｌ
１と構成されたキャパシタの単位長さあたりの結き容量
Ｃ１を用いて、近似的に表示した等価回路図である。
−Ｓに結合容ｆｉｃ 、はメアンダ型のインダクタ１２
と接地電極１３間の間隔ｄを、インダクタンス値Ｌｌは
メアンダ型のインダクタ１２の幅Ｗを変えることにより
可変となる。その結果、結合容量Ｃ□、インダクタンス
値Ｌ１および接地電極１３のくしの数ｎを所定の値に設
定することにより、端子１４より電源回路側をみた、動
作周波数帯域における電力反射係数をほとんど１に設計
することができる。すなわら、バイアス回路をマイクロ
波阻止回路として使用することができる。
と接地電極１３間の間隔ｄを、インダクタンス値Ｌｌは
メアンダ型のインダクタ１２の幅Ｗを変えることにより
可変となる。その結果、結合容量Ｃ□、インダクタンス
値Ｌ１および接地電極１３のくしの数ｎを所定の値に設
定することにより、端子１４より電源回路側をみた、動
作周波数帯域における電力反射係数をほとんど１に設計
することができる。すなわら、バイアス回路をマイクロ
波阻止回路として使用することができる。
なお、上記実施例では、ＦＥＴ１のドレイン電圧印加用
のバイアス回路部３について説明したが、ゲート電圧印
加用あるいはダイオードなどの他のＭＭＩＣの能動回路
へのバイアス印加用として用いても同様の効果を秦する
ことはいうまでもない。
のバイアス回路部３について説明したが、ゲート電圧印
加用あるいはダイオードなどの他のＭＭＩＣの能動回路
へのバイアス印加用として用いても同様の効果を秦する
ことはいうまでもない。
この発明は以上説明したとおり、金属パターンで形成し
たメアンダ型のインダクタと、このメアンダ型のインダ
クタと所定の間隔で対向して形成した接地電極とからバ
イアス回路部を構成したので、ＩＣチップを集積化でき
、その結果、チップ価格を安価にできるという効果があ
る。
たメアンダ型のインダクタと、このメアンダ型のインダ
クタと所定の間隔で対向して形成した接地電極とからバ
イアス回路部を構成したので、ＩＣチップを集積化でき
、その結果、チップ価格を安価にできるという効果があ
る。
第１図はこの発明のＭＭＩＣのバイアス回路部の一実施
例を示す表面パターンの平面図、第２図は第１図に示し
たバイアス回路部の等価回路図、第３図は従来のＭＭＩ
Ｃの等価回路図、第４図は従来のバイアス回路部の構成
を示す表面パターンの平面図である。 図において、１２はメアンダ型のインダクタ、１３は接
地電極、１４．１５は端子である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １４．１５．ｍ子 第２図
例を示す表面パターンの平面図、第２図は第１図に示し
たバイアス回路部の等価回路図、第３図は従来のＭＭＩ
Ｃの等価回路図、第４図は従来のバイアス回路部の構成
を示す表面パターンの平面図である。 図において、１２はメアンダ型のインダクタ、１３は接
地電極、１４．１５は端子である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １４．１５．ｍ子 第２図
Claims (1)
- インダクタとキャパシタとからなるバイアス回路部を
備えたモノリシック化マイクロ波集積回路において、金
属パターンで形成したメアンダ型のインダクタと、この
メアンダ型のインダクタと所定の間隔で対向して形成し
た接地電極とから前記バイアス回路部を構成したことを
特徴とするモノリシック化マイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19422086A JPS6348856A (ja) | 1986-08-19 | 1986-08-19 | モノリシツク化マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19422086A JPS6348856A (ja) | 1986-08-19 | 1986-08-19 | モノリシツク化マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348856A true JPS6348856A (ja) | 1988-03-01 |
Family
ID=16320951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19422086A Pending JPS6348856A (ja) | 1986-08-19 | 1986-08-19 | モノリシツク化マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348856A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936312A (ja) * | 1995-07-18 | 1997-02-07 | Nec Corp | インダクタンス素子およびその製造方法 |
| US6251740B1 (en) | 1998-12-23 | 2001-06-26 | Lsi Logic Corporation | Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit |
| US6341056B1 (en) | 2000-05-17 | 2002-01-22 | Lsi Logic Corporation | Capacitor with multiple-component dielectric and method of fabricating same |
| US6362012B1 (en) * | 2001-03-05 | 2002-03-26 | Taiwan Semiconductor Manufacturing Company | Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications |
| US6417535B1 (en) * | 1998-12-23 | 2002-07-09 | Lsi Logic Corporation | Vertical interdigitated metal-insulator-metal capacitor for an integrated circuit |
| US6441419B1 (en) | 1998-03-31 | 2002-08-27 | Lsi Logic Corporation | Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same |
| US6504202B1 (en) | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6566186B1 (en) | 2000-05-17 | 2003-05-20 | Lsi Logic Corporation | Capacitor with stoichiometrically adjusted dielectric and method of fabricating same |
-
1986
- 1986-08-19 JP JP19422086A patent/JPS6348856A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936312A (ja) * | 1995-07-18 | 1997-02-07 | Nec Corp | インダクタンス素子およびその製造方法 |
| US6441419B1 (en) | 1998-03-31 | 2002-08-27 | Lsi Logic Corporation | Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same |
| US6251740B1 (en) | 1998-12-23 | 2001-06-26 | Lsi Logic Corporation | Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit |
| US6417535B1 (en) * | 1998-12-23 | 2002-07-09 | Lsi Logic Corporation | Vertical interdigitated metal-insulator-metal capacitor for an integrated circuit |
| US6504202B1 (en) | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6341056B1 (en) | 2000-05-17 | 2002-01-22 | Lsi Logic Corporation | Capacitor with multiple-component dielectric and method of fabricating same |
| US6566186B1 (en) | 2000-05-17 | 2003-05-20 | Lsi Logic Corporation | Capacitor with stoichiometrically adjusted dielectric and method of fabricating same |
| US6362012B1 (en) * | 2001-03-05 | 2002-03-26 | Taiwan Semiconductor Manufacturing Company | Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications |
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