JPS63244761A - 高周波平面回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロ波集積回路、またはモノリシック
マイクロ波集積回路等の高周波平面回路装置の構造に関
する。

（従来の技術） 近時、マイクロ波半導体および回路技術の進歩に伴って
半導体素子やインダクタ、キャパシタ、抵抗等の受動素
子をアルミナセラミック等の誘電体基板上に組込むマイ
クロ波集積回路（以下ＭＩＣと称す）や、これらをＧａ
ＡＳ等の半導体基板上に形成したモノリシックマイクロ
波集積回路（以下ＭＭＩＧと称す）が広く用いられるよ
うになった。

ここで、第２図に示すような２段構成のＦＥＴ珊幅型幅
器ＭＩＣ化する場合を考える。第２図において、ＦＥＴ
１ａ、１ｂのソース２ａ、２ｂは接地され、ＦＥＴのゲ
ート３ａ、３ｂには入力整合回路４ａ、４ｂが、ドレイ
ン５ａ、５ｂには出力整合回路５ａ、５ｂが接続されて
いる。また７ａ、７ｂ、７ｃは直流阻止用のキャパシタ
であり、８ａ、８ｂはゲートバイアス電圧供給端子９ａ
、９ｂはドレインバイアス電圧供給端子である。ここで
各ゲートとドレインのバイアス端子には、マイクロ波信
号に対して短絡とするためのキャパシタ１０ａ、１０ｂ
、１１ａ、１１ｂがそれぞれ設けられている。

この第２図に示した２段形増幅器をＭＭＩＣ化したとき
のパターンを第３図（ａ）　、　（ｂ）に示す。

［ａ）図は上面図、（ｂ）図は側断面図を示している。

同図において、第２図と同一部分には同一符号を付して
示す。

第３図において、ＦＥＴ１ａ、１ｂのソース電極２ａ、
２ｂはＧａＡＳ基板２０に形成されたピアホール２１ａ
、２１ｂを介して接地され、ＦＥＴの入力整合回路４ａ
、４ｂ、及び出力整合回路５ａ、５ｂはそれぞれＧａＡ
ｓ基板２０上にマイクロストリップ線路で形成され、直
流阻止用キャパシタ７ａ、７ｂはＭＩＭｌｉ造となって
いる。一方、ゲートとドレインのバイアス端子部の高周
波短絡キャパシタ１０ａ、１０ｂ、１１ａ、１１ｂもＭ
ＩＭ構造であり、第３図（ｂ）に示すように第１層の金
属膜２２の上に誘電体膜２３および第２層の金属膜２４
が形成されている。特にキャパシタ１０ａ、１０ｂ、１
１ａ、１１ｂの第１の電極は接地する必要があるため、
ＧａＡＳ基板２０内に形成したビアーホール２５ａ、２
５ｂを介して、裏面の接地用金属膜２６と接続しである
。

このようなＭＭＩＣ増幅器において、直流阻止用のキャ
パシタ７ａ、７ｂとしては、そのリアクタンス（Ｘｓ＝
１／（ωＣ３））が５〜１０Ω程度と大きくても、入力
整合回路４ａ、４ｂ、及び出力整合回路６ａ、６ｂのパ
ターンを最適化することで、整合条件を満足させること
ができる。しかし、高周波短絡用キャパシタ１０ａ、１
０ｂ、１１ａ。

１１ｂはりアクタンス（Ｘｐ＝１／（ωＣｐ））が大き
いと、ゲートとドレインのバイアス端子から外側に接続
される回路の影響を受けやすくなるので、増幅器の利得
平坦性が劣化したり、ときには発振づることがある。こ
のため、キャパシタ１０ａ。

１０ｂ、１１ａ、１１ｂは通常そのリアクタンスＸｐが
１Ω以下となるように設定される。

従って、例えば周波数が１０ＧＨｚの増幅器で、ＭＩＭ
キャパシタとして厚さ２００ｎＩＭの３ｉ　３　Ｎ４を
用いた場合Ｘ５＝１０Ωとなる直流阻止用キャパシタ７
ａ、７ｂの寸法は０．０８＋１１１０で十分であるのに
対し、Ｘｐ＜１Ωとする高周波短絡用キャパシタ１０ａ
、１０ｂ、１１ａ、１１ｂの寸法は、０．２１１１　口
以上としなければならない。

すなわち、第３図の構造のＭＭ　Ｉ　Ｃでは、１０ａ、
１０ｂ、１１ａ、１１ｂは第３図（ｂ）の構造で４１１
！ｌ必要となり、かつ１個の面積も大きくなるため、Ｍ
ＭＩＧチップ全体でキャパシタが専有する面積比率が大
きくなり、チップ面積が飛躍的に大きくなるという欠点
があった。特に、周波数が１０ＧＨ２より低い増幅器で
は、さらに大きなキャパシタを必要とするため、キャパ
シタの専有面積がさらに大きくなる。これらチップ寸法
の増加はＭＭＩＧの価格を上昇させてしまうので好まし
くない。

（発明が解決しようとする問題点） 以上述べたように、従来のように言争の大きいキャパシ
タを基板の上面に形成する高周波平面回路のＭＭＩＣ化
構造では、チップ面積に対してキャパシタの専有する面
積が大きくなるため、チップの小形化が困難となり、こ
れによってＭＭＩＣのコストが上昇するという欠点があ
った。

そこでこの発明は、上記の欠点を除去すべくなされたも
ので、大容量のキャパシタを有するＭＭＩＣにおいて、
チップ寸法の小形化を実現することのできる高周波平面
回路装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明に係る高周波平面
回路装置は、基板の一方面上に高周波回路素子を形成す
るものにおいて、前記基板の他方面上に第１の金ｆｆ膜
を積層しこの第１の金属膜上に誘電体膜を積層しこの誘
電体膜上に第２の金属膜を積層するＭＩＭ構造のキャパ
シタと、このキャパシタの第１の金属膜と前記高周波回
路素子の中のパターンの一部とを接続するスルーホール
とを具備して構成される。

（作　用） この発明の構造を用いることで、専有面積の大きいキャ
パシタは基板の裏面に形成され、基板上面がＦＥＴ１整
合回路パターンおよび専有面積の小さいキャパシタ等の
高周波回路素子のみとなるため、ＭＭＩＧチップ寸法を
大幅に小さくでき、低価格化も実現できる。

（実施例） 以下、第１図を参照してこの発明の一実施例を説明する
。

第１図は第２図に示したＦＥＴ増幅器にこの発明を適用
した場合のＭＭＩＧの構造を示している。

第１図において、（ａ）図は上面図、（ｂ）図は下面図
、（Ｃ）図は側断面図を示しており、第２図及び第３図
と同一部分には同一符号を付して示す。すなわち、この
ＭＭＩＣでは、第２図に示した高周波短絡キャパシタ１
０ａ、１０ｂ、１１ａ。

１１ｂがＧａＡＳ基板２０の裏面に形成されている。

すなわち、ゲートとドレインバイアス供給端子８ａ、８
ｂ、９ａ、９ｂ部の金属膜は、ＧａＡＳ基板２０の下面
部に形成された第１層の金属膜３１ａ、３１ｂとピアホ
ール３４ａ、３４ｂ（、：よ＜）’Ｉ’ｉ接ｌｉｅれ、
前記第１層の金属１３１ａ、３１ｂの上部には、その金
属膜を完全に覆うように誘導体膜３２ａ、３２ｂが形成
され、さらに第２の金属膜３３ａ、３３ｂが裏面全体に
形成されている。

すなわち、第１層の金属膜３１ａ、３１ｂ、誘導体１ｔ
５２３２ａ、３２ｂ、第２層の金ｆｊ［９３３ａ。

３３ｂで前記ＭＩＭキャパシタ１０ａ、１０ｂ。

１１ａ、１１ｂを形成し、各ゲートとドレインのバイア
ス端子８ａ、８ｂ、９ａ、９ｂをこのキャパシタ１０ａ
、１０ｂ、ｌｌａ、１１ｂを介して高周波的に接地して
いる。

したがって、この回路では、第１図に示すように高周波
短絡用キャパシタ１０ａ、１０ｂ。

１１ａ、１１ｂを基板の裏面に形成しているため、チッ
プ寸法を大幅に小形化でき、ＭＭＩＧの低価格化も実現
される。特に、動作周波数の低い増幅器では、さらに大
きな容量を必要とするため、この発明の効果はさらに拡
大される。

尚、上記実施例では、半導体基板を用いたＭＭＩＧにつ
いて述べたが、アルミナセラミック基板を用いたＭＩＣ
に適用しても同機の効果が得られる。

Ｅ発明の効果］ 以上述べたようにこの発明によれば、チップ寸法が小さ
く、低価格な高周波平面回路装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明に係る高周波平面回路＠置の一実施例
を示すもので、（ａ）図は上面パターン、（ｂ）図は下
面パターン、（Ｃ）図は側断面の構造を示す図、第２図
はこの発明が適用される２段形ＦＥＴ増幅器の等価回路
を示す図、第３図は第２図の増幅器をＭＭＩＣ化した時
のパターン及び断面構造を示す図である。 １　ａ、１　ｂ−ＦＥＴ、２ａ、２ｂ・・・ソース電極
、３ａ、３ｂ・・・ゲート電極、４ａ、４ｂ・・・ドレ
イン電極、７ａ、７ｂ・・・直流阻止用キャパシタ、８
ａ。 ８ｂ・・・ゲートバイアス端子、９ａ、９ｂ・・・ドレ
インバイアス端子、１０ａ、１０ｂ、１１ａ。 １１ｂ・・・高周波短絡用キャパシタ、２０・・・Ｇａ
Ａｓ半導体基板、２５ａ、２５ｂ、３４ａ、３４ｂ−・
・ピアホール（スルーホール）、２２ａ、２２ｂ。 ３１ａ、３１ｂ・・・第一層金膜模、２３ａ、２３ｂ。 ３２ａ、３２ｂ−・・誘導体、２４ａ、２４ｂ。 ３３ａ、３３ｂ・・・第二層金ｎＷＡ。 出願人代理人　弁理士　鈴江武彦 １１ａ 第２図

Claims (1)

1. 【特許請求の範囲】 基板の一方面上に高周波回路素子を形成する高周波平面
   回路装置おいて、 前記基板の他方面上に第１の金属膜を積層しこの第１の
   金属膜上に誘電体膜を積層しこの誘電体膜上に第２の金
   属膜を積層するＭＩＭ構造のキャパシタと、このキャパ
   シタの第１の金属膜と前記高周波回路素子の中のパター
   ンの一部とを接続するスルーホールとを具備することを
   特徴とする高周波平面回路装置。