JPH0218603B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロ波低雑音モノリシツク増幅器
に関するものである。

近年、マイクロ波増幅器の量産化をめざして、
モノリシツクIC構成のマイクロ波増幅器の研究
開発が盛んに行なわれている。しかしながらモノ
リシツクICにおいては、ハイブリツドICで通常
行なわれている回路トリミングができないため、
回路パラメータの変動によりわずかに帯域等がず
れてもこれを修正することができず不良品となつ
てしまうという問題があつた。

本発明の目的は、前記問題を解決し、増幅器の
特性を均一化でき大量生産を可能にしたマイクロ
波モノリシツク増幅器を提供することにある。

本発明の構成は、分布定数線路、インダクタお
よびキヤパシタの内の１種類以上の回路素子から
なる入力整合回路、段間整合回路および出力整合
回路を備えたマイクロ波モノリシツク増幅器にお
いて、前記入力整合回路の伝送線路の導体厚を表
皮効果における高周波電流の流れる表皮厚さより
厚くし、前記段間および出力整合回路の伝送線路
の導体厚を前記表皮厚さより薄くしたことを特徴
とする。

本発明によれば、雑音指数に大きな影響を与え
る入力整合回路を除いて、各伝送線路の導体厚を
表皮効果における表皮厚さより薄くしているため
各整合回路Ｑが低下し、回路パラメータの変動が
増幅器特性に与える影響を少くすることができ、
そのため増幅器の特性を均一化でき、回路トリミ
ングが不要となる特徴を有する。この特徴はモノ
リシツクマイクロ波増幅器の大量生産手段に用い
られるので大きな効果をもつ。

以下本発明の図面により詳細に説明する。

第１図は本発明の実施例の平面図であり、斜線
部には金メツキが施されている。また、第４図は
第１図の等価回路図を示している。この実施例は
二段のFETを含むマイクロ波モノリシツク増幅
器で、初段のFETはゲート電極１、ソース電極
２およびドレイン電極３を有し、二段目のFET
はゲート電極４、ソース電極５およびドレイン電
極を有し、入力整合回路、段間整合回路および出
力整合回路と共に半絶縁性GaAs基板３１上に設
けられている。これら整合回路の線路上にはそれ
ぞれ誘電体１１，１２，１６，１９，２４，２６
を設け、これらの上にそれぞれ金メツキして上部
電極を形成することにより、それぞれキヤパシタ
９，１３，１５，２０，２７，２８を形成してい
る。

第１図において、半絶縁性GaAs基板３１上に
構成された初段FETのゲート電極１と増幅器の
入力端子となるDCブロツクキヤパシタ９の上部
電極との間には、先端にRFバイパスキヤパシタ
１３を備えた並列伝送線路８および直列伝送線路
７からなる入力整合回路が設けられている。この
FETのドレイン電極３と第２段FETのゲート電
極４との間には、直列伝送線路１８と先端にRF
バイパス用キヤパシタ１５を備えた並列伝送線路
１７とからなる段間整合回路が設けられ、ドレイ
ン電極３とゲート電極４に接続されているパツド
２１との間を直流的に分離するためのDCブロツ
クキヤパシタ２０とが設けられている。このパツ
ド２１とゲートバイアス給電用ボンデイングパツ
ド４２との間には抵抗層４１が設けられている。
さらに、第２段FETのドレイン電極６と出力端
子を構成するDCブロツクキヤパシタ２７の上部
電極との間には、直列伝送線路２２および先端に
RFバイパスキヤパシタ２８を備えた並列伝送線
路２３からなる出力整合回路が設けられている。

この実施例における他の回路との接続は、金メ
ツキされたボンデイングパツドを介して入出力端
子や多層配線層のうちの一つの配線層に接続され
る。すなわち、入出力端であるキヤパシタ９，２
７の各上部電極はボンデイングパツドとして信号
の入出力端子に接続され、またFETの各ソース
電極２，５と各ドレイン電極３，６とはFET自
体の寄生抵抗を減らすための金メツキが施されお
り、これらソース電極２，５と接続される各ボン
デイングパツド２９，３０は接地の配線層にそれ
ぞれ接続される。また、ボンデイングパツド１
４，２５も他の配線層と接続されるものである。

第２図、第３図は本発明の構成を説明する第１
図における入力整合回路および段間整合回路の線
路の各断面図である。図中、３１は半絶縁性
GaAs基板、３２は裏面電極、３３は２〜3μｍの
厚さの金メツキ層、３４は金メツキに必要な給電
金属、３５，３６は基板３１上に蒸着により形成
された0.2〜0.3μｍの厚さの金属導体である。

一般に、高周波電流は表皮効果により導体の表
面のみに流れ、この電流の流れる表面層の厚さδ
は、表皮厚さと呼ばれ、金属の導電率をσ、透磁
率をμ、周波数をとすると次式で表わされる。

δ＝〓１／πμσ ………(1) 金の場合の表皮厚さは10GHzで0.8μｍ程度であ
る。

本実施例において、入力整合回路の線路は第２
図に示すように金メツキ層３３の厚さを、この表
皮厚さより厚くしているが、その他の整合回路の
線路は、第３図に示すように金属薄膜３６の厚さ
を表皮厚さより薄くしている。このため導体幅お
よび金属の種類にもよるが、段面および出力整合
回路の線路の直列抵抗を入力整合回路の線路の直
列抵抗より大きくすることが可能であり、入力整
合回路のＱより段間および出力整合回路のＱを低
くすることができる。このＱの低くした整合回路
は広帯域性を有するため、回路パラメータの変動
が増幅器特性に与える影響を押えることができ
る。

一方、雑音特性に影響に与え易い入力整合回路
は、表皮厚さより厚い導体金属を有するため直列
抵抗が小さく低雑音特性を保つことが出来る。こ
の増幅器の増幅帯域は主としてＱが比較的高い入
力回路によつてのみ決まり、すなわち増幅特性の
変動は主として入力回路のパラメータ変動のみに
よつて定まるといえる。

このような本発明においては、雑音指数に大き
な影響を与える入力整合回路を除いて線路の導体
厚を表皮厚さより薄くしているので、回路Ｑが低
下し、回路パラメータの変動が増幅器特性に与え
る影響を少くすることができる。このため増幅器
の特性を均一化でき回路トリミングが不要となる
特徴を有し、特にモノリシツクマイクロ波増幅器
における同一回路の大量生産が可能となり大きな
効果をもつものである。

なお、本発明の実施例は２段構成の増幅器で説
明したが、増幅器の段数は２段に限らず何段でも
よい。また半導体基板としてはGaAsに限らず
InP、Siでもよい。

【図面の簡単な説明】

第１図は本発明の一実施例の増幅器の平面図、
第２図、第３図は第１図整合回路部分のＡ−Ａお
よびＢ−Ｂ断面図、第４図は第１図の等価回路で
ある。図において １，４……ゲート電極、２，５……ソース電
極、３，６……ドレイン電極、７，８，１７，１
８，２２，２３……伝送線路、９，１３，１５，
２０，２７，２８……キヤパシタンス、１１，１
２，１６，１９，２４，２６……誘電体、１４，
２５，２９，３０……ボンデイングパツド（金メ
ツキ）、２１……パツド、３１……半絶縁性基板、
３２……裏面電極、３３……金メツキ層、３４…
…給電金属、３５，３６……金属導体、４１……
抵抗層、４２……ボンデイングパツドである。

Claims (1)

【特許請求の範囲】
1. １ 分布定数線路、インダクタおよびキヤパシタ
   の内の１種類以上の回路素子からなる入力整合回
   路、段間整合回路および出力整合回路を備えたマ
   イクロ波モノリシツク増幅器において、前記入力
   整合回路の伝送線路の導体厚を表皮効果における
   高周波電流の流れる表皮厚さより厚くし、前記段
   間および出力整合回路の伝送線路の導体厚を前記
   表皮厚さより薄くしたことを特徴とするマイクロ
   波モノリシツク増幅器。