JPS61194865A - 集積回路 - Google Patents
集積回路Info
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- JPS61194865A JPS61194865A JP60035795A JP3579585A JPS61194865A JP S61194865 A JPS61194865 A JP S61194865A JP 60035795 A JP60035795 A JP 60035795A JP 3579585 A JP3579585 A JP 3579585A JP S61194865 A JPS61194865 A JP S61194865A
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- JP
- Japan
- Prior art keywords
- layer
- grounding
- pattern
- ground
- pad
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高周波、高速で動作し、かつ低消費電力の集
積回路、特に回路素子として受動素子を含む回路構成を
実現する集積回路に関するものである。
積回路、特に回路素子として受動素子を含む回路構成を
実現する集積回路に関するものである。
（従来技術の問題点）
ＧａＡｓショットキバリヤ、Ｉｔ界効果トランジスタは
、電子の移動度が大さいため相互コノダクタンス１ｍが
大きくな）、直列抵抗が小さい、半Ｐ３縁性基盤上に形
成するため寄生＃縦が少ない等により、高速で動作し消
費電力が少ないという利点がある。また、最大発振周波
数が非常に制い、最大有能電力利得が大きい、低雑音で
ある等の特徴から、マイクロ波帯の低雑音増幅器或いは
発振回路、更にはディジタル■Ｃ寺に広く用いられてい
る。
、電子の移動度が大さいため相互コノダクタンス１ｍが
大きくな）、直列抵抗が小さい、半Ｐ３縁性基盤上に形
成するため寄生＃縦が少ない等により、高速で動作し消
費電力が少ないという利点がある。また、最大発振周波
数が非常に制い、最大有能電力利得が大きい、低雑音で
ある等の特徴から、マイクロ波帯の低雑音増幅器或いは
発振回路、更にはディジタル■Ｃ寺に広く用いられてい
る。
第３図はその簡単な一例として、ＧａＡｓ −ｒｃによ
る直流増幅回路の一例を示す。′最新ＩＣ技術人口１誠 入力端、３０２は出力端、３０３はゲート篭圧供給用端
子、３０４はドレイン電圧供給端子，３０５及び３０６
はＤＣブロック用キャパシタ、３０７はゲート亀圧供給
用抵抗、３０８は負荷抵抗、３０９ばＧａＡｓ を弁効
果トランジスタである。
る直流増幅回路の一例を示す。′最新ＩＣ技術人口１誠 入力端、３０２は出力端、３０３はゲート篭圧供給用端
子、３０４はドレイン電圧供給端子，３０５及び３０６
はＤＣブロック用キャパシタ、３０７はゲート亀圧供給
用抵抗、３０８は負荷抵抗、３０９ばＧａＡｓ を弁効
果トランジスタである。
第４図は第３図における直流増幅回路のモノＩＣ化ノξ
メーン例である。Ｎ４図において、４０１ｒｔ入力端バ
ツド、４０２は出力端パッド、４０３はゲート屯圧供給
用バンド、４０４はトンイン電圧供給用・ぞラド、４０
７はゲート電圧供給用抵抗、４０８は負荷抵抗、４０９
はＧａＡｓ１１ｉＥ界効果トランジスタ（以後ＦＥＴと
略す）；４１０はグランド用パッド、４２０は半絶縁性
高抵抗Ｇａ Ａｓ基板である。
メーン例である。Ｎ４図において、４０１ｒｔ入力端バ
ツド、４０２は出力端パッド、４０３はゲート屯圧供給
用バンド、４０４はトンイン電圧供給用・ぞラド、４０
７はゲート電圧供給用抵抗、４０８は負荷抵抗、４０９
はＧａＡｓ１１ｉＥ界効果トランジスタ（以後ＦＥＴと
略す）；４１０はグランド用パッド、４２０は半絶縁性
高抵抗Ｇａ Ａｓ基板である。
通常、外部との接続のためにボンディングを行なう各パ
ッド、及びＩＣ表面、すなわち第２層上に配線される／
ぐターンは、金メッキ処理がされており、導体抵抗が他
力小さくなるように配慮されている。各導体パターンは
、許容電流を考慮し、可能な限り細く形成するように設
計されている。
ッド、及びＩＣ表面、すなわち第２層上に配線される／
ぐターンは、金メッキ処理がされており、導体抵抗が他
力小さくなるように配慮されている。各導体パターンは
、許容電流を考慮し、可能な限り細く形成するように設
計されている。
このように、従来のＧａＡｓ集積回路においては、Ｇａ
Ａｓ結晶上に抵抗、ＦＩＥＴを同時に形成する。
Ａｓ結晶上に抵抗、ＦＩＥＴを同時に形成する。
これによって線路の配線長を短かくすることができ、畜
生素子の影響を除去することによってＩＣ回路の高速動
作ができるという特徴かあ・つた。しかし、上述したよ
うな構成のＧａＡ ｓ集積回路においては、グランド線
路も信号導体パターンの一櫨と考え、更にその形成方法
においても、ＩＣの第２ノー上で他の侶号尋本線路１１
Ｊに対して若干太くした線路を形成するという方法がと
られていた。そのため、高速′１ｌａＪ！Ｒ１ｓ作、特
Ｋ Ｉ Ｇ ｂ ／ ｓ 以上（！： ’ｈつだ高速領
域でＩＣを動作させようとしても、グランド線路自体が
奇生素子、特に−ｆングクタ／スとなっ−Ｃし°まい、
回路のグランド接地が鍋周技狽域に２いて十分に行なわ
れなくなり、ＩＣの動作速度に制限を与えるといった欠
点があった。
生素子の影響を除去することによってＩＣ回路の高速動
作ができるという特徴かあ・つた。しかし、上述したよ
うな構成のＧａＡ ｓ集積回路においては、グランド線
路も信号導体パターンの一櫨と考え、更にその形成方法
においても、ＩＣの第２ノー上で他の侶号尋本線路１１
Ｊに対して若干太くした線路を形成するという方法がと
られていた。そのため、高速′１ｌａＪ！Ｒ１ｓ作、特
Ｋ Ｉ Ｇ ｂ ／ ｓ 以上（！： ’ｈつだ高速領
域でＩＣを動作させようとしても、グランド線路自体が
奇生素子、特に−ｆングクタ／スとなっ−Ｃし°まい、
回路のグランド接地が鍋周技狽域に２いて十分に行なわ
れなくなり、ＩＣの動作速度に制限を与えるといった欠
点があった。
（本発明の目的ン
本発明は上述した奇生素子の悪影誓を著しく軽減せしめ
ることにより、動作速度、動作周波数の向上を可能なら
しめる構成のＧａＡｓ ：ｉＪ槓Ｌｇ回路を提供するこ
とを目的としている。
ることにより、動作速度、動作周波数の向上を可能なら
しめる構成のＧａＡｓ ：ｉＪ槓Ｌｇ回路を提供するこ
とを目的としている。
（本発明の構成ン
本発明によれば、ＧａＡｓ単結晶上に複数個の能動素子
とその能動素子相互間の接続を行なう信号線を形成して
回路を構成するＧａＡｓ集積回路において、第２／ｉｉ
Ｉ配線の信号線路、信号人出刃用パッドの下部及びトラ
ンジスタ部を除いた第１全会面にグランド層を配置する
と共に８ｉ０２層を挟んで第２層受スペース偵城に金メ
ツキグランドノーを配置し、ｉＵ記第２層及び１１第１
１第１層ブラントノミターン複数個のスルーホールを用
い導通して形成することを特徴とするＧａＡｓ集積回路
が得られる。
とその能動素子相互間の接続を行なう信号線を形成して
回路を構成するＧａＡｓ集積回路において、第２／ｉｉ
Ｉ配線の信号線路、信号人出刃用パッドの下部及びトラ
ンジスタ部を除いた第１全会面にグランド層を配置する
と共に８ｉ０２層を挟んで第２層受スペース偵城に金メ
ツキグランドノーを配置し、ｉＵ記第２層及び１１第１
１第１層ブラントノミターン複数個のスルーホールを用
い導通して形成することを特徴とするＧａＡｓ集積回路
が得られる。
（不発明の概要）
４：発明においては、以Ｆの原理に基づき１本発明の目
的を達成している。すなわち、ＩＣチップの第２層配ｌ
＠膚の信号線路パターン及び信号式出力用ツクノドの下
部及びトランジスタ部を除いた全面にグランド層を配置
し、史には、弔２ノー配線層の窒スペース部分に全メッ
キグランド層を配直し、第１鳩及び楽２層のグランドパ
ターノ同士を複数個のスルーホールを用いて接続するこ
とによりグランド接地Ｉｉｉを拡く確保し、これによっ
て回路のグランド接地を完全に行なわしめ、更にはグラ
ンド層による電圧神ドを回避せしめる。
的を達成している。すなわち、ＩＣチップの第２層配ｌ
＠膚の信号線路パターン及び信号式出力用ツクノドの下
部及びトランジスタ部を除いた全面にグランド層を配置
し、史には、弔２ノー配線層の窒スペース部分に全メッ
キグランド層を配直し、第１鳩及び楽２層のグランドパ
ターノ同士を複数個のスルーホールを用いて接続するこ
とによりグランド接地Ｉｉｉを拡く確保し、これによっ
て回路のグランド接地を完全に行なわしめ、更にはグラ
ンド層による電圧神ドを回避せしめる。
（実施例）
以下に図面を用いて本発明の詳細な説明を行なう。ｇ第
１図において、１０１は入力端パッド、１０２は出力端
／ξミツド１０３はゲート１圧供給用パッド、１０４８
よドレイン畦圧・供給用・ゼット、１０９はＧａＡｓ
′＃Ｌ界効果トランジスタ、１１０はグランド用ノξッ
ド、１３０は第２層金メツキグランドパターンである。
１図において、１０１は入力端パッド、１０２は出力端
／ξミツド１０３はゲート１圧供給用パッド、１０４８
よドレイン畦圧・供給用・ゼット、１０９はＧａＡｓ
′＃Ｌ界効果トランジスタ、１１０はグランド用ノξッ
ド、１３０は第２層金メツキグランドパターンである。
ｊ）Ｎ２層金メツキグランド／ぐターン１３０は、第２
層の空スば一スに配置し。
層の空スば一スに配置し。
グランド面積を十分広く伽！保しており、更にはに゛ｇ
Ｔ１０４０ソースと導通している。更には、その導体の
抵抗を下げるために金メツキを逓こしているため、はと
んど第２層輩メッキグラ／ド／ｑターン１３０における
゛電圧篩下は生じない。なお、この第２ノー金メツキグ
′）／ドパターン１３０を配置する場合、同一面−ヒに
形成され−（いる１ｄ号導体パターンに一周彼的影響を
及ぼさないように距離を離して配置することが必要であ
る。グランド用パッド１１０は、スルーホール構造とな
っており、第１Ｉ−に設けたグランドパターンと導通し
ている。
Ｔ１０４０ソースと導通している。更には、その導体の
抵抗を下げるために金メツキを逓こしているため、はと
んど第２層輩メッキグラ／ド／ｑターン１３０における
゛電圧篩下は生じない。なお、この第２ノー金メツキグ
′）／ドパターン１３０を配置する場合、同一面−ヒに
形成され−（いる１ｄ号導体パターンに一周彼的影響を
及ぼさないように距離を離して配置することが必要であ
る。グランド用パッド１１０は、スルーホール構造とな
っており、第１Ｉ−に設けたグランドパターンと導通し
ている。
！、ｇ２図は、ｄｆＪ１図の実施例におけるｘ−ｘ’間
の可曲を示したものである。２１０は半絶縁性扁抵抗Ｇ
ａ Ａ ｓ基盛、２０２は出力端ノ々ッド、２０３は
ゲート電圧供給用パッド、２３０は第２層メツ干グラン
ドパターン、２３１は第１Ｊｔ１ｉグランドパターン、
２１０はグランド用パッド、２９０は８ ｉ０ｚノーで
ある。５ｉ０２層２９０は第１層配線層の上部に蒸着し
、第１層と第２層の絶縁層となっている。
の可曲を示したものである。２１０は半絶縁性扁抵抗Ｇ
ａ Ａ ｓ基盛、２０２は出力端ノ々ッド、２０３は
ゲート電圧供給用パッド、２３０は第２層メツ干グラン
ドパターン、２３１は第１Ｊｔ１ｉグランドパターン、
２１０はグランド用パッド、２９０は８ ｉ０ｚノーで
ある。５ｉ０２層２９０は第１層配線層の上部に蒸着し
、第１層と第２層の絶縁層となっている。
第１層グランド・ξターンに用いられるｒｉｍｉ属とし
ては通常アルミが用いられる。しかし、アルミ金属は金
と比較すると導体抵抗を有しているため。
ては通常アルミが用いられる。しかし、アルミ金属は金
と比較すると導体抵抗を有しているため。
通常アルミノ−だけの配線の場合、゛１圧呻ドしてしま
いトランジスタの直流動作範囲をせばめるという欠点が
めるが、ｄ４２図の第１層グランドパタン２３１は第２
層金メッキグラントノぞターン２３０とグランド用パッ
ド２１００部分に設けたスルーホールを介して導通して
いるため、グランドパターンにおける電圧降ドの問題は
回避でき、グランド接地面は十分に広くとることができ
る。また第１層グラ／ドパターン２３１は、５ｇ２層配
線上に形成されている信号入出力端パッド２０２及び信
号線路の上部を避けて広く形成するため、信号に対する
対池谷鼠の影響は与えない２．−万、ゲートバイｆス１
圧供給用バ、ド２０３の上部の第１ ／ｍには５ｉ０２
層２９０をはさんで第１層グラ／ドパターン２３１を配
置し、積極的にキャパシタを形成し、電圧供給線を高周
波的に接地することにより、電源雑音等の影響を防止す
ることが町ｉεとなる。史にはＩＣ内部で′電源供給線
を高周波的に接訪゛亀率εｒ、 ′
対向成極の面積Ｓ、から、Ｃ＝０．８８５６ｒ−８／
Ｄ （ＰＦ ）で求められる。このように、第１層及び
第２層の配線層にグランド層を広く形成することにより
、回路のグランド接地を十分に行なわしめ、史には′ｉ
区正圧供給用パッド自体積極的にキＹパシタ化すること
により、ＩＣ内部で゛電源線を高周波的に展進すること
ができる。なお以上の説明においてはＧａＡｓ−ＩＣを
例として説明したが、高周波動作を行なう必安のある集
積回路であれば、本発明は容易に実施することができる
。
いトランジスタの直流動作範囲をせばめるという欠点が
めるが、ｄ４２図の第１層グランドパタン２３１は第２
層金メッキグラントノぞターン２３０とグランド用パッ
ド２１００部分に設けたスルーホールを介して導通して
いるため、グランドパターンにおける電圧降ドの問題は
回避でき、グランド接地面は十分に広くとることができ
る。また第１層グラ／ドパターン２３１は、５ｇ２層配
線上に形成されている信号入出力端パッド２０２及び信
号線路の上部を避けて広く形成するため、信号に対する
対池谷鼠の影響は与えない２．−万、ゲートバイｆス１
圧供給用バ、ド２０３の上部の第１ ／ｍには５ｉ０２
層２９０をはさんで第１層グラ／ドパターン２３１を配
置し、積極的にキャパシタを形成し、電圧供給線を高周
波的に接地することにより、電源雑音等の影響を防止す
ることが町ｉεとなる。史にはＩＣ内部で′電源供給線
を高周波的に接訪゛亀率εｒ、 ′
対向成極の面積Ｓ、から、Ｃ＝０．８８５６ｒ−８／
Ｄ （ＰＦ ）で求められる。このように、第１層及び
第２層の配線層にグランド層を広く形成することにより
、回路のグランド接地を十分に行なわしめ、史には′ｉ
区正圧供給用パッド自体積極的にキＹパシタ化すること
により、ＩＣ内部で゛電源線を高周波的に展進すること
ができる。なお以上の説明においてはＧａＡｓ−ＩＣを
例として説明したが、高周波動作を行なう必安のある集
積回路であれば、本発明は容易に実施することができる
。
（発明の効果）
以上述べた通９１本発明によれば、グランドパターンを
第１層及び＠ ２１ｍ配勝層に十分広くとる事により、
グランド接地不全を回避できると共に従来のグランドパ
ターンにおけるを生素子の影響をなくす事がｏＴｉｆＥ
となり、より一層高速で動作するＩＣが実現できる。
第１層及び＠ ２１ｍ配勝層に十分広くとる事により、
グランド接地不全を回避できると共に従来のグランドパ
ターンにおけるを生素子の影響をなくす事がｏＴｉｆＥ
となり、より一層高速で動作するＩＣが実現できる。
第１図は本発明のＧａＡｓ５Ｊ、Ｍ回路の構成を示した
図、第２図は第１図のｘ−ｘ’ における断面図。 ５ｇ３図は、直流増幅回路の１例を示す図、第４図は従
来のＧ ａ Ａ ｓ集積回路の構成例を示す図である。 なお、図中の記号は各々次のものを示している。 １１０．２１０．４１０・・グランド用パッド、１０１
．４０１・入力端パッド、 １０２．２０２，４０２・・・出力端パッド、１０３．
２０３，４０３・・ゲート電圧供給用パッド、１０４．
４０４ ドレイン電圧供給用パッド。 １０９ 、３０９ 、４０９−ＧａＡｓ５Ｊ（界効朱ト
ランジスタ。 １３０．２３０ ｌＡｇ２ノー金メツキグランドパタ
ーン、２３１．２９０・・８ｉ０２麺、 ３０７．４０７ ゲート屯圧供給用抵抗、３０８．４
０８ 負荷抵抗、 ３０１・・入力端、３０２ 出力端、３０３−・ゲー
ト電圧供給用端子、 ３０４ ドレイン直圧供給用端子、 ３０５．３０６・ＤＣブロック用ギャパ／り。 １パ“ｌ＼パ°”層内厚 晋（、・第 １図 ドレイン電圧 第２図 ＧａＡｓ基盤 第３図 ドレイン電圧供給端子 ゲート電圧 供給用端子
図、第２図は第１図のｘ−ｘ’ における断面図。 ５ｇ３図は、直流増幅回路の１例を示す図、第４図は従
来のＧ ａ Ａ ｓ集積回路の構成例を示す図である。 なお、図中の記号は各々次のものを示している。 １１０．２１０．４１０・・グランド用パッド、１０１
．４０１・入力端パッド、 １０２．２０２，４０２・・・出力端パッド、１０３．
２０３，４０３・・ゲート電圧供給用パッド、１０４．
４０４ ドレイン電圧供給用パッド。 １０９ 、３０９ 、４０９−ＧａＡｓ５Ｊ（界効朱ト
ランジスタ。 １３０．２３０ ｌＡｇ２ノー金メツキグランドパタ
ーン、２３１．２９０・・８ｉ０２麺、 ３０７．４０７ ゲート屯圧供給用抵抗、３０８．４
０８ 負荷抵抗、 ３０１・・入力端、３０２ 出力端、３０３−・ゲー
ト電圧供給用端子、 ３０４ ドレイン直圧供給用端子、 ３０５．３０６・ＤＣブロック用ギャパ／り。 １パ“ｌ＼パ°”層内厚 晋（、・第 １図 ドレイン電圧 第２図 ＧａＡｓ基盤 第３図 ドレイン電圧供給端子 ゲート電圧 供給用端子
Claims (1)
- 半導体単結晶上に複数個の能動素子とその能動素子相
互間の接続を行なう信号線を形成して回路を構成する集
積回路において、第２層配線層の信号線路、信号入出力
用パッドの下部及びトランジスタ部を除いた第１層全面
にグランド層を配置すると共に絶縁体層を挟んで第２層
空スペース領域にグランド層を配置し、前記第２層グラ
ンド層及び第１層グランド層を複数個のスルーホールを
用い導通して形成することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60035795A JPS61194865A (ja) | 1985-02-25 | 1985-02-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60035795A JPS61194865A (ja) | 1985-02-25 | 1985-02-25 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194865A true JPS61194865A (ja) | 1986-08-29 |
Family
ID=12451854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60035795A Pending JPS61194865A (ja) | 1985-02-25 | 1985-02-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465850B1 (en) | 1999-04-12 | 2002-10-15 | Nec Corporation | Semiconductor device |
-
1985
- 1985-02-25 JP JP60035795A patent/JPS61194865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465850B1 (en) | 1999-04-12 | 2002-10-15 | Nec Corporation | Semiconductor device |
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