JPH06318805A - 高周波半導体装置 - Google Patents
高周波半導体装置Info
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- JPH06318805A JPH06318805A JP5108031A JP10803193A JPH06318805A JP H06318805 A JPH06318805 A JP H06318805A JP 5108031 A JP5108031 A JP 5108031A JP 10803193 A JP10803193 A JP 10803193A JP H06318805 A JPH06318805 A JP H06318805A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/301—Electrical effects
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 整合回路に形成されたマイクロストリップの
特性インピーダンスを高くさせ、マイクロストリップの
長さを短小化させることが可能で、装置の小型化、高性
能化に有効であり、しかも少量多品種生産に適している
高周波半導体装置を提供する。 【構成】 ＦＥＴ等の能動素子のみが形成されたチップ
２１と、受動素子のみが形成された整合回路チップ９,
１１がパッケージに実装されてワイヤーボンディング１
５により電気的に接続している。整合回路のチップ９,
１１の基板の厚みｔを変化させて特性インピーダンスを
制御する。
特性インピーダンスを高くさせ、マイクロストリップの
長さを短小化させることが可能で、装置の小型化、高性
能化に有効であり、しかも少量多品種生産に適している
高周波半導体装置を提供する。 【構成】 ＦＥＴ等の能動素子のみが形成されたチップ
２１と、受動素子のみが形成された整合回路チップ９,
１１がパッケージに実装されてワイヤーボンディング１
５により電気的に接続している。整合回路のチップ９,
１１の基板の厚みｔを変化させて特性インピーダンスを
制御する。
Description
【０００１】
【産業上の利用分野】本発明は、高周波の増幅、変調、
発振等に用いる事のできる高周波半導体装置に関するも
のである。
発振等に用いる事のできる高周波半導体装置に関するも
のである。
【０００２】
【従来の技術】近年、携帯電話をはじめとする通信機の
普及によりマイクロ波帯の高周波半導体デバイスへの需
要が高まっている。それにともない半導体デバイスに対
する小型化、軽量化、高周波化が強く求められている。
これを実現するためにハイブリッド回路（ＨＩＣ）にか
わるマイクロ波モノリシック集積回路（以下ＭＭＩＣと
略記）の方式を用いて高周波半導体装置の開発が精力的
に行われている。
普及によりマイクロ波帯の高周波半導体デバイスへの需
要が高まっている。それにともない半導体デバイスに対
する小型化、軽量化、高周波化が強く求められている。
これを実現するためにハイブリッド回路（ＨＩＣ）にか
わるマイクロ波モノリシック集積回路（以下ＭＭＩＣと
略記）の方式を用いて高周波半導体装置の開発が精力的
に行われている。
【０００３】以下、図面を参照しながら上記した従来の
ＭＭＩＣについて説明する。図８（ａ）に従来の高周波
半導体装置の平面図を示す。図８（ｂ）は図８（ａ）の
Ｃ−Ｃ’線における断面図を示す。
ＭＭＩＣについて説明する。図８（ａ）に従来の高周波
半導体装置の平面図を示す。図８（ｂ）は図８（ａ）の
Ｃ−Ｃ’線における断面図を示す。
【０００４】ＭＭＩＣ２０は入力整合回路部、ＦＥＴ
部、負荷整合回路部から構成される。ＦＥＴ部はＧａＡ
ｓ半絶縁性基板１の主面側にＦＥＴチャンネル２、ソー
ス領域３、ドレイン領域４がそれぞれイオン注入、アニ
ール工程により形成される。ＦＥＴチャンネル２の主面
側にはゲート電極７が形成され、ソース領域３にはソー
ス電極５が接続され、ドレイン領域６にはドレイン電極
６が接続される。入力整合回路部は入力電極１６、整合
用コンデンサ１２、入力用マイクロストリップ８により
構成され、入力用マイクロストリップ８はＦＥＴ側でソ
ース電極５に接続されている。また入力電極１６はボン
ディングワイヤー１５によってパッケージの入力端子と
接続されている。負荷整合回路部は出力電極１７、整合
用コンデンサ１２、出力用マイクロストリップ１０によ
り構成され、出力用マイクロストリップ１０はＦＥＴ側
でドレイン電極６に接続されている。また出力電極１６
はボンディングワイヤー１５によってパッケージの出力
端子と接続されている。ＦＥＴのソース電極５および整
合用コンデンサの上部金属１２−１を電気的に接地する
手法は、次の２種類の例がある。
部、負荷整合回路部から構成される。ＦＥＴ部はＧａＡ
ｓ半絶縁性基板１の主面側にＦＥＴチャンネル２、ソー
ス領域３、ドレイン領域４がそれぞれイオン注入、アニ
ール工程により形成される。ＦＥＴチャンネル２の主面
側にはゲート電極７が形成され、ソース領域３にはソー
ス電極５が接続され、ドレイン領域６にはドレイン電極
６が接続される。入力整合回路部は入力電極１６、整合
用コンデンサ１２、入力用マイクロストリップ８により
構成され、入力用マイクロストリップ８はＦＥＴ側でソ
ース電極５に接続されている。また入力電極１６はボン
ディングワイヤー１５によってパッケージの入力端子と
接続されている。負荷整合回路部は出力電極１７、整合
用コンデンサ１２、出力用マイクロストリップ１０によ
り構成され、出力用マイクロストリップ１０はＦＥＴ側
でドレイン電極６に接続されている。また出力電極１６
はボンディングワイヤー１５によってパッケージの出力
端子と接続されている。ＦＥＴのソース電極５および整
合用コンデンサの上部金属１２−１を電気的に接地する
手法は、次の２種類の例がある。
【０００５】例１ ＦＥＴのソース電極５および整合用
コンデンサの上部金属１２−１の直下にＧａＡｓ半絶縁
性基板１を貫通するバイアホール１４を形成し、ソース
電極５および整合用コンデンサの上部金属１２−１を裏
面電極１３に電気的に接続した後に、ＭＭＩＣ２０を主
面側が接地されているパッケージに実装する。
コンデンサの上部金属１２−１の直下にＧａＡｓ半絶縁
性基板１を貫通するバイアホール１４を形成し、ソース
電極５および整合用コンデンサの上部金属１２−１を裏
面電極１３に電気的に接続した後に、ＭＭＩＣ２０を主
面側が接地されているパッケージに実装する。
【０００６】例２ バイアホール１４を形成せずに、Ｍ
ＭＩＣ２０を主面側が接地されているパッケージに実装
した後に、ソース電極５および整合用コンデンサの上部
金属１２−１をボンディングワイヤー１５により接地さ
れているパッケージの主面側と接続する。
ＭＩＣ２０を主面側が接地されているパッケージに実装
した後に、ソース電極５および整合用コンデンサの上部
金属１２−１をボンディングワイヤー１５により接地さ
れているパッケージの主面側と接続する。
【０００７】（例１）の場合、ＧａＡｓ半絶縁性基板１
の厚みｔはバイアホール１４の形成が精度良く行えるよ
う５０μｍ以下に加工されることが通常である。（例
２）の場合、ＧａＡｓ半絶縁性基板１の厚みｔはバイア
ホール１４の形成がないため、（例１）ほど薄くする必
要はないが、電力用のＭＭＩＣ２０ではＦＥＴの放熱を
促進するためにｔは１５０μｍ以下に加工されることが
多い。
の厚みｔはバイアホール１４の形成が精度良く行えるよ
う５０μｍ以下に加工されることが通常である。（例
２）の場合、ＧａＡｓ半絶縁性基板１の厚みｔはバイア
ホール１４の形成がないため、（例１）ほど薄くする必
要はないが、電力用のＭＭＩＣ２０ではＦＥＴの放熱を
促進するためにｔは１５０μｍ以下に加工されることが
多い。
【０００８】このＭＭＩＣは入力電極１５から入力した
高周波電力がＦＥＴにより増幅され出力電極１７から出
力される電力増幅器として作用する（ただしゲート電極
７、ドレイン電極６はそれぞれ適当な条件でバイアスさ
れている）。
高周波電力がＦＥＴにより増幅され出力電極１７から出
力される電力増幅器として作用する（ただしゲート電極
７、ドレイン電極６はそれぞれ適当な条件でバイアスさ
れている）。
【０００９】この電力増幅器の高効率化、高性能化を実
現させるためには、高周波電力の伝達損失（マイクロス
トリップの高周波的抵抗によるジュール熱の発生）を低
減させる必要がある。このためには通常、整合回路を構
成するマイクロストリップの幅Ｗを広くするという手法
がとられていた。しかしＷを広くすると増幅器が大型化
するという問題点がある。さらに、上記したように基板
厚ｔはバイアホール１４の形成や、ＦＥＴの放熱を考慮
して薄く加工されており、Ｗを広くするとマイクロスト
リップの特性インピーダンスが低下し、所定のリアクタ
ンスを得るためにさらにマイクロストリップが長くなり
損失が増加する、という弊害が生じ十分な効果が得られ
なかった。
現させるためには、高周波電力の伝達損失（マイクロス
トリップの高周波的抵抗によるジュール熱の発生）を低
減させる必要がある。このためには通常、整合回路を構
成するマイクロストリップの幅Ｗを広くするという手法
がとられていた。しかしＷを広くすると増幅器が大型化
するという問題点がある。さらに、上記したように基板
厚ｔはバイアホール１４の形成や、ＦＥＴの放熱を考慮
して薄く加工されており、Ｗを広くするとマイクロスト
リップの特性インピーダンスが低下し、所定のリアクタ
ンスを得るためにさらにマイクロストリップが長くなり
損失が増加する、という弊害が生じ十分な効果が得られ
なかった。
【００１０】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、整合回路とＦＥＴとが同一基板上に構成
されているため、それぞれが同時に良品である場合にの
みＭＭＩＣが良品となるために歩留まりが低下する。
うな構成では、整合回路とＦＥＴとが同一基板上に構成
されているため、それぞれが同時に良品である場合にの
みＭＭＩＣが良品となるために歩留まりが低下する。
【００１１】また、整合回路はＦＥＴと比較して面積的
に大きく、歩留まりが高いにもかかわらず、ＦＥＴの歩
留まりの低下によりＭＭＩＣの歩留まりが低下するこ
と、また、製造工程数の比較的少ない整合回路を工程数
の多いＦＥＴと同時につくるため経済的に不効率であ
る。
に大きく、歩留まりが高いにもかかわらず、ＦＥＴの歩
留まりの低下によりＭＭＩＣの歩留まりが低下するこ
と、また、製造工程数の比較的少ない整合回路を工程数
の多いＦＥＴと同時につくるため経済的に不効率であ
る。
【００１２】また、動作周波数の変更など異なる特性を
有するＭＭＩＣを開発するためには、ＦＥＴの作製も同
時に行う必要があり開発が長期化し、さらに少量多品種
の生産には不向きである。
有するＭＭＩＣを開発するためには、ＦＥＴの作製も同
時に行う必要があり開発が長期化し、さらに少量多品種
の生産には不向きである。
【００１３】また、電力の伝達損失を低減するために整
合回路を構成するマイクロストリップの幅Ｗを広くする
と、特性インピーダンスが低下し、所定のインピーダン
ス変換を行うのに必要なマイクロストリップの長さが長
くなり損失が増す、という弊害が生じ十分な効果が得ら
れず、さらにＭＭＩＣが大型化する等の問題点があっ
た。
合回路を構成するマイクロストリップの幅Ｗを広くする
と、特性インピーダンスが低下し、所定のインピーダン
ス変換を行うのに必要なマイクロストリップの長さが長
くなり損失が増す、という弊害が生じ十分な効果が得ら
れず、さらにＭＭＩＣが大型化する等の問題点があっ
た。
【００１４】本発明は上記問題点に鑑み、トランジスタ
などの能動素子とマイクロストリップ、キャパシタンス
等の受動素子を有した高周波半導体装置において、その
歩留まりを改善し、生産コストを低減させ、多品種化に
適した高周波半導体装置を提供することを目的とするも
のである。
などの能動素子とマイクロストリップ、キャパシタンス
等の受動素子を有した高周波半導体装置において、その
歩留まりを改善し、生産コストを低減させ、多品種化に
適した高周波半導体装置を提供することを目的とするも
のである。
【００１５】
【課題を解決するための手段】上記問題点を解決するた
めに、ＦＥＴ等の能動素子のみが形成されたチップと、
受動素子のみが形成された整合回路チップがパッケージ
に実装されてワイヤーボンディングにより電気的に接続
されている。
めに、ＦＥＴ等の能動素子のみが形成されたチップと、
受動素子のみが形成された整合回路チップがパッケージ
に実装されてワイヤーボンディングにより電気的に接続
されている。
【００１６】また、上記問題点を解決するために、ＦＥ
Ｔ等の能動素子のみが形成されたチップと、受動素子の
みが形成された整合回路チップがパッケージに実装され
てワイヤーボンディングにより電気的に接続されてお
り、前記受動素子の形成された基板の厚みを変化させ、
マイクロストリップの特性インピーダンスを制御するよ
う構成している。
Ｔ等の能動素子のみが形成されたチップと、受動素子の
みが形成された整合回路チップがパッケージに実装され
てワイヤーボンディングにより電気的に接続されてお
り、前記受動素子の形成された基板の厚みを変化させ、
マイクロストリップの特性インピーダンスを制御するよ
う構成している。
【００１７】
【作用】本発明は上記した構成によって、イオン注入、
アニール工程の必要なＦＥＴのチップの面積を最小にす
ることができる。
アニール工程の必要なＦＥＴのチップの面積を最小にす
ることができる。
【００１８】また、ＦＥＴチップは同じで、受動素子に
より形成された整合回路チップのみを交換することがで
き、使用周波数の変更など異なる特性を有する半導体装
置への変更が容易である。さらに整合回路チップは同じ
でＦＥＴチップを交換することも有効である。
より形成された整合回路チップのみを交換することがで
き、使用周波数の変更など異なる特性を有する半導体装
置への変更が容易である。さらに整合回路チップは同じ
でＦＥＴチップを交換することも有効である。
【００１９】また、ＦＥＴチップ、受動素子により形成
された整合回路チップがそれぞれ別の基板に形成されて
いるため、それぞれの良品のみを選んで半導体装置を組
み立てることが可能であるり、半導体装置の歩留まりが
向上する。
された整合回路チップがそれぞれ別の基板に形成されて
いるため、それぞれの良品のみを選んで半導体装置を組
み立てることが可能であるり、半導体装置の歩留まりが
向上する。
【００２０】また本発明は上記した構成によって、マイ
クロストリップ幅を一定に保ったままその特性インピー
ダンスを増加させることにより、マイクロストリップの
長さを短小化させることが可能で、装置の小型化、高効
率化、高性能化に有効である。
クロストリップ幅を一定に保ったままその特性インピー
ダンスを増加させることにより、マイクロストリップの
長さを短小化させることが可能で、装置の小型化、高効
率化、高性能化に有効である。
【００２１】
【実施例】以下本発明の高周波半導体装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００２２】（実施例１）図１（ａ）は第１の発明の高
周波半導体装置の正面図、図１（ｂ）は図１（ａ）のＡ
−Ａ’線における断面図である。以下、本発明の説明に
おいて、既に説明を加えた図面と等価な部分については
同一の参照番号を付して示すものとする。
周波半導体装置の正面図、図１（ｂ）は図１（ａ）のＡ
−Ａ’線における断面図である。以下、本発明の説明に
おいて、既に説明を加えた図面と等価な部分については
同一の参照番号を付して示すものとする。
【００２３】高周波半導体装置は受動素子のみで形成さ
れた入力整合チップ９、ＦＥＴのみが形成されたＦＥＴ
チップ２１、受動素子のみで形成された負荷整合チップ
１１から構成される。ＦＥＴチップ２１はＧａＡｓ半絶
縁性基板１の主面側にＦＥＴチャンネル２、ソース領域
３、ドレイン領域４がそれぞれイオン注入、アニール工
程により形成される。ＦＥＴチャンネル２の主面側には
ゲート電極７が形成され、ソース領域３にはソース電極
５が接続され、ドレイン領域６にはドレイン電極６が接
続される。入力整合チップ９はＧａＡｓ半絶縁性基板１
上に入力電極１６、整合用コンデンサ１２、入力用マイ
クロストリップ８が形成されている。出力整合チップ１
１はＧａＡｓ半絶縁性基板１上に出力電極１７、整合用
コンデンサ１２、出力用マイクロストリップ１０が形成
されている。入力整合チップ９、出力整合チップ１１の
形成にはそれぞれイオン注入、アニール工程を必要とし
ない。つまりＦＥＴの形成されるチップにＦＥＴのみを
構成することにより、イオン注入、アニール工程の必要
なＦＥＴのチップの面積を最小にすることができ、経済
的効果を向上することが可能となった。
れた入力整合チップ９、ＦＥＴのみが形成されたＦＥＴ
チップ２１、受動素子のみで形成された負荷整合チップ
１１から構成される。ＦＥＴチップ２１はＧａＡｓ半絶
縁性基板１の主面側にＦＥＴチャンネル２、ソース領域
３、ドレイン領域４がそれぞれイオン注入、アニール工
程により形成される。ＦＥＴチャンネル２の主面側には
ゲート電極７が形成され、ソース領域３にはソース電極
５が接続され、ドレイン領域６にはドレイン電極６が接
続される。入力整合チップ９はＧａＡｓ半絶縁性基板１
上に入力電極１６、整合用コンデンサ１２、入力用マイ
クロストリップ８が形成されている。出力整合チップ１
１はＧａＡｓ半絶縁性基板１上に出力電極１７、整合用
コンデンサ１２、出力用マイクロストリップ１０が形成
されている。入力整合チップ９、出力整合チップ１１の
形成にはそれぞれイオン注入、アニール工程を必要とし
ない。つまりＦＥＴの形成されるチップにＦＥＴのみを
構成することにより、イオン注入、アニール工程の必要
なＦＥＴのチップの面積を最小にすることができ、経済
的効果を向上することが可能となった。
【００２４】入力用マイクロストリップ８はＦＥＴ側で
ボンディングワイヤー１５によってゲート電極７に接続
され、入力電極１６はボンディングワイヤー１５によっ
てパッケージの入力端子と接続されている。出力用マイ
クロストリップ１０はＦＥＴ側でボンディングワイヤー
１５によってドレイン電極６に接続され、出力電極１７
はボンディングワイヤー１５によってパッケージの出力
端子と接続されている。ＦＥＴのソース電極５の直下に
はＧａＡｓ半絶縁性基板１を貫通するバイアホール１４
が形成され、ソース電極５は裏面電極１３と電気的に接
続される。ＦＥＴチップ２１が主面側が接地されている
パッケージに実装されることにより、ソース電極５は接
地される。
ボンディングワイヤー１５によってゲート電極７に接続
され、入力電極１６はボンディングワイヤー１５によっ
てパッケージの入力端子と接続されている。出力用マイ
クロストリップ１０はＦＥＴ側でボンディングワイヤー
１５によってドレイン電極６に接続され、出力電極１７
はボンディングワイヤー１５によってパッケージの出力
端子と接続されている。ＦＥＴのソース電極５の直下に
はＧａＡｓ半絶縁性基板１を貫通するバイアホール１４
が形成され、ソース電極５は裏面電極１３と電気的に接
続される。ＦＥＴチップ２１が主面側が接地されている
パッケージに実装されることにより、ソース電極５は接
地される。
【００２５】整合用コンデンサの上部金属１２−１はボ
ンディングワイヤー１５により接地されているパッケー
ジの主面側と接続されている。
ンディングワイヤー１５により接地されているパッケー
ジの主面側と接続されている。
【００２６】この半導体装置は入力電極１６から入力し
た高周波電力がＦＥＴにより増幅され出力電極１７から
出力される電力増幅器として作用する（ただしゲート電
極７、ドレイン電極６はそれぞれ適当な条件でバイアス
されている）。
た高周波電力がＦＥＴにより増幅され出力電極１７から
出力される電力増幅器として作用する（ただしゲート電
極７、ドレイン電極６はそれぞれ適当な条件でバイアス
されている）。
【００２７】ＦＥＴのソース電極５の接地をワイヤーボ
ンディングにより行うと、ソースインダクタの影響によ
り、ＦＥＴの利得が低下する。
ンディングにより行うと、ソースインダクタの影響によ
り、ＦＥＴの利得が低下する。
【００２８】一方、整合用コンデンサの上部金属１２−
１の接地を上記実施例のようにワイヤーボンディング１
５によって行ってもワイヤーのインダクタにより出力特
性はほとんど悪影響を受けない。
１の接地を上記実施例のようにワイヤーボンディング１
５によって行ってもワイヤーのインダクタにより出力特
性はほとんど悪影響を受けない。
【００２９】以上のように構成された高周波半導体装置
の動作は従来例と同じであるが、入力整合チップ９およ
び負荷整合チップ１１はＦＥＴチップ２１と別の基板に
形成されているためＦＥＴチップ２１は同じで入力整合
チップ９および負荷整合チップ１１を変えることがで
き、使用周波数の変更など異なる特性を有する高周波半
導体装置の作製が容易である。
の動作は従来例と同じであるが、入力整合チップ９およ
び負荷整合チップ１１はＦＥＴチップ２１と別の基板に
形成されているためＦＥＴチップ２１は同じで入力整合
チップ９および負荷整合チップ１１を変えることがで
き、使用周波数の変更など異なる特性を有する高周波半
導体装置の作製が容易である。
【００３０】また、入力整合チップ９、負荷整合チップ
１１、ＦＥＴチップ２１のが別の基板に形成されている
ためそれぞれの良品のみを選んで半導体装置を組み立て
ることが可能であるため、半導体装置の歩留まりが向上
する。
１１、ＦＥＴチップ２１のが別の基板に形成されている
ためそれぞれの良品のみを選んで半導体装置を組み立て
ることが可能であるため、半導体装置の歩留まりが向上
する。
【００３１】なお、本実施例ではトランジスタにＧａＡ
ｓＦＥＴを用いたがＧａＡｓのヘテロ接合を有するデバ
イスでも、シリコン基板上に形成されたトランジスタで
も良い。また受動素子の形成される基板はＧａＡｓ半絶
縁性基板を用いたが、シリコン基板でもＩｎＰ基板でも
良い。また、本実施例では電力増幅器に付いて説明を行
ったが、これに限ることなく発振器、変調器、ミキサー
等の回路であっても良い。
ｓＦＥＴを用いたがＧａＡｓのヘテロ接合を有するデバ
イスでも、シリコン基板上に形成されたトランジスタで
も良い。また受動素子の形成される基板はＧａＡｓ半絶
縁性基板を用いたが、シリコン基板でもＩｎＰ基板でも
良い。また、本実施例では電力増幅器に付いて説明を行
ったが、これに限ることなく発振器、変調器、ミキサー
等の回路であっても良い。
【００３２】（実施例２）図２（ａ）は第２の発明の高
周波半導体装置の正面図、図２（ｂ）は図２（ａ）のＢ
−Ｂ’線における断面図である。以下、第２の発明の説
明においては図１の第１の発明で説明を加えた図面と等
価な部分については説明を省略する。
周波半導体装置の正面図、図２（ｂ）は図２（ａ）のＢ
−Ｂ’線における断面図である。以下、第２の発明の説
明においては図１の第１の発明で説明を加えた図面と等
価な部分については説明を省略する。
【００３３】この装置は動作周波数１ＧＨｚ、入力電力
１００ｍＷ、出力電力１Ｗ、電源電圧４．８Ｖの電力増
幅器である。ＦＥＴチップ２１上に形成されたＧａＡｓ
ＦＥＴはゲートの総延長が１０ｍｍである。入力側マイ
クロストリップ８、出力側マイクロストリップ１０の幅
Ｗは１００μｍ、厚さｄは３μｍである。整合用コンデ
ンサの上部金属１２−１はボンディングワイヤー１５を
介して接地されたパッケージ主面に接続されている。実
施例１と異なるのは受動素子が形成された基板の厚みを
能動素子の厚みよりも大きくしているところである。
１００ｍＷ、出力電力１Ｗ、電源電圧４．８Ｖの電力増
幅器である。ＦＥＴチップ２１上に形成されたＧａＡｓ
ＦＥＴはゲートの総延長が１０ｍｍである。入力側マイ
クロストリップ８、出力側マイクロストリップ１０の幅
Ｗは１００μｍ、厚さｄは３μｍである。整合用コンデ
ンサの上部金属１２−１はボンディングワイヤー１５を
介して接地されたパッケージ主面に接続されている。実
施例１と異なるのは受動素子が形成された基板の厚みを
能動素子の厚みよりも大きくしているところである。
【００３４】図３（ａ）は、図２（ａ）の負荷整合チッ
プ１１の拡大図であり、図３（ｂ）は図３（ａ）のＤ−
Ｄ’線における断面図である。出力側マイクロストリッ
プ上において、ＦＥＴチップ２１とのボンディングワイ
ヤーが接続されている点をＳとする。点Ｓからコンタク
ト２５までの長さをＬとする。出力電極１７は５０Ωに
終端されたパッケージの出力端子にボンディングワイヤ
ー１５を介して接続されており、出力電極１７もほぼ５
０Ω終端がなされている。点Ｓから見た負荷整合チップ
１１のインピーダンスを最適負荷（Ｚ）とする。
プ１１の拡大図であり、図３（ｂ）は図３（ａ）のＤ−
Ｄ’線における断面図である。出力側マイクロストリッ
プ上において、ＦＥＴチップ２１とのボンディングワイ
ヤーが接続されている点をＳとする。点Ｓからコンタク
ト２５までの長さをＬとする。出力電極１７は５０Ωに
終端されたパッケージの出力端子にボンディングワイヤ
ー１５を介して接続されており、出力電極１７もほぼ５
０Ω終端がなされている。点Ｓから見た負荷整合チップ
１１のインピーダンスを最適負荷（Ｚ）とする。
【００３５】図４は上記最適負荷（Ｚ）と負荷整合チッ
プ１１によるインピーダンス変換の様子を示すスミスチ
ャートである。最適負荷はＺ＝６＋ｊ１Ωであり、Ｐ、
Ｑの変換により５０Ωに整合されていることを示してい
る。Ｐの変換は出力側マイクロストリップ１０の長さＬ
の部分によるものであり、Ｑの変換は整合用コンデンサ
１２によるものである。Ｐの変換はリアクタンス成分の
変換であり、ｊＸ＝ｊ１Ωからｊ１６Ωまで変換されて
おり、出力側マイクロストリップ１０の長さＬの部分に
より、ｊＸ＝ｊ１５Ωが変換されている。
プ１１によるインピーダンス変換の様子を示すスミスチ
ャートである。最適負荷はＺ＝６＋ｊ１Ωであり、Ｐ、
Ｑの変換により５０Ωに整合されていることを示してい
る。Ｐの変換は出力側マイクロストリップ１０の長さＬ
の部分によるものであり、Ｑの変換は整合用コンデンサ
１２によるものである。Ｐの変換はリアクタンス成分の
変換であり、ｊＸ＝ｊ１Ωからｊ１６Ωまで変換されて
おり、出力側マイクロストリップ１０の長さＬの部分に
より、ｊＸ＝ｊ１５Ωが変換されている。
【００３６】図５はＺ＝６＋ｊ１ΩからＺ＝６＋ｊ１６
Ωに変更されるのに必要なマイクロストリップの長さＬ
とＧａＡｓ半絶縁性基板１の厚さｔとの関係である。マ
イクロストリップの幅Ｗは１００μｍ、厚さｄは３μｍ
である。基板厚ｔを１５０μｍから６００μｍに増加す
ることにより、長さＬは６ｍｍから４ｍｍと２／３に短
縮することが可能となった。長さＬの短縮により、図４
のＰの変換でマイクロストリップにより生じる損失は、
０．７ｄＢから０．４５ｄＢに低減された。これによ
り、電力付加効率は約３％向上し、電流値に換算すると
約１５ｍＡの低消費電流化が実現した。
Ωに変更されるのに必要なマイクロストリップの長さＬ
とＧａＡｓ半絶縁性基板１の厚さｔとの関係である。マ
イクロストリップの幅Ｗは１００μｍ、厚さｄは３μｍ
である。基板厚ｔを１５０μｍから６００μｍに増加す
ることにより、長さＬは６ｍｍから４ｍｍと２／３に短
縮することが可能となった。長さＬの短縮により、図４
のＰの変換でマイクロストリップにより生じる損失は、
０．７ｄＢから０．４５ｄＢに低減された。これによ
り、電力付加効率は約３％向上し、電流値に換算すると
約１５ｍＡの低消費電流化が実現した。
【００３７】図６はＧａＡｓ半絶縁性基板１の厚さｔと
マイクロストリップの特性インピーダンスの関係であ
る。マイクロストリップの幅Ｗは１００μｍである。基
板厚ｔを１５０μｍから６００μｍに増加することによ
り、特性インピーダンスは５２Ωから８２Ωに増加す
る。図５に示される長さＬの短縮は、特性インピーダン
スの変化によるスミスチャートの底の変換を用いて説明
ができる。これは論文(IEEE TRANSACTIONS ON MICROWAV
E THEORY AND TECHNIQUES, VOL.MTT-29,NO.1, JANUARY
1981)に述べられている特性インピーダンスの違いによ
る有効誘電率の違いによるものではない。特性インピー
ダンスの増加はマイクロストリップ幅Ｗの減少によって
も得られるが、幅Ｗの減少は電力の伝送損失の減少につ
ながるため電力増幅器の高効率化には不適当であり、マ
イクロストリップ幅Ｗを一定に保ったまま基板厚ｔを厚
膜化することが効果的である。ＧａＡｓ半絶縁性基板１
の厚みを６００μｍより厚膜化すると、上記の効果がさ
らに顕著になると期待される。なお本実施例ではマイク
ロストリップの幅Ｗを１００μｍとしたが、１００μｍ
以外でも同様な効果が得られる。またマイクロストリッ
プの厚さｄを３μｍとしたが、３μｍ以外でも同様な効
果が得られる。
マイクロストリップの特性インピーダンスの関係であ
る。マイクロストリップの幅Ｗは１００μｍである。基
板厚ｔを１５０μｍから６００μｍに増加することによ
り、特性インピーダンスは５２Ωから８２Ωに増加す
る。図５に示される長さＬの短縮は、特性インピーダン
スの変化によるスミスチャートの底の変換を用いて説明
ができる。これは論文(IEEE TRANSACTIONS ON MICROWAV
E THEORY AND TECHNIQUES, VOL.MTT-29,NO.1, JANUARY
1981)に述べられている特性インピーダンスの違いによ
る有効誘電率の違いによるものではない。特性インピー
ダンスの増加はマイクロストリップ幅Ｗの減少によって
も得られるが、幅Ｗの減少は電力の伝送損失の減少につ
ながるため電力増幅器の高効率化には不適当であり、マ
イクロストリップ幅Ｗを一定に保ったまま基板厚ｔを厚
膜化することが効果的である。ＧａＡｓ半絶縁性基板１
の厚みを６００μｍより厚膜化すると、上記の効果がさ
らに顕著になると期待される。なお本実施例ではマイク
ロストリップの幅Ｗを１００μｍとしたが、１００μｍ
以外でも同様な効果が得られる。またマイクロストリッ
プの厚さｄを３μｍとしたが、３μｍ以外でも同様な効
果が得られる。
【００３８】図７は上記した基板厚ｔの増加によるマイ
クロストリップ長の短小化が特に有効に作用する領域を
５０Ωで規格化されたスミスチャート上に示したもので
ある。５０Ωで規格化されたインダクタンスがｊＸ＝−
ｊ１からｊ１の領域では等インダクタンス線の密度が特
に粗であるため、上記した効果が特に有効的である。
クロストリップ長の短小化が特に有効に作用する領域を
５０Ωで規格化されたスミスチャート上に示したもので
ある。５０Ωで規格化されたインダクタンスがｊＸ＝−
ｊ１からｊ１の領域では等インダクタンス線の密度が特
に粗であるため、上記した効果が特に有効的である。
【００３９】
【発明の効果】以上述べてきたように、本発明により次
の効果がもたらされる。
の効果がもたらされる。
【００４０】高周波半導体装置において、 １）能動素子のみの構成されたチップと受動素子により
形成された整合回路チップがそれぞれ別の基板に形成さ
れているため、イオン注入、アニール工程の必要なＦＥ
Ｔのチップの面積を最小にすることができ、経済的効果
を有する。
形成された整合回路チップがそれぞれ別の基板に形成さ
れているため、イオン注入、アニール工程の必要なＦＥ
Ｔのチップの面積を最小にすることができ、経済的効果
を有する。
【００４１】２）能動素子のみの構成されたチップと受
動素子により形成された整合回路チップがそれぞれ別の
基板に形成されているため、ＦＥＴチップは同じで、整
合回路チップのみを変えることができ、動作周波数の変
更など異なる特性を有する半導体装置への変更が容易で
あり、開発期間の短縮、開発費の削減に効果的であり、
しかも少量多品種生産に適している。
動素子により形成された整合回路チップがそれぞれ別の
基板に形成されているため、ＦＥＴチップは同じで、整
合回路チップのみを変えることができ、動作周波数の変
更など異なる特性を有する半導体装置への変更が容易で
あり、開発期間の短縮、開発費の削減に効果的であり、
しかも少量多品種生産に適している。
【００４２】３）能動素子のみの構成されたチップと受
動素子により形成された整合回路チップがそれぞれ別の
基板に形成されているため、それぞれの良品のみを選ん
で半導体装置を組み立てることが可能であり、半導体装
置の歩留まりが向上する。
動素子により形成された整合回路チップがそれぞれ別の
基板に形成されているため、それぞれの良品のみを選ん
で半導体装置を組み立てることが可能であり、半導体装
置の歩留まりが向上する。
【００４３】４）上記整合回路チップが半絶縁性ＧａＡ
ｓ基板で、基板厚みが６００μｍ以上で構成されている
ため、マイクロストリップの特性インピーダンスを高く
させることができ、マイクロストリップの長さを短小化
させることが可能で、装置の小型化、高効率化、高性能
化に有効である。
ｓ基板で、基板厚みが６００μｍ以上で構成されている
ため、マイクロストリップの特性インピーダンスを高く
させることができ、マイクロストリップの長さを短小化
させることが可能で、装置の小型化、高効率化、高性能
化に有効である。
【図１】（ａ）は本発明の第１の実施例における高周波
半導体装置の正面図 （ｂ）は図１（ａ）のＡ−Ａ’線における断面図
半導体装置の正面図 （ｂ）は図１（ａ）のＡ−Ａ’線における断面図
【図２】（ａ）は本発明の第２の実施例における高周波
半導体装置の正面図 （ｂ）は図２（ａ）のＢ−Ｂ’線における断面図
半導体装置の正面図 （ｂ）は図２（ａ）のＢ−Ｂ’線における断面図
【図３】（ａ）は図２（ａ）の負荷整合チップの拡大図 （ｂ）は図３（ａ）のＤ−Ｄ’線における断面図
【図４】本発明の第２の実施例における最適負荷と負荷
整合チップによるインピーダンス変換の様子を示すスミ
スチャート図
整合チップによるインピーダンス変換の様子を示すスミ
スチャート図
【図５】本発明の第２の実施例におけるマイクロストリ
ップの長さＬとＧａＡｓ半絶縁性基板の厚さｔとの関係
図
ップの長さＬとＧａＡｓ半絶縁性基板の厚さｔとの関係
図
【図６】本発明の第２の実施例におけるＧａＡｓ半絶縁
性基板の厚さｔとマイクロストリップの特性インピーダ
ンスの関係図
性基板の厚さｔとマイクロストリップの特性インピーダ
ンスの関係図
【図７】本発明の第２の実施例におけるマイクロストリ
ップ長の短小化が効果的に作用する領域を示すスミスチ
ャート図
ップ長の短小化が効果的に作用する領域を示すスミスチ
ャート図
【図８】（ａ）は従来における高周波半導体装置の正面
図 （ｂ）は図８（ａ）のＣ−Ｃ’線における断面図
図 （ｂ）は図８（ａ）のＣ−Ｃ’線における断面図
１ 半絶縁性基板 ２ チャンネル ３ ソース領域 ４ ドレイン領域 ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 ８ 入力用マイクロストリップ ９ 入力整合チップ １０ 出力用マイクロストリップ １１ 出力整合チップ １２ 整合用コンデンサ 12ー1 整合用コンデンサの上部金属 １３ 裏面金属 １４ バイアホール １５ ボンディングワイヤー １６ 入力電極 １７ 出力電極 ２０ ＭＭＩＣ ２１ ＦＥＴチップ ２５ コンタクト ｔ 半絶縁性基板の厚さ Ｗ マイクロストリップの幅 ｄ マイクロストリップの厚さ Ｓ 出力側マイクロストリップ上でＦＥＴチップとのボ
ンディングワイヤーが接続されている点 Ｌ 点Ｓからコンタクトまでの長さ Ｚ 最適負荷
ンディングワイヤーが接続されている点 Ｌ 点Ｓからコンタクトまでの長さ Ｚ 最適負荷
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 裕雅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】第１の半導体基板上にトランジスタのみが
形成された第１のチップと、第２の半導体基板上にマイ
クロストリップまたは金属−絶縁膜−金属（ＭＩＭ）キ
ャパシタのいずれか１つまたは両方が形成された第２の
チップとを有し、前記第１のチップと前記第２のチップ
とが同一パッケージに実装されてワイヤーボンディング
により電気的に接続されていることを特徴とする高周波
半導体装置。 - 【請求項２】第１の半導体基板上にトランジスタのみが
形成された第１のチップと、第２の半導体基板上にマイ
クロストリップ、またはマイクロストリップと金属−絶
縁膜−金属（ＭＩＭ）キャパシタの両方が形成された第
２のチップとを有し、前記第１のチップと前記第２のチ
ップとが同一パッケージに実装されてワイヤーボンディ
ングにより電気的に接続されており、前記第２の半導体
基板の厚みを変化させて、前記マイクロストリップの特
性インピーダンスを制御することを特徴とする高周波半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108031A JPH06318805A (ja) | 1993-05-10 | 1993-05-10 | 高周波半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108031A JPH06318805A (ja) | 1993-05-10 | 1993-05-10 | 高周波半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318805A true JPH06318805A (ja) | 1994-11-15 |
Family
ID=14474205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5108031A Pending JPH06318805A (ja) | 1993-05-10 | 1993-05-10 | 高周波半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06318805A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340749A (ja) * | 1999-05-27 | 2000-12-08 | Tdk Corp | 高周波ｉｃ部品及びその製造方法 |
| JP2013034090A (ja) * | 2011-08-02 | 2013-02-14 | New Japan Radio Co Ltd | 増幅器 |
| DE102014221621A1 (de) | 2013-10-31 | 2015-04-30 | Mitsubishi Electric Corporation | Verstärker |
-
1993
- 1993-05-10 JP JP5108031A patent/JPH06318805A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340749A (ja) * | 1999-05-27 | 2000-12-08 | Tdk Corp | 高周波ｉｃ部品及びその製造方法 |
| JP2013034090A (ja) * | 2011-08-02 | 2013-02-14 | New Japan Radio Co Ltd | 増幅器 |
| DE102014221621A1 (de) | 2013-10-31 | 2015-04-30 | Mitsubishi Electric Corporation | Verstärker |
| US9214903B2 (en) | 2013-10-31 | 2015-12-15 | Mitsubishi Electric Corporation | Amplifier |
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