JP2013034090A - 増幅器 - Google Patents
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Abstract
【解決手段】カスコード接続された第1及び第2の電界効果トランジスタ8,9を用いてなる増幅回路部102において、第1の電界効果トランジスタ8のゲートと高周波信号入力端子1との間の入力ラインとグランドとの間に、整合用キャパシタ25と第2のボンディングワイヤ27が直列接続されて設けられ、整合用キャパシタ25と第2のボンディングワイヤ27の接続点は、安定性改善用抵抗器34を介して、直列接続されて設けられたスパイラルソースインダクタ10と第3のボンディングワイヤ28の相互接続点に接続され、特定の周波数における入力リターンロスの悪化を抑圧可能としている。
【選択図】図3
Description
かかる増幅器においては、その入力側に入力インピーダンス整合回路2Aが、増幅器の入力側をインピーダンス整合するために設けられているが、増幅器のインピーダンスによっては、さらに並列キャパシタを設けることがある。また、半導体チップをICパッケージに搭載する際には、ボンディングワイヤを用いる場合もある。
これら並列キャパシタやボンディングワイヤを用いても増幅器としての本来の作用を大きく損なうものではない。
この図10に示された従来回路においては、適宜な箇所にボンディングワイヤ26A〜33Aが用いられたものとなっている。
まず、高周波入力信号の電力レベルが低い場合、増幅経路101AがON状態、すなわち、FET8A,9Aが高周波信号を増幅できる状態とされる一方、バイパス経路102AがOFF状態、すなわち、FET18Aのドレイン・ソース間が非導通状態とされることで、FET8Aに入力された高周波信号は、FET8A,9Aによるカスコードアンプにより増幅され、高周波信号出力端子15Aに出力される。この場合、FET23Aは、非導通状態となり、高周波信号の増幅に影響を与えることはない。
この際、FET23Aは導通状態となり、FET9Aのソースは、ゼロバイアスに固定される。これにより、高い電力レベルの高周波信号がFET8Aのゲート・ドレイン間の寄生容量を介して漏れてきても、FET9Aのゲート・ソース間の電位を0Vに保つことができ、増幅経路101Aを確実にOFF状態に維持できるようになっている。
半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第1ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第1ボンディングワイヤとの接続点を、前記整合用容量素子と前記第1ボンディングワイヤによる直列回路のQ低減のための安定性改善用抵抗器、及び、第2ボンディングワイヤを介してグランドに接続してなるものである。
かかる構成において、前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3ボンディングワイヤの一端に接続され、前記第3ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1のDCカットキャパシタと前記第3ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第4ボンディングワイヤを介してグランドに接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第5ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第5ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第4ボンディングワイヤの接続点に接続され、前記第2の電界効果トランジスタのドレインは第6ボンディングワイヤの一端に接続され、前記第6ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなるものが好適である。
また、前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第7ボンディングワイヤの一端に接続され、前記第7ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第8ボンディングワイヤを介してグランドに接続され、前記第2の電界効果トランジスタのドレインは第9ボンディングワイヤの一端に接続され、前記第9ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第2の電界効果トランジスタのドレインと前記第9ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第10ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第10ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第8ボンディングワイヤの接続点に接続されてなるものも好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅器の第1の基本回路構成例について、図1を参照しつつ説明する。
この第1の基本回路例における増幅器は、高周波信号入力端子101と高周波信号出力端子103の間に増幅回路部102が設けられると共に、増幅回路部102の入力段と高周波信号入力端子101間の入力ラインとグランドとの間に、容量素子104と第1のボンディングワイヤ105が、増幅回路部102の入力段側から順に直列接続されて設けられている。
かかる構成における回路動作については、図3及び図4に示された具体回路例において説明することとする。
なお、図1に示された基本回路例と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の基本回路例における増幅器においては、増幅回路部102の出力段と高周波信号出力端子103間の出力ラインとグランドとの間に、整合用容量素子104と第1のボンディングワイヤ105が、増幅回路部102の出力段側から順に直列接続されて設けられている。
なお、かかる構成における回路動作については、図5及び図6に示された具体回路例において説明することとする。
この増幅器は、第1、第2及び第4の電界効果トランジスタ(以下、「FET」という)8,9,23を主たる構成要素としてなる増幅回路部102と、第3のFET18を主たる構成要素としてなるバイパス経路108とを有して、例えば、半導体チップ上に形成されてなるものである。なお、本発明の実施の形態において、第1乃至第4のFET8,9,18,23は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。
そして、出力インピーダンス整合回路11と第2のDCカットキャパシタ14との間には、チョークインダクタンス12を介して電源供給端子13が接続されて、外部からの電源電圧の供給が行われるようになっている。
また、先の第1のFET8のドレインD1と第2のFET9のソースS2の接続点には、第4のFET23のドレインD4が接続されている。そして、第4のFET23のソースS4は第4のボンディングワイヤ29を介してグランドに接続される一方、ゲートG4には第2の制御電圧供給端子24を介してこの第4のFET23の動作、非動作を制御するための制御電圧が外部から印加されるようになっている。
一方、第3のFET18のドレインD3は、第4のDCカットキャパシタ20を介して、第2のFET9のドレインD2と第6のボンディングワイヤ31との接続点に接続されると共に、第2の接地用抵抗器19及び第8のボンディングワイヤ33を介してグランドに接地されたものとなっている。
また、第3のFET18のゲートG3は、ゲートバイアス供給用抵抗器21を介して第一の制御電圧供給端子22に接続されて、外部から第3のFET18の動作状態を制御するための制御電圧が印加されるようになっている。
増幅回路部102とバイパス経路108の基本的な動作は、従来回路(例えば、図10参照)と基本的に同一であるので、以下、異なる点を中心に説明することとする。
まず、上述の構成において、第1及び第2のゲート電圧供給端子5,6には、同相のゲート電圧を、第1及び第2の制御電圧供給端子22,24には、第1及び第2のゲート電圧供給端子5,6に印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、増幅動作と非増幅動作(バイパス動作)を選択的になし得るものとなっている。
図7は、高周波信号入力端子1より観測したS11の周波数特性のシミュレーション結果を示しており、図11も同様である。
シミュレーションの条件としては、整合用キャパシタ25と第2のボンディングワイヤ27は、従来回路の対応するそれぞれの素子と同じ値とした。また、安定性改善用抵抗器34は40Ωとした。
図3に示された本発明の実施の形態における回路においても、整合用キャパシタ25と第2のボンディングワイヤ27のインダクタンス成分は、従来回路と等価であるが、4.7GHzにおけるS11の悪化は生じていないことが確認できる(図7参照)。
従来回路の場合、4.7GHzにおいてkファクターは急激に低下している(図12参照)のに対して、本発明の実施の形態における回路にあっては、そのようなkファクターの急激な低下が生じないものとなっていることが確認できる(図8参照)。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の回路構成例は、互いに逆方向(Back-to-Back)に接続されて一組をなしESD保護ダイオードとして機能する第1及び第2のダイオード25a,25bを、図3における整合用キャパシタ25に代えて用いる構成としたものである。
かかる構成においては、第1及び第2のダイオード25a,25bが有する容量成分が、図3における整合用キャパシタ25と等価な作用を果たすものとなっている。
したがって、回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
そして、整合用キャパシタ25と第2のボンディングワイヤ27の相互の接続点は、安定性改善用抵抗器34を介して、スパイラルソースインダクタンス10と第3のボンディングワイヤ28の接続点に接続されたものとなっている。
かかる構成においては、整合用キャパシタ25と第2のボンディングワイヤ27の直列回路が、高周波信号出力端子15側に設けられている点が、図3、図4に示された具体回路例と異なるものであるが、その回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の具体回路構成例は、図5における整合用キャパシタ25に代えて、互いに逆方向(Back-to-Back)に接続されて一組をなしESD保護ダイオードとして機能する第1及び第2のダイオード25a,25bを用いた構成となっているものである。
かかる構成における回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
27…第2のボンディングワイヤ
28…第3のボンディングワイヤ
34…安定性改善用抵抗器
102…増幅回路部
108…バイパス経路
Claims (4)
- 半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、
前記整合用容量素子を、第1ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第1ボンディングワイヤとの接続点を、前記整合用容量素子と前記第1ボンディングワイヤによる直列回路のQ低減のための安定性改善用抵抗器、及び、第2ボンディングワイヤを介してグランドに接続してなることを特徴とする増幅器。 - 前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3ボンディングワイヤの一端に接続され、前記第3ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1のDCカットキャパシタと前記第3ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第4ボンディングワイヤを介してグランドに接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第5ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第5ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第4ボンディングワイヤの接続点に接続され、前記第2の電界効果トランジスタのドレインは第6ボンディングワイヤの一端に接続され、前記第6ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなることを特徴とする請求項1記載の増幅器。 - 前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、
前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第7ボンディングワイヤの一端に接続され、前記第7ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第8ボンディングワイヤを介してグランドに接続され、前記第2の電界効果トランジスタのドレインは第9ボンディングワイヤの一端に接続され、前記第9ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第2の電界効果トランジスタのドレインと前記第9ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第10ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第10ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第8ボンディングワイヤの接続点に接続されてなることを特徴とする請求項1記載の増幅器。 - 前記整合用キャパシタに代えて、ESD保護ダイオードを用いてなることを特徴とする請求項2、又は、請求項3いずれか記載の増幅器。
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