JP2005020518A - 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 - Google Patents
高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 Download PDFInfo
- Publication number
- JP2005020518A JP2005020518A JP2003184307A JP2003184307A JP2005020518A JP 2005020518 A JP2005020518 A JP 2005020518A JP 2003184307 A JP2003184307 A JP 2003184307A JP 2003184307 A JP2003184307 A JP 2003184307A JP 2005020518 A JP2005020518 A JP 2005020518A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- frequency power
- power amplifier
- amplifier circuit
- high frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 title claims abstract description 60
- 238000003199 nucleic acid amplification method Methods 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 8
- 238000007689 inspection Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 238000013500 data storage Methods 0.000 claims 1
- 238000007781 pre-processing Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 13
- 238000005259 measurement Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000003503 early effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000691 measurement method Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
- H01L2223/665—Bias feed arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Amplifiers (AREA)
Abstract
【課題】カレントミラー方式で増幅用ＦＥＴにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、ＦＥＴの短チャネル効果によるバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにする。
【解決手段】高周波電力増幅回路の増幅用トランジスタ（Ｑ２）のバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタ（Ｑ１）により与えられるように構成された高周波電力増幅回路（ＲＦパワーモジュール）において、上記増幅用トランジスタの制御端子に接続されたパッド（外部端子Ｐ２）とは別個に、増幅用トランジスタとカレントミラー接続されるバイアス用トランジスタの制御端子に接続された第２のパッド（Ｐ２’）を設けるようにした。
【選択図】 図１
【解決手段】高周波電力増幅回路の増幅用トランジスタ（Ｑ２）のバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタ（Ｑ１）により与えられるように構成された高周波電力増幅回路（ＲＦパワーモジュール）において、上記増幅用トランジスタの制御端子に接続されたパッド（外部端子Ｐ２）とは別個に、増幅用トランジスタとカレントミラー接続されるバイアス用トランジスタの制御端子に接続された第２のパッド（Ｐ２’）を設けるようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品に適用して有効な技術に関し、特にカレントミラー方式で増幅用トランジスタにバイアスを与える高周波電力増幅回路におけるバイアス点のばらつきを低減させる技術および高周波電力増幅用電子部品の製造方法に関する。
【０００２】
【従来の技術】
携帯電話機等の無線通信装置（移動体通信装置）の送信側出力部には、ＭＯＳＦＥＴ（電界効果トランジスタ）やＧａＡｓ−ＭＥＳＦＥＴ等の半導体増幅素子を用いた高周波電力増幅回路（一般には多段構成にされる）が組み込まれている。
この高周波電力増幅回路は、一般に、増幅用トランジスタとそのバイアス回路、電源電圧制御回路などを含んだ半導体チップが、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に他の半導体チップや容量などのディスクリート部品とともに実装されて、上記プリント配線やボンディングワイヤで各部品が結合されることで一つの電子部品として構成されることが多い。この電子部品はＲＦパワーモジュールと呼ばれる。
【０００３】
ところで、携帯電話機用ＲＦパワーモジュールに使用する半導体チップは、モジュールの高性能化と小型化を図るため高集積化が進められている。また、近年においては、高周波電力増幅特性の安定化の観点から、図１４に示すように、増幅用トランジスタＱ２とゲート共通接続されたバイアス用トランジスタＱ１を設け、トランジスタＱ３，Ｑ４からなり定電流源ＣＩからの電流を転写するカレントミラー回路によりバイアス電流Ｉｂを生成し、このバイアス電流Ｉｂをバイアス用トランジスタＱ１に流してカレントミラー方式で増幅用トランジスタＱ２にバイアスを与えるようにしたＲＦパワーモジュールに関する発明が提案されている（例えば特許文献１参照）。
【０００４】
かかるカレントミラー方式で増幅用ＦＥＴにバイアスを与えるＲＦパワーモジュールは、ＦＥＴのしきい値電圧（Ｖｔｈ）がばらついても増幅用トランジスタＱ２に流れるドレイン電流が変化しないため、補正が不要であり歩留まりも向上するという利点がある。
【０００５】
【特許文献１】
特開２００３−０１７９５４号公報
【０００６】
【発明が解決しようとする課題】
ＲＦパワーモジュールの高周波電力増幅特性を向上させ高集積化を図る上で、増幅用ＦＥＴのチャネルの長さを短くすることが有効である。しかしながら、ＦＥＴはそのチャネルの長さを短くすると、図１５に示すように、チャネル長のばらつきによりしきい値電圧Ｖｔｈとチャネル長変調係数λが大きくばらつくという現象があることが知られている。かかる現象は短チャネル効果と呼ばれている。
【０００７】
カレントミラー方式で増幅用ＦＥＴにバイアスを与えるＲＦパワーモジュールでは、ＦＥＴのしきい値電圧Ｖｔｈやチャネル長変調係数λがばらつくと、所望の電流ミラー比が得られなくなるため増幅用ＦＥＴのアイドル電流が所望の値からずれてしまい、必要な出力電力が出ないなど所望の高周波電力増幅特性が得られなくなるとともに、消費電力が増大してしまうという問題が発生する。しかるに、上記先願発明を始め従来のカレントミラー方式のＲＦパワーモジュールにおいては、ＦＥＴの短チャネル効果によるバイアス点のずれについては何ら考慮を払っていなかった。そのため、何らかの補正対策をとらないとモジュール間の高周波電力増幅特性のばらつきが無視でないほど大きくなってしまうという課題がある。
【０００８】
また、ＦＥＴの短チャネル効果によるバイアス点のずれを補正する場合、ＦＥＴの特性を正確に測定する必要があるが、図１４に示すような回路におけるＦＥＴの特性を通常のテスタで測定する場合、一般的な測定方法に従って図１６に示すように、パッドＰ１からＦＥＴ Ｑ２のドレイン端子に所定の電圧Ｖｄｓを印加し、パッドＰ２からＦＥＴ Ｑ２のゲート端子に印加する電圧Ｖｇｓを変化させて、グランド端子としてのパッドＰ３より流れ出す電流の大きさを測定してＱ２のしきい値電圧を算出する方法が考えられる。
【０００９】
しかし、この測定方法に従うと、ＦＥＴ Ｑ２とカレントミラーをなすＦＥＴＱ１がゲートとドレインが結合されたいわゆるダイオード接続の素子であるため、パッドＰ２からＱ１を通ってＰ３へ流れるリーク電流ＩＬによってＱ２に流れるドレイン電流Ｉｄｄ２のみを正確に測定することが困難であるという課題があることが明らかになった。
【００１０】
なお、パッドＰ２からＱ１を通ってＰ３へ流れるリーク電流ＩＬをカットするため、図１６の符号Ａで示すような箇所にスイッチ素子（トランジスタ）を設けることも考えたが、そのようにすると新たに挿入したトランジスタのオン抵抗等の影響で増幅用ＦＥＴ Ｑ２のバイアス点が変化してしまうという問題点が発生するため望ましくない。
【００１１】
さらに、図１４の回路においてＦＥＴ Ｑ１〜Ｑ４の代わりにバイポーラ・トランジスタを使用した高周波増幅回路もある。バイポーラ・トランジスタでは短チャネル効果はないが、代わりにベース・エミッタ間電圧を一定に保ってもコレクタ・エミッタ間電圧が増加するに従って実効ベース幅が減少してコレクタ電流が増加するというアーリー効果がある。そのため、バイポーラ・トランジスタを使用した高周波増幅回路において高周波電力増幅特性を向上させるためにトランジスタのベースの厚みを薄くした素子を形成した場合、製造ばらつきで素子サイズ（ベースの厚み）がチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついて高周波電力増幅特性の安定性が図れなくなるおそれがある。なお、バイポーラ・トランジスタからなるカレントミラー回路では、エミッタサイズ比に応じたコレクタ電流が流れる。
【００１２】
本発明の目的は、カレントミラー方式で増幅用ＦＥＴにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、ＦＥＴの短チャネル効果によるバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１３】
本発明の他の目的は、カレントミラー方式で増幅用トランジスタにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、バイポーラ・トランジスタのアーリー効果によるバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１４】
本発明のさらに他の目的は、カレントミラー方式で増幅用トランジスタにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、増幅用トランジスタの特性を正確に測定してバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１５】
本発明のさらに他の目的は、高周波電力増幅特性のばらつきが小さくかつ小型・高集積化が可能な高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品（ＲＦパワーモジュール）を提供することにある。
【００１６】
本発明のさらに他の目的は、高周波電力増幅特性のばらつきが小さな高周波電力増幅用電子部品（ＲＦパワーモジュール）の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本出願の第１の発明は、高周波電力増幅回路の増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路（ＲＦパワーモジュール）において、上記増幅用トランジスタの制御端子（ゲート端子またはベース端子）に高周波信号の入力端子以外のパスから電流が流入または流出するのを阻止する遮断手段を設けるようにしたものである。
【００１８】
具体的には、例えば上記増幅用トランジスタの制御端子に接続されたパッド（外部端子）とは別個に、増幅用トランジスタとカレントミラー接続されるバイアス用トランジスタの制御端子に接続された第２のパッドを設け、通常使用時には上記２つのパッドをボンディング用のボールもしくはワイヤで電気的に接続された状態にする。ここで、望ましくは、上記２つのパッドは互いに近接して設けるようにする。
【００１９】
上記した手段によれば、遮断手段ないしはパッドを別個に設けたことにより増幅用トランジスタの制御端子とバイアス用トランジスタの制御端子とを分離することができ、これによりリーク電流がなくなり増幅用トランジスタの特性を正確に測定することが可能になる。また、上記２つのパッドを近接して設けることにより、ボンディング用のボールの形成のみで２つのパッドを電気的に接続させることができるため、何ら製造工程を変更することなく、増幅用トランジスタの特性の測定が可能になる。また、増幅用トランジスタとして短チャネルのＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを使用することにより、高周波電力増幅特性を向上させるようにした場合に、製造ばらつきで増幅用トランジスタの特性が所望の値からずれたとしても正確にその特性を測定することができる。
【００２０】
さらに、上記バイアス用トランジスタと直列に短チャネルでない標準のトランジスタを接続するとともに、該トランジスタと共にカレントミラー回路を構成するダイオード接続のトランジスタを設け、このダイオード接続のトランジスタの端子を他のパッドに接続する。これにより、当該他のパッドに接続される外付け抵抗の抵抗値を、前記増幅用トランジスタの特性の測定結果に応じて調整するだけで、増幅用トランジスタの特性のばらつきを補正することができる。
【００２１】
本出願の第２の発明は、高周波電力増幅回路の増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路の製造プロセスにおいて、前処理後のウェハのプローブ検査工程で各チップ毎に増幅用トランジスタの特性を測定して調整用抵抗の抵抗値を決定してテーブルデータとして記憶装置に記憶しておいて、モジュールとして組み立てる後工程において上記テーブルデータを用いて実装される高周波電力増幅回路に最適な調整用抵抗を選択して同一基板上に実装させるようにしたものである。
【００２２】
かかる製造方法によれば、プローブ検査工程の測定結果に基づいて使用する調整用抵抗が決定され、決定した抵抗値を有する抵抗素子を高周波電力増幅回路と組み合わせて実装するだけで、特性のばらつきの小さな高周波電力増幅用電子部品（ＲＦパワーモジュール）を得ることができる。これにより、高周波電力増幅回路の増幅用トランジスタとしてチャネル長の短いＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを使用して高周波電力増幅特性を向上させかつ小型化を図る場合にも、モジュール間の特性のばらつきを低減することができるとともに、そのようなモジュールを従来の製造プロセスを大幅に変更することなく製造することができるようになる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明に係る高周波電力増幅回路の第１の実施例の概略構成を示す。特に制限されるものでないが、図１の実施例の高周波電力増幅回路は、１つの半導体チップ上に半導体集積回路として構成される。ＲＦパワーモジュールは、かかる高周波電力増幅回路が例えば３個従属接続され、外付けの抵抗素子や容量素子と共にセラミック等の絶縁基板上に実装されて構成される。各段の高周波電力増幅回路は、それぞれ構成としては図１のものと同じであるが、増幅用ＦＥＴのサイズ（ゲート幅）は異なっており、１段目、２段目、３段目の順にサイズが大きいものが用いられる。
【００２４】
この実施例の高周波電力増幅回路は、出力パッドＰ１とグランドラインＧＮＤとの間に接続された増幅用ＦＥＴ Ｑ２と、該増幅用ＦＥＴ Ｑ２とゲート共通接続されたバイアス用ＦＥＴ Ｑ１と、該バイアス用ＦＥＴ Ｑ１のドレイン端子と電源電圧端子Ｐ４との間にＱ１と直列に接続されたＰチャネル型の標準ＭＯＳＦＥＴ Ｑ４と、該ＭＯＳＦＥＴ Ｑ４とゲート共通接続されたＰチャネル型の標準ＭＯＳＦＥＴ Ｑ３とからなり、ＭＯＳＦＥＴ Ｑ１とＱ３がそれぞれそのゲートとドレインが結合されたダイオード接続とされることにより、Ｑ１とＱ２とがカレントミラー回路を構成し、Ｑ３とＱ４とがカレントミラー回路を構成している。
【００２５】
このようにバイアス用ＦＥＴ Ｑ１に電流を供給するＭＯＳＦＥＴ Ｑ３とＱ４がカレントミラー接続され、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１とがカレントミラー接続されているため、電源電圧Ｖｄｄの変動や温度の変動によりＱ１，Ｑ２のＶｔｈが変化しても、Ｑ１のゲートバイアス点を安定化させ、Ｑ１の高周波電力増幅特性の変動を小さくすることができる。
【００２６】
ＭＯＳＦＥＴ Ｑ３のドレイン端子はパッドＰ５に接続され、該パッドＰ５には上記ＭＯＳＦＥＴ Ｑ３と直列をなすように外付けの抵抗Ｒ１が接続され、この抵抗Ｒ１の値を調整することによりＭＯＳＦＥＴ Ｑ３，Ｑ４，Ｑ１に流れる電流を調整して増幅用ＦＥＴ Ｑ２のゲートバイアス点を調整できるようにされている。チップ外部にてパッドＰ１，Ｐ２に接続された容量Ｃ１，Ｃ２は高周波信号の直流成分をカットする容量素子、Ｌ１はパッドＰ１と電源電圧Ｖｄｄとの間に接続されたインピーダンス整合用のインダクタンスである。インダクタンスＬ１は、モジュールの基板上に形成されたマイクロストリップラインにより構成することができる。
【００２７】
また、この実施例の高周波電力増幅回路は、増幅用ＦＥＴ Ｑ２のゲート端子に高周波信号ＲＦｉｎを入力するためのパッドＰ２とは別個に、パッドＰ２’が設けられており、該パッドＰ２’には抵抗Ｒ２を介して前記バイアス用ＦＥＴ Ｑ１のゲート端子が接続されている。抵抗Ｒ２は、バイアス用ＦＥＴ Ｑ１側に高周波成分が漏れないようにする素子である。パッドＰ２とＰ２’は、モジュールを構成するとして実装された状態ではボンディングボール等により接続されて同一の信号が入力されるようにされる。そのため、この実施例では、パッドＰ２とＰ２’との間隔は、ボンディングボールの径として８５μｍを想定した場合、例えば１０μｍのような小さな間隔とされる。なお、パッドＰ２とＰ２’はそれぞれ一辺の長さが１１０μｍのような大きさとされる。
【００２８】
カレントミラーを構成する標準ＭＯＳＦＥＴ Ｑ３とＱ４はゲート幅が例えば１：４のような比とされることにより、Ｑ４にはＱ３の４倍の電流が流れるようにされる。また、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１もカレントミラーを構成しており、Ｑ１とＱ２はゲート幅が例えば１：数１００〜１０００のような比とされることにより、Ｑ２にはＱ１の数１００〜１０００倍近い大きさの電流が流れるようにされる。この実施例においては、ＭＯＳＦＥＴ Ｑ３とＱ４はそのチャネル長が２μｍのような値とされているのに対し、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１のチャネル長は例えば０．３μｍのような値とされ、標準ＭＯＳＦＥＴ Ｑ３とＱ４よりもチャネル長が短い短チャネルのＦＥＴとされている。
【００２９】
これにより、増幅用ＦＥＴ Ｑ２の高周波増幅特性は、標準ＭＯＳＦＥＴを使用する場合よりも良好にされる。また、増幅用ＦＥＴ Ｑ２のチャネル長が短いことにより、Ｑ２の占有面積も小さくされ、標準のＭＯＳＦＥＴを使用する場合よりもチップサイズが小さくなる。
【００３０】
この実施例においては、バイアス用ＦＥＴ Ｑ１に流すバイアス電流Ｉｂを生成するカレントミラー回路を構成するＭＯＳＦＥＴ Ｑ３，Ｑ４は、チャネル長が２μｍの標準ＭＯＳＦＥＴが用いられているため、製造ばらつきでチャネル長がずれても図１５から分かるように素子の特性（Ｖｔｈ，λ）はほとんどずれない。そのため、ＭＯＳＦＥＴ Ｑ３からバイアス用ＦＥＴ Ｑ１に流されるバイアス電流Ｉｂは製造ばらつきにかかわらずほぼ一定にすることができる。
【００３１】
一方、増幅用ＦＥＴ Ｑ２およびこれとカレントミラー接続されたバイアス用ＦＥＴ Ｑ１は、そのチャネル長が短いことにより、プロセスのばらつきでＦＥＴ Ｑ１，Ｑ２のチャネル長がばらつくと、これに応じてＦＥＴの特性（しきい値電圧Ｖｔｈやチャネル長変調係数λ）が図１５に示すようにばらついてしまう。その結果、バイアス用ＦＥＴ Ｑ１と増幅用ＦＥＴ Ｑ２に流れる電流比が変化し、Ｑ２のゲートバイアス点がずれて高周波増幅特性がばらつくことになる。
【００３２】
具体的には、バイアス用ＦＥＴ Ｑ１と増幅用ＦＥＴ Ｑ２として標準ＭＯＳＦＥＴを使用した場合には、ＭＯＳＦＥＴ Ｑ４から供給される電流Ｉｂが、ＦＥＴ Ｑ１がＶｄｓ＞（Ｖｇｓ−Ｖｔｈ）＞０なる飽和領域で動作するような値に設定されていると、Ｑ１のゲート端子にはＱ２のゲート電圧と同一の電圧が印加されているため、Ｑ１，Ｑ２には飽和領域におけるドレイン電流特性を示す次式（１）で表わされるような電流Ｉｄｄが流れる。
Ｉｄｄ１＝Ｋ０・Ｗｇ１／Ｌｇ１・（Ｖｇｓ１−Ｖｔｈ１）２
Ｉｄｄ２＝Ｋ０・Ｗｇ２／Ｌｇ２・（Ｖｇｓ２−Ｖｔｈ２）２ ……（１）
【００３３】
ここで、Ｋ０はＦＥＴの単位トランスコンダクタンス係数、Ｗｇ１，Ｗｇ２はＦＥＴ Ｑ１，Ｑ２のゲート幅、Ｌｇ１，Ｌｇ２はＦＥＴ Ｑ１，Ｑ２のゲート長である。ＦＥＴ Ｑ１とＱ２が同一半導体チップ上に形成されている場合、チップ内での素子サイズのばらつきは極めて小さいので、Ｌｇ１＝Ｌｇ２である。また、しきい値電圧Ｖｔｈ１とＶｔｈ２の差もほとんどない。ゲート幅Ｗｇ１，Ｗｇ２は前述したように、１：数１００〜１０００の比とされる。そのため、式（１）より、Ｑ１，Ｑ２に流れるドレイン電流Ｉｄｄ１とＩｄｄ２とは、次式（２）のように、ゲート幅Ｗｇ１，Ｗｇ２の比に比例した関係になる。
Ｉｄｄ２＝Ｗｇ２／Ｗｇ１・Ｉｄｄ１ ……（２）
【００３４】
これより、ＦＥＴ Ｑ２のゲートバイアス点は、Ｑ１に流れるドレイン電流Ｉｄｄ１によって一義的に決まることが分かる。これに対し、本実施例のように、バイアス用ＦＥＴ Ｑ１と増幅用ＦＥＴ Ｑ２として短チャネルＦＥＴを使用した場合には、Ｑ１，Ｑ２に流れるドレイン電流Ｉｄｄ１とＩｄｄ２とは、次式（３）のような関係になる。
Ｉｄｄ２＝Ｗｇ２／Ｗｇ１・（１＋λ２・Ｖｄｓ２）／（１＋λ１・Ｖｄｓ１）Ｉｄｄ１ ……（３）
【００３５】
ここで、バイアス用ＦＥＴ Ｑ１はゲート端子とドレイン端子が結合されたダイオード接続のＦＥＴであるため、Ｖｄｓ１＝Ｖｇｓ１より、式（３）は次式（４）のように変形させることができる。
Ｉｄｄ２＝Ｗｇ２／Ｗｇ１（１＋λ２・Ｖｄｓ２）／（１＋λ１・Ｖｇｓ１）Ｉｄｄ１ ……（４）
【００３６】
式（４）において、Ｑ２のドレインは電源Ｖｄｄに直列に接続されているため、ドレイン−ソース間電圧Ｖｄｓ２は一定であるが、Ｑ２のゲート−ソース間電圧Ｖｇｓ１は、式（１）を変形した次式（５）より、短チャネル効果でしきい値電圧Ｖｔｈ１がばらつくとＶｇｓ１もばらつくことが分かる。
Ｖｇｓ１＝√（Ｉｄｄ１・Ｌｇ１／Ｋ０・Ｗｇ１）＋Ｖｔｈ１ ……（５）
【００３７】
また、短チャネルＦＥＴを使用した場合には、図１５よりチャネル長変調係数λも製造ばらつきでチップ毎にばらつく。ただし、同一チップ内でのλのばらつきは小さいので、λ１≒λ２である。式（４）より、Ｑ１，Ｑ２のドレイン電流Ｉｄｄ１とＩｄｄ２の電流比はしきい値電圧とλがばらつくと変化することが分かる。よって、ＦＥＴ Ｑ１のドレイン電流Ｉｄｄ１が一定であっても、Ｑ２のドレイン電流Ｉｄｄ２を一定にすることができない。
【００３８】
そこで、この実施例の高周波増幅回路においては、ＦＥＴ Ｑ１の特性（Ｖｔｈ１とλ１）ばらつきに応じて外付けの抵抗Ｒ１の抵抗値を調整することにより、Ｑ４からＱ１へ流されるバイアス電流Ｉｂを変化させて所望の大きさのドレイン電流（アイドル電流）を増幅用ＦＥＴ Ｑ２に流すように設定することとした。しかし、外付けの抵抗Ｒ１の抵抗値を決定するには、バイアス用ＦＥＴ Ｑ１の特性を知る必要がある。ここで、Ｑ１とＱ２は同一チップ上に形成されているため、Ｑ２の特性がばらつくとＱ１の特性が同じようにばらつくようになる。そのため、Ｑ２の特性を測定すればＱ１の特性も分かる。
【００３９】
以下、ＦＥＴ Ｑ２の特性の測定方法について説明する。なお、チャネル長変調係数λを直接測定することはできないので、本実施例においては、チャネル長変調係数λと相関のあるドレイン電圧の変化に応じたしきい値電圧Ｖｔｈの変化量ＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｒｉｎｇ）を測定することとした。
【００４０】
図２には、ＦＥＴ Ｑ２のしきい値電圧ＶｔｈとＤＩＢＬを測定する場合のテスタの接続方法が示されている。同図に示すように、測定に際しては、テスタによりパッドＰ１すなわちＦＥＴ Ｑ２のドレイン端子に所定の電圧Ｖｄｓを印加した状態で、パッドＰ２からＦＥＴ Ｑ２のゲートに印加する電圧Ｖｇｓを変化させて、グランド端子としてのパッドＰ３より流れ出す電流を測定してＱ２のしきい値電圧を検出する。また、パッドＰ１すなわちＦＥＴ Ｑ２のドレイン端子に印加する電圧Ｖｄｓを変化させてしきい値電圧Ｖｔｈの変化量ＤＩＢＬを測定する。
【００４１】
このとき、パッドＰ２とこれに隣接するパッドＰ２’とは電気的に遮断されている。従来のしきい値電圧測定方法を示す図１６と比較すると明らかなように、本実施例では、ＦＥＴ Ｑ２とＱ１のゲート端子間が切断されているので、Ｑ２のゲートからＱ１に向って流れる電流がなくなり、パッドＰ３より流れ出す電流は純粋にＱ２のドレイン電流Ｉｄｄ２のみとなる。従って、ＦＥＴ Ｑ２のしきい値電圧ＶｔｈとＤＩＢＬを正確に測定することができる。
【００４２】
ところで、図１の実施例の高周波電力増幅回路は、これを無線通信システムを構成するパワーモジュールに実装して高周波信号を増幅させる場合には、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１のゲート端子すなわちパッドＰ２とＰ２’とが接続された状態にする必要がある。図３にはパッドＰ２とＰ２’との接続の仕方のバリエーションが示されている。
【００４３】
このうち図３（Ａ）はパッドＰ２とＰ２’の境界にボンディング用のボールＢＢを形成しかつモジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２’とをボンディングワイヤＢＷで接続したものである。モジュールの外部端子ＭＰとパッドＰ２’とを接続する代わりに、端子ＭＰとパッドＰ２とをボンディングワイヤＢＷで接続するようにしてもよい。図３（Ｂ）はパッドＰ２とＰ２’の境界にボンディングワイヤＢＷの一方の端部のボールＢＢを形成して、モジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２との接続と、パッドＰ２とＰ２’との間の接続とを同時に行なうようにしたものである。
【００４４】
また、図３（Ｃ）はモジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２およびＰ２’との間をそれぞれボンディングワイヤＢＷ１，ＢＷ２で接続したものである。さらに、図３（Ｄ）はモジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２’との間をボンディングワイヤＢＷ１で接続し、パッドＰ２とＰ２’との間をボンディングワイヤＢＷ２で接続するようにしたものである。
【００４５】
図３（Ａ），（Ｂ）の場合には、パッドＰ２とＰ２’との間隔は少なくともボンディング用のボールＢＢの径よりも小さい必要がある。例えばボンディングボールの径が８０μｍであれば、電気的接触を得る観点からすればその半分の４０μｍ程度あればよい。一方、ボンディング用のボールＢＢの形成の際に基板にダメージを与えないという観点からは、パッドＰ２とＰ２’との間隔は１０μｍ以下とするのが望ましい。図３（Ｃ），（Ｄ）の場合には、パッドＰ２とＰ２’とは通常のパッドの間隔と同様に比較的離れていても良い。なお、本実施例の高周波電力増幅回路では意味がないが、本発明を適用する回路によっては、パッドＰ２，Ｐ２’に接続されるボンディングワイヤＢＷを形成せずにパッドＰ２とＰ２’との境界にボンディングボールＢＢのみを形成するという態様も考えられる。
【００４６】
図４には、本発明に係る高周波電力増幅回路の第２の実施例の概略構成を示す。図４において、図１の回路と同一の素子および部位には同一の符号を付して重複した説明を省略する。第２の実施例と第１の実施例との差異は、第１の実施例において増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１のゲート端子間に設けられている抵抗Ｒ２の代わりに、バッファ用のアンプＡＭＰを設けている点のみである。このアンプＡＭＰはボルテージフォロワとして機能し、増幅用ＦＥＴ Ｑ２のゲート端子にバイアス用ＦＥＴ Ｑ１のゲート電圧と同一の電圧を与える。
【００４７】
アンプＡＭＰを設けることにより、出力応答特性を向上させることができる。また、アンプＡＭＰにより、抵抗Ｒ２と同様に入力高周波信号ＲＦｉｎがバイアス用ＦＥＴ Ｑ１側へ漏れないようにすることができる。バッファアンプＡＭＰはＣＭＯＳ差動増幅回路などからなり、回路を構成するＭＯＳＦＥＴには、カレントミラー回路を構成するＭＯＳＦＥＴ Ｑ３，Ｑ４と同じく短チャネル効果のない標準ＭＯＳＦＥＴが用いられる。この実施例においても、高周波信号ＲＦｉｎが入力されるパッドＰ２とは別個にパッドＰ２に隣接して、バッファアンプＡＭＰの出力端子が接続されたパッドＰ２’が設けられている。
【００４８】
この実施例においてもパッドを分割しているのは、一般にバッファアンプＡＭＰの出力段には出力ノードと接地点との間に接続された抵抗もしくはプルダウン用のトランジスタが設けられており、パッドを分割しないとこの抵抗もしくはプルダウン用のトランジスタを通してグランドラインＧＮＤへ電流が流れ、通常のテスタでは増幅用ＦＥＴ Ｑ２に流れるドレイン電流Ｉｄｄ２を正確に測定することができないためである。
【００４９】
次に、上記実施例の高周波電力増幅回路とそれを搭載したＲＦパワーモジュールの製造方法の一例を、図５〜図８を用いて説明する。図５は製造方法を工程順に示すフローチャートである。本実施例の製造方法は、ウェハ上に高周波電力増幅回路を形成する前工程は従来と同じであるので、図５には製造工程のうち前工程より後に行なわれる検査工程および組立て工程のみを示す。
【００５０】
半導体ウェハ上に高周波電力増幅回路を構成する素子や配線、パッドなどを形成する前工程（ステップＳ１０）と並行して、図６（Ａ）に示すようなウェハＷＦ上の各チップＣＰとその位置（Ｘ，Ｙ座標）を示すチップ座標データ（図６（Ｂ））を、ウェハ毎に予め作成しておく（ステップＳ２０）。そして、前工程が終了すると、テスタを用いたプローブ検査によってウェハ上の各チップのＦＥＴのしきい値電圧ＶｔｈおよびＤＩＢＬ等の特性を測定し、予め作成しておいたチップ座標データを用いて、チップ毎に測定値をメモリに記憶する（ステップＳ２１）。
【００５１】
次に、ステップＳ２１で得られたチップ毎の測定結果に基づいて各チップの良否判定および測定されたＶｔｈとＤＩＢＬに基づいてＱ２のバイアス点のずれを補正するのに最適な抵抗Ｒ１の抵抗値算出を行なう（ステップＳ２２）。この良否判定では、チップ全体の電流が所定の範囲内に入っているか否かなど通常の良否判定の他に、算出された抵抗Ｒ１の抵抗値が予め用意されている調整用抵抗の範囲に入っているか否かつまり抵抗Ｒ１の調整でＱ２のバイアス点のずれを補正できるか否かの判定も行なう。
【００５２】
次のステップＳ２３では、上記ステップＳ２２で算出された抵抗値に従って測定対象のチップを抵抗値の大きさに応じて予め区分けされている表１に示すような抵抗区分表をデータ変換テーブルとして、当該チップが属するべきカテゴリ番号ＣＡＴ．Ｎｏを決定し、チップを区分けする。
【００５３】
【表１】
【００５４】
その後、ウェハ上の全チップについて、前記チップ座標データを用いて各チップが良品か不良品かを示す情報と調整に使用する抵抗の区分に応じたカテゴリ番号ＣＡＴ．Ｎｏとが１対１で対応された図７に示すような測定データリストを作成し、記憶装置に記憶する（ステップＳ２４）。作成された測定データリストは、後工程におけるチップ選別に利用することができる。
【００５５】
また、この測定データリストに基づいて調整用抵抗Ｒ１として使用する抵抗の数を各ウェハ毎に集計した表２のようなサーマリデータを作成し、記憶装置に記憶する（ステップＳ２５）。このサーマリデータから、モジュールを組み立てる後工程において準備すべき抵抗値毎の部品の数を知ることができる。そして、ウェハ上の全チップについての測定データリストの作成が終了したか否か判定（ステップＳ２６）し、終了していないときはステップＳ２１へ戻って上記手順を次座標のチップについて行ない、全チップについて終了したと判定したときはステップＳ２７へ移行して完成したウェハを上記測定データリストおよびサーマリデータを記憶した記憶媒体と共に出荷し、後工程へ移る。
【００５６】
【表２】
【００５７】
後工程では、先ずウェハをダイシング装置によりチップ毎に切断する（ステップＳ３１）。続いて、ステップＳ２４で作成された測定データリストを用いてカテゴリ別にチップを選別する（ステップＳ３２）。選別されたチップはモジュールの基板上に搭載（ステップＳ３３）され、このとき当該チップのカテゴリに対応した抵抗Ｒ１が選択されて実装される（ステップＳ３４）。その後、ボンディングワイヤを形成（ステップＳ３５）して次工程ヘ移る。
【００５８】
図８は、上記実施例の高周波電力増幅回路の好適なデバイス構造の例を示す。なお、図８には、実施例の高周波電力増幅回路を構成する素子のうち、短チャネルのＦＥＴ Ｑ１，Ｑ２と、抵抗Ｒ２と、標準ＰチャネルＭＯＳＦＥＴＱ３，Ｑ４と、標準ＮチャネルＭＯＳＦＥＴ Ｑ５の構造が代表として１つずつ示されている。
【００５９】
このうち、標準ＮチャネルＭＯＳＦＥＴ Ｑ５は、図４の第２実施例におけるバッファアンプＡＭＰを構成するのに用いられる素子であり、図１の実施例の高周波電力増幅回路では不用とされる。抵抗Ｒ２は、特に制限されるものでないが、この実施例においては、ＦＥＴ Ｑ１，Ｑ２やＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５のゲート電極を形成するポリシリコン層と同一工程で形成されたポリシリコン層からなる。ＦＥＴ Ｑ１，Ｑ２は、１つのドレイン領域ＤＡを挟んで２つのゲート電極ＧＴ１，ＧＴ２が配置され、さらにその両側にソース領域ＳＡ１，ＳＡ２が配置されて、一見すると２つのＦＥＴが存在するかのように見えるが、ゲート電極ＧＴ１とＧＴ２は図示されていない部位で結合されて１つのＦＥＴとして動作するように構成されている。
【００６０】
この実施例の高周波電力増幅回路は、ＮチャネルのＦＥＴ Ｑ１，Ｑ２およびＭＯＳＦＥＴ Ｑ５として横型ＭＯＳを使用し、それらのソース端子を基板の裏面全体に形成されたグランドラインとしての導電層Ｍ−ＧＮＤに接続するようにしている。このような構造のデバイスとすることにより、放熱をし易くして熱抵抗を下げるとともに発振を防止することができる。
【００６１】
かかるデバイス構造を有する高周波電力増幅回路においては、図８の左側に示されているＦＥＴ Ｑ１，Ｑ２の構造を参照すると分かるように、Ｎ＋型ソース領域ＳＡ１，ＳＡ２はエピタキシャル成長層ＥＰＩを貫通するように形成された高濃度のＰ＋＋コンタクト層ＣＮＴ１，ＣＮＴ２を介して、シリコン基板Ｓｉ−ＳＵＢに接続されている。
【００６２】
従って、図１もしくは図４の回路において、ＦＥＴ Ｑ１のソース端子とパッドＰ３との間の符号Ａで示すような箇所にスイッチ素子を設けたくても、図８に示すようなデバイス構造では困難であることが分かる。つまり、ＦＥＴ Ｑ１のソース端子とパッドＰ３との間にスイッチ素子を設けて、このスイッチ素子をオフ状態にし、図１６に示されているようなパッドＰ２からＦＥＴ Ｑ１のゲート端子−ドレイン端子−ソース端子−パッドＰ３へ至るリーク電流ＩＬのパスを遮断して、ＦＥＴ Ｑ２に流れるドレイン電流を正確に測定するようなことができない。よって、図１や図４の実施例のように、高周波信号ＲＦｉｎの入力パッドＰ２を分割することは、図８のようなデバイス構造を有する高周波電力増幅回路にとっては、Ｑ２に流れるドレイン電流を正確に測定する上で極めて有効な対策である。
【００６３】
さらに、図８に示されているように、増幅用ＦＥＴ Ｑ１，Ｑ２はゲート電極直下のチャネル領域とドレイン領域ＤＡとの間のＮ領域（ドレイン領域ＤＡよりも低濃度）ＮＡ１，ＮＡ２の長さが、標準のＭＯＳＦＥＴ Ｑ５のチャネル−ドレイン間Ｎ領域やＰチャネルのＱ３，Ｑ４のチャネル−ドレイン間Ｐ領域よりも長くなるように形成されており、これによりＱ１，Ｑ２はＱ３〜Ｑ５よりも高い耐圧を有するようにされている。
【００６４】
図９は、本発明を適用した高周波電力増幅回路を用いたＲＦパワーモジュールの実施例を示す。この実施例のＲＦパワーモジュールＲＰＭは、図１あるいは図４のような構成を有する３個の高周波電力増幅回路ＰＡ１，ＰＡ２，ＰＡ３が、調整用抵抗Ｒ１１，Ｒ１２，Ｒ１３とインダクタンス素子Ｌ１，Ｌ２，Ｌ３および増幅する高周波信号の直流成分をカットする容量素子Ｃ０，Ｃ１，Ｃ２，Ｃ３と共にセラミック基板のような１つの絶縁基板上に実装されてなる。
【００６５】
高周波電力増幅回路ＰＡ１，ＰＡ２，ＰＡ３は従属接続すなわち前段の高周波電力増幅回路の出力端子（パッドＰ１）が次段の高周波電力増幅回路の入力端子（パッドＰ２）に順次接続された多段構成にされている。抵抗Ｒ１１，Ｒ１２，Ｒ１３は図１の実施例における抵抗Ｒ１に相当する素子である。１段目と２段目の高周波電力増幅回路ＰＡ１，ＰＡ２を１つの半導体チップ上に形成し、３段目の高周波電力増幅回路ＰＡ３のみ別の半導体チップ上に形成するようにしてもよい。さらに、上記のような３段接続の高周波電力増幅回路ＰＡ１，ＰＡ２，ＰＡ３を１つのモジュール基板上に２組実装して、例えばＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）の送信信号とＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）の送信信号をそれぞれ増幅できるように構成しても良い。
【００６６】
インダクタンス素子Ｌ１〜Ｌ３は、セラミックなどの絶縁基板上に形成されたマイクロストリップ線路などから構成することができる。直流カットの容量素子Ｃ０〜Ｃ３はディスクリートの部品でも良いが、絶縁基板として複数の誘電体層を積層したものを用いる場合には、いずれかの誘電体層の表裏にそれぞれ対向するように形成された導電体層を電極とする容量を用いるようにしても良い。
【００６７】
１段目と２段目の高周波電力増幅回路ＰＡ１，ＰＡ２は、カレントミラー回路を構成する転写元のＭＯＳＦＥＴ Ｑ３とそのドレイン端子に接続される調整用抵抗Ｒ１を共用させ、バイアス電流Ｉｂ１，Ｉｂ２を供給するそれぞれのＭＯＳＦＥＴ Ｑ４のゲート端子を、共通の転写元ＭＯＳＦＥＴ Ｑ３のゲート端子に接続して、Ｑ４のサイズを変えることでそれぞれの増幅用ＦＥＴ Ｑ２に応じたバイアス電流Ｉｂ１，Ｉｂ２を流すように構成しても良い。また、図９のＲＦパワーモジュールでは、高周波電力増幅回路が３段接続されているが、２段あるいは４段以上であっても良い。
【００６８】
図９のＲＦパワーモジュールはパワー制御端子を持たないので、パワー制御はＲＦパワーモジュールよりも前段の回路において高周波信号の振幅を制御することで行なうようにしたＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）方式やＷＣＤＭＡ（Ｗｉｄｅ−ｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式の通信が可能な携帯電話機を構成する場合に利用することができる。
【００６９】
ここで、ＥＤＧＥ方式とは、データ通信を３π／８ｒｏｔａｔｉｎｇ８−ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調で行なう方式である。この８−ＰＳＫ変調は、ＰＳＫ変調における搬送波の位相シフトにさらに振幅シフトを加えたようなＡＰＳＫ変調であるので、ＥＤＧＥ方式の携帯電話機では、ＲＦパワーモジュールよりも前段の回路において、送信データに基づく高周波信号の振幅変調と出力レベル指示信号に基づく高周波信号の振幅制御を行なうようなシステム構成を採用するのが有効である。
【００７０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施例では、バイアス用ＦＥＴ Ｑ１に供給するバイアス電流Ｉｂを、カレントミラー回路を構成するＭＯＳＦＥＴ Ｑ３と直列に接続される外付けの抵抗Ｒ１の抵抗値を調整することで調整するようにしているが、図１０に示すように、バイアス用ＦＥＴ Ｑ１のドレイン端子をパッドＰ５に接続し、チップの外部において該パッドＰ５に接続される定電流源ＣＩの電流を調整することでバイアス電流Ｉｂを調整するように構成しても良い。その場合にも、定電流源ＣＩを構成する抵抗を、前記実施例のようにして測定した増幅用ＦＥＴ Ｑ２の特性に基づいて選択もしくは調整するようにすることができる。
【００７１】
あるいは、図１０において定電流源ＣＩの代わりに、所望の値に設定された定電圧が印加される端子とパッドＰ５との間に接続された調整用抵抗を設け、この抵抗の値を前記実施例のようにして測定した増幅用ＦＥＴ Ｑ２の特性に基づいて決定するようにしても良い。さらに、バイアス用ＦＥＴ Ｑ１を並列形態の複数のＦＥＴで構成し、前記実施例のようにして測定した増幅用ＦＥＴ Ｑ２の特性に基づいて使用するＦＥＴの数を決定し、それに応じて不要な数のＦＥＴを切断もしくは必要な数のＦＥＴを接続するようにしても良い。
【００７２】
また、前記実施例では、高周波信号ＲＦｉｎが入力されるパッドＰ２を分割してパッドＰ２からバイアス用ＦＥＴ Ｑ１側へのリーク電流のパスを遮断した状態で増幅用ＦＥＴ Ｑ２のドレイン電流を測定するように構成しているが、図４のようなバッファアンプＡＭＰ１を設けた実施例では、バッファアンプＡＭＰ１をオフすなわち出力をハイインピーダンスに制御した状態で増幅用ＦＥＴ Ｑ２のドレイン電流を測定するように構成してもよい。バッファアンプＡＭＰ１の吸込み電流をカットするスイッチを設けて測定時にそのスイッチやアンプＡＭＰ１の動作電流をオフさせるようにしても良い。
【００７３】
さらに、前記実施例では、バイアス用トランジスタＱ１と増幅用トランジスタＱ２がＭＯＳＦＥＴで構成されている場合を説明したが、Ｑ１，Ｑ２がＳｉＧｅＭＯＳＦＥＴやＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）、ＳｉＧｅＨＢＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等他のトランジスタである場合にも、本実施例を適用することにより同様な効果を得ることができる。
【００７４】
図１１にはＳｉＧｅＭＯＳＦＥＴの構造を、図１２にはＳｉＧｅＨＢＴの構造をそれぞれ示す。ＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＢＴ、ＨＥＭＴの素子の構造は、公知のものと同様であるので、図示を省略する。図１１において、Ｓｉ−ＳＵＢはシリコン基板、ＧＴはポリシリコン・ゲート電極、ＤＴはドレイン電極、ＤＡはドレイン領域、ＳＡはソース領域、ＳＴは基板の裏面に全面的に形成されたソース電極、ＢＰはＰ型ソース打抜き層、ＳＧＩは絶縁膜である。
【００７５】
図１２において、Ｓｉ−ＳＵＢはシリコン基板、ＢＴはポリシリコン・ベース電極、ＥＴはエミッタ電極、ＣＴはコレクタ電極、ＣＡは基板Ｓｉ−ＳＵＢ上に形成された低濃度Ｎ型エピタキシャル層からなるコレクタ領域、ＢＡはエピタキシャル層上に形成されたＰ型ＳｉＧｅ層からなるベース領域、ＥＡはＳｉＧｅ層の表面に形成されたＮ型拡散層からなるエミッタ領域である。
【００７６】
かかる構造のＨＢＴや一般的な縦型のバイポーラ・トランジスタにおいては、ＦＥＴにおけるような短チャネル効果はないが、代わりにアーリー効果がある。そのため、図１や図４のバイアス用トランジスタＱ１と増幅用トランジスタＱ２としてバイポーラ・トランジスタを使用した図１３のような高周波電力増幅回路で、高周波電力増幅特性を向上させるためトランジスタのベースの厚みを薄くした素子を形成した場合、製造ばらつきで素子サイズ（ベースの厚み）がチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついて高周波電力増幅特性の安定性が図れなくなるおそれがあるが、前記実施例の手法でトランジスタの特性を測定し、調整用抵抗Ｒ１を調整することでバイアス点を補正することができ、これによって高周波電力増幅特性の安定化を図ることができる。
【００７７】
特に、図１２のような構造のＨＢＴを図１や図４のバイアス用トランジスタＱ１と増幅用トランジスタＱ２として使用する場合、トランジスタＱ１のエミッタと外部端子Ｐ３との間にオン・オフ用のスイッチ素子を設けて、特性測定時にトランジスタＱ２からのリーク電流が流れるパスを遮断するのは困難であるので、前記実施例のようにパッドＰ２を２つに分割するのが極めて有効である。
【００７８】
また、前記実施例では、外付けの抵抗Ｒ１の値を調整することによりＭＯＳＦＥＴ Ｑ３，Ｑ４のカレントミラー回路からバイアス用トランジスタＱ１に供給されるバイアス電流Ｉｂを調整して増幅用ＦＥＴ Ｑ２のゲートバイアス点を調整するとしたが、増幅用トランジスタＱ２がバイポーラ・トランジスタからなる場合には、通常動作状態においてＱ１，Ｑ２のゲート端子間に設けられている抵抗Ｒ２に電流が流れるので、抵抗Ｒ２をトリミング可能に構成しておいて、増幅用トランジスタＱ２の測定値に応じて抵抗Ｒ２の抵抗値を調整して増幅用トランジスタＱ２のバイアス点を調整するようにしても良い。
【００７９】
抵抗Ｒ２をトリミング可能にする方法としては、予め複数の抵抗素子を設けておいて設定したい抵抗値に応じて抵抗素子を切断したり、抵抗をポリシリコン層等により形成しておいてレーザーアニール等で抵抗値を変化させる方法などがある。
【００８０】
さらに、前記実施例においては、トランジスタＱ１，Ｑ２のゲートもしくはベース端子に接続され高周波信号が入力されるパッドＰ２を２つに分割して並べて配置したものを説明したが、分割したパッドを異なる導電層でそれぞれ形成し、絶縁膜を介して上下に重ねて配置しておいて、Ｑ２の特性測定後に高電圧を印加する等によって絶縁膜を破壊して上下の導電層（パッド）を電気的に接続させるようにしてもよい。
【００８１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、本発明に従うと、増幅用トランジスタの特性を正確に測定することが可能になり、これにより調整用抵抗の抵抗値を増幅用トランジスタの特性の測定結果に応じて決定し調整するだけで、ＦＥＴの短チャネル効果等に起因するバイアス点のずれを補正し、高周波電力増幅回路チップ間の高周波電力増幅特性のばらつきを減少させることができる。
【００８２】
また、本発明に従うと、高周波電力増幅回路の増幅用トランジスタとしてチャネル長の短いＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを使用して高周波電力増幅特性を向上させかつ小型化を図る場合にも、モジュール間の特性のばらつきを低減することができるとともに、そのようなモジュールを従来の製造プロセスを大幅に変更することなく製造することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る高周波電力増幅回路の第１の実施例の概略構成を示す回路構成図である。
【図２】実施例の高周波電力増幅回路のＦＥＴ Ｑ２のしきい値電圧ＶｔｈとＤＩＢＬを測定する場合のテスタの接続方法を示す回路構成図である。
【図３】実施例の高周波電力増幅回路におけるパッドＰ２とＰ２’との接続の仕方のバリエーションを示す説明図である。
【図４】本発明に係る高周波電力増幅回路の第２の実施例の概略構成を示す回路構成図である。
【図５】実施例の高周波電力増幅回路とそれを搭載したＲＦパワーモジュールの製造方法の一例を工程順に示すフローチャートである。
【図６】ウェハ上の各チップとその位置（Ｘ，Ｙ座標）との対応を示すチップ座標データ図である。
【図７】実施例のＲＦパワーモジュールの製造工程の途中で作成される測定データリストの一例を示す説明図である。
【図８】実施例の高周波電力増幅回路の好適なデバイス構造の一例を示す断面図である。
【図９】本発明を適用した高周波電力増幅回路を用いたＲＦパワーモジュールの実施例を示す回路構成図である。
【図１０】本発明に係る高周波電力増幅回路の変形例を示す回路構成図である。
【図１１】本発明に係る高周波電力増幅回路の増幅用トランジスタとしてＳｉＧｅＭＯＳＦＥＴを用いる場合の素子構造の一例を示す断面図である。
【図１２】本発明に係る高周波電力増幅回路の増幅用トランジスタとしてＳｉＧｅＨＢＴを用いる場合の素子構造の一例を示す断面図である。
【図１３】ＦＥＴの代わりにバイポーラ・トランジスタを用いた高周波電力増幅回路の概略構成を示す回路構成図である。
【図１４】従来の高周波電力増幅回路の一例を示す回路構成図である。
【図１５】ＦＥＴのチャネルの長さを短くしたときのチャネル長と、しきい値電圧Ｖｔｈおよびチャネル長変調係数λとの関係を示すグラフである。
【図１６】従来の高周波電力増幅回路を構成するＦＥＴの特性を測定する場合のテスタの接続方法を示す回路構成図である。
【符号の説明】
Ｑ１ バイアス用トランジスタ（短チャネルトランジスタ）
Ｑ２ 増幅用トランジスタ（短チャネルトランジスタ）
Ｑ３，Ｑ４ カレントミラー回路を構成するトランジスタ（標準トランジスタ）
Ｒ１ 調整用抵抗（外付け抵抗）
Ｐ１〜Ｐ５ パッド（外部端子）
【発明の属する技術分野】
本発明は、高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品に適用して有効な技術に関し、特にカレントミラー方式で増幅用トランジスタにバイアスを与える高周波電力増幅回路におけるバイアス点のばらつきを低減させる技術および高周波電力増幅用電子部品の製造方法に関する。
【０００２】
【従来の技術】
携帯電話機等の無線通信装置（移動体通信装置）の送信側出力部には、ＭＯＳＦＥＴ（電界効果トランジスタ）やＧａＡｓ−ＭＥＳＦＥＴ等の半導体増幅素子を用いた高周波電力増幅回路（一般には多段構成にされる）が組み込まれている。
この高周波電力増幅回路は、一般に、増幅用トランジスタとそのバイアス回路、電源電圧制御回路などを含んだ半導体チップが、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に他の半導体チップや容量などのディスクリート部品とともに実装されて、上記プリント配線やボンディングワイヤで各部品が結合されることで一つの電子部品として構成されることが多い。この電子部品はＲＦパワーモジュールと呼ばれる。
【０００３】
ところで、携帯電話機用ＲＦパワーモジュールに使用する半導体チップは、モジュールの高性能化と小型化を図るため高集積化が進められている。また、近年においては、高周波電力増幅特性の安定化の観点から、図１４に示すように、増幅用トランジスタＱ２とゲート共通接続されたバイアス用トランジスタＱ１を設け、トランジスタＱ３，Ｑ４からなり定電流源ＣＩからの電流を転写するカレントミラー回路によりバイアス電流Ｉｂを生成し、このバイアス電流Ｉｂをバイアス用トランジスタＱ１に流してカレントミラー方式で増幅用トランジスタＱ２にバイアスを与えるようにしたＲＦパワーモジュールに関する発明が提案されている（例えば特許文献１参照）。
【０００４】
かかるカレントミラー方式で増幅用ＦＥＴにバイアスを与えるＲＦパワーモジュールは、ＦＥＴのしきい値電圧（Ｖｔｈ）がばらついても増幅用トランジスタＱ２に流れるドレイン電流が変化しないため、補正が不要であり歩留まりも向上するという利点がある。
【０００５】
【特許文献１】
特開２００３−０１７９５４号公報
【０００６】
【発明が解決しようとする課題】
ＲＦパワーモジュールの高周波電力増幅特性を向上させ高集積化を図る上で、増幅用ＦＥＴのチャネルの長さを短くすることが有効である。しかしながら、ＦＥＴはそのチャネルの長さを短くすると、図１５に示すように、チャネル長のばらつきによりしきい値電圧Ｖｔｈとチャネル長変調係数λが大きくばらつくという現象があることが知られている。かかる現象は短チャネル効果と呼ばれている。
【０００７】
カレントミラー方式で増幅用ＦＥＴにバイアスを与えるＲＦパワーモジュールでは、ＦＥＴのしきい値電圧Ｖｔｈやチャネル長変調係数λがばらつくと、所望の電流ミラー比が得られなくなるため増幅用ＦＥＴのアイドル電流が所望の値からずれてしまい、必要な出力電力が出ないなど所望の高周波電力増幅特性が得られなくなるとともに、消費電力が増大してしまうという問題が発生する。しかるに、上記先願発明を始め従来のカレントミラー方式のＲＦパワーモジュールにおいては、ＦＥＴの短チャネル効果によるバイアス点のずれについては何ら考慮を払っていなかった。そのため、何らかの補正対策をとらないとモジュール間の高周波電力増幅特性のばらつきが無視でないほど大きくなってしまうという課題がある。
【０００８】
また、ＦＥＴの短チャネル効果によるバイアス点のずれを補正する場合、ＦＥＴの特性を正確に測定する必要があるが、図１４に示すような回路におけるＦＥＴの特性を通常のテスタで測定する場合、一般的な測定方法に従って図１６に示すように、パッドＰ１からＦＥＴ Ｑ２のドレイン端子に所定の電圧Ｖｄｓを印加し、パッドＰ２からＦＥＴ Ｑ２のゲート端子に印加する電圧Ｖｇｓを変化させて、グランド端子としてのパッドＰ３より流れ出す電流の大きさを測定してＱ２のしきい値電圧を算出する方法が考えられる。
【０００９】
しかし、この測定方法に従うと、ＦＥＴ Ｑ２とカレントミラーをなすＦＥＴＱ１がゲートとドレインが結合されたいわゆるダイオード接続の素子であるため、パッドＰ２からＱ１を通ってＰ３へ流れるリーク電流ＩＬによってＱ２に流れるドレイン電流Ｉｄｄ２のみを正確に測定することが困難であるという課題があることが明らかになった。
【００１０】
なお、パッドＰ２からＱ１を通ってＰ３へ流れるリーク電流ＩＬをカットするため、図１６の符号Ａで示すような箇所にスイッチ素子（トランジスタ）を設けることも考えたが、そのようにすると新たに挿入したトランジスタのオン抵抗等の影響で増幅用ＦＥＴ Ｑ２のバイアス点が変化してしまうという問題点が発生するため望ましくない。
【００１１】
さらに、図１４の回路においてＦＥＴ Ｑ１〜Ｑ４の代わりにバイポーラ・トランジスタを使用した高周波増幅回路もある。バイポーラ・トランジスタでは短チャネル効果はないが、代わりにベース・エミッタ間電圧を一定に保ってもコレクタ・エミッタ間電圧が増加するに従って実効ベース幅が減少してコレクタ電流が増加するというアーリー効果がある。そのため、バイポーラ・トランジスタを使用した高周波増幅回路において高周波電力増幅特性を向上させるためにトランジスタのベースの厚みを薄くした素子を形成した場合、製造ばらつきで素子サイズ（ベースの厚み）がチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついて高周波電力増幅特性の安定性が図れなくなるおそれがある。なお、バイポーラ・トランジスタからなるカレントミラー回路では、エミッタサイズ比に応じたコレクタ電流が流れる。
【００１２】
本発明の目的は、カレントミラー方式で増幅用ＦＥＴにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、ＦＥＴの短チャネル効果によるバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１３】
本発明の他の目的は、カレントミラー方式で増幅用トランジスタにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、バイポーラ・トランジスタのアーリー効果によるバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１４】
本発明のさらに他の目的は、カレントミラー方式で増幅用トランジスタにバイアスを与えるようにした高周波電力増幅用電子部品（ＲＦパワーモジュール）において、増幅用トランジスタの特性を正確に測定してバイアス点のずれを補正し高周波電力増幅特性のばらつきを減らすことができるようにすることにある。
【００１５】
本発明のさらに他の目的は、高周波電力増幅特性のばらつきが小さくかつ小型・高集積化が可能な高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ高周波電力増幅用電子部品（ＲＦパワーモジュール）を提供することにある。
【００１６】
本発明のさらに他の目的は、高周波電力増幅特性のばらつきが小さな高周波電力増幅用電子部品（ＲＦパワーモジュール）の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本出願の第１の発明は、高周波電力増幅回路の増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路（ＲＦパワーモジュール）において、上記増幅用トランジスタの制御端子（ゲート端子またはベース端子）に高周波信号の入力端子以外のパスから電流が流入または流出するのを阻止する遮断手段を設けるようにしたものである。
【００１８】
具体的には、例えば上記増幅用トランジスタの制御端子に接続されたパッド（外部端子）とは別個に、増幅用トランジスタとカレントミラー接続されるバイアス用トランジスタの制御端子に接続された第２のパッドを設け、通常使用時には上記２つのパッドをボンディング用のボールもしくはワイヤで電気的に接続された状態にする。ここで、望ましくは、上記２つのパッドは互いに近接して設けるようにする。
【００１９】
上記した手段によれば、遮断手段ないしはパッドを別個に設けたことにより増幅用トランジスタの制御端子とバイアス用トランジスタの制御端子とを分離することができ、これによりリーク電流がなくなり増幅用トランジスタの特性を正確に測定することが可能になる。また、上記２つのパッドを近接して設けることにより、ボンディング用のボールの形成のみで２つのパッドを電気的に接続させることができるため、何ら製造工程を変更することなく、増幅用トランジスタの特性の測定が可能になる。また、増幅用トランジスタとして短チャネルのＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを使用することにより、高周波電力増幅特性を向上させるようにした場合に、製造ばらつきで増幅用トランジスタの特性が所望の値からずれたとしても正確にその特性を測定することができる。
【００２０】
さらに、上記バイアス用トランジスタと直列に短チャネルでない標準のトランジスタを接続するとともに、該トランジスタと共にカレントミラー回路を構成するダイオード接続のトランジスタを設け、このダイオード接続のトランジスタの端子を他のパッドに接続する。これにより、当該他のパッドに接続される外付け抵抗の抵抗値を、前記増幅用トランジスタの特性の測定結果に応じて調整するだけで、増幅用トランジスタの特性のばらつきを補正することができる。
【００２１】
本出願の第２の発明は、高周波電力増幅回路の増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路の製造プロセスにおいて、前処理後のウェハのプローブ検査工程で各チップ毎に増幅用トランジスタの特性を測定して調整用抵抗の抵抗値を決定してテーブルデータとして記憶装置に記憶しておいて、モジュールとして組み立てる後工程において上記テーブルデータを用いて実装される高周波電力増幅回路に最適な調整用抵抗を選択して同一基板上に実装させるようにしたものである。
【００２２】
かかる製造方法によれば、プローブ検査工程の測定結果に基づいて使用する調整用抵抗が決定され、決定した抵抗値を有する抵抗素子を高周波電力増幅回路と組み合わせて実装するだけで、特性のばらつきの小さな高周波電力増幅用電子部品（ＲＦパワーモジュール）を得ることができる。これにより、高周波電力増幅回路の増幅用トランジスタとしてチャネル長の短いＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを使用して高周波電力増幅特性を向上させかつ小型化を図る場合にも、モジュール間の特性のばらつきを低減することができるとともに、そのようなモジュールを従来の製造プロセスを大幅に変更することなく製造することができるようになる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明に係る高周波電力増幅回路の第１の実施例の概略構成を示す。特に制限されるものでないが、図１の実施例の高周波電力増幅回路は、１つの半導体チップ上に半導体集積回路として構成される。ＲＦパワーモジュールは、かかる高周波電力増幅回路が例えば３個従属接続され、外付けの抵抗素子や容量素子と共にセラミック等の絶縁基板上に実装されて構成される。各段の高周波電力増幅回路は、それぞれ構成としては図１のものと同じであるが、増幅用ＦＥＴのサイズ（ゲート幅）は異なっており、１段目、２段目、３段目の順にサイズが大きいものが用いられる。
【００２４】
この実施例の高周波電力増幅回路は、出力パッドＰ１とグランドラインＧＮＤとの間に接続された増幅用ＦＥＴ Ｑ２と、該増幅用ＦＥＴ Ｑ２とゲート共通接続されたバイアス用ＦＥＴ Ｑ１と、該バイアス用ＦＥＴ Ｑ１のドレイン端子と電源電圧端子Ｐ４との間にＱ１と直列に接続されたＰチャネル型の標準ＭＯＳＦＥＴ Ｑ４と、該ＭＯＳＦＥＴ Ｑ４とゲート共通接続されたＰチャネル型の標準ＭＯＳＦＥＴ Ｑ３とからなり、ＭＯＳＦＥＴ Ｑ１とＱ３がそれぞれそのゲートとドレインが結合されたダイオード接続とされることにより、Ｑ１とＱ２とがカレントミラー回路を構成し、Ｑ３とＱ４とがカレントミラー回路を構成している。
【００２５】
このようにバイアス用ＦＥＴ Ｑ１に電流を供給するＭＯＳＦＥＴ Ｑ３とＱ４がカレントミラー接続され、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１とがカレントミラー接続されているため、電源電圧Ｖｄｄの変動や温度の変動によりＱ１，Ｑ２のＶｔｈが変化しても、Ｑ１のゲートバイアス点を安定化させ、Ｑ１の高周波電力増幅特性の変動を小さくすることができる。
【００２６】
ＭＯＳＦＥＴ Ｑ３のドレイン端子はパッドＰ５に接続され、該パッドＰ５には上記ＭＯＳＦＥＴ Ｑ３と直列をなすように外付けの抵抗Ｒ１が接続され、この抵抗Ｒ１の値を調整することによりＭＯＳＦＥＴ Ｑ３，Ｑ４，Ｑ１に流れる電流を調整して増幅用ＦＥＴ Ｑ２のゲートバイアス点を調整できるようにされている。チップ外部にてパッドＰ１，Ｐ２に接続された容量Ｃ１，Ｃ２は高周波信号の直流成分をカットする容量素子、Ｌ１はパッドＰ１と電源電圧Ｖｄｄとの間に接続されたインピーダンス整合用のインダクタンスである。インダクタンスＬ１は、モジュールの基板上に形成されたマイクロストリップラインにより構成することができる。
【００２７】
また、この実施例の高周波電力増幅回路は、増幅用ＦＥＴ Ｑ２のゲート端子に高周波信号ＲＦｉｎを入力するためのパッドＰ２とは別個に、パッドＰ２’が設けられており、該パッドＰ２’には抵抗Ｒ２を介して前記バイアス用ＦＥＴ Ｑ１のゲート端子が接続されている。抵抗Ｒ２は、バイアス用ＦＥＴ Ｑ１側に高周波成分が漏れないようにする素子である。パッドＰ２とＰ２’は、モジュールを構成するとして実装された状態ではボンディングボール等により接続されて同一の信号が入力されるようにされる。そのため、この実施例では、パッドＰ２とＰ２’との間隔は、ボンディングボールの径として８５μｍを想定した場合、例えば１０μｍのような小さな間隔とされる。なお、パッドＰ２とＰ２’はそれぞれ一辺の長さが１１０μｍのような大きさとされる。
【００２８】
カレントミラーを構成する標準ＭＯＳＦＥＴ Ｑ３とＱ４はゲート幅が例えば１：４のような比とされることにより、Ｑ４にはＱ３の４倍の電流が流れるようにされる。また、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１もカレントミラーを構成しており、Ｑ１とＱ２はゲート幅が例えば１：数１００〜１０００のような比とされることにより、Ｑ２にはＱ１の数１００〜１０００倍近い大きさの電流が流れるようにされる。この実施例においては、ＭＯＳＦＥＴ Ｑ３とＱ４はそのチャネル長が２μｍのような値とされているのに対し、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１のチャネル長は例えば０．３μｍのような値とされ、標準ＭＯＳＦＥＴ Ｑ３とＱ４よりもチャネル長が短い短チャネルのＦＥＴとされている。
【００２９】
これにより、増幅用ＦＥＴ Ｑ２の高周波増幅特性は、標準ＭＯＳＦＥＴを使用する場合よりも良好にされる。また、増幅用ＦＥＴ Ｑ２のチャネル長が短いことにより、Ｑ２の占有面積も小さくされ、標準のＭＯＳＦＥＴを使用する場合よりもチップサイズが小さくなる。
【００３０】
この実施例においては、バイアス用ＦＥＴ Ｑ１に流すバイアス電流Ｉｂを生成するカレントミラー回路を構成するＭＯＳＦＥＴ Ｑ３，Ｑ４は、チャネル長が２μｍの標準ＭＯＳＦＥＴが用いられているため、製造ばらつきでチャネル長がずれても図１５から分かるように素子の特性（Ｖｔｈ，λ）はほとんどずれない。そのため、ＭＯＳＦＥＴ Ｑ３からバイアス用ＦＥＴ Ｑ１に流されるバイアス電流Ｉｂは製造ばらつきにかかわらずほぼ一定にすることができる。
【００３１】
一方、増幅用ＦＥＴ Ｑ２およびこれとカレントミラー接続されたバイアス用ＦＥＴ Ｑ１は、そのチャネル長が短いことにより、プロセスのばらつきでＦＥＴ Ｑ１，Ｑ２のチャネル長がばらつくと、これに応じてＦＥＴの特性（しきい値電圧Ｖｔｈやチャネル長変調係数λ）が図１５に示すようにばらついてしまう。その結果、バイアス用ＦＥＴ Ｑ１と増幅用ＦＥＴ Ｑ２に流れる電流比が変化し、Ｑ２のゲートバイアス点がずれて高周波増幅特性がばらつくことになる。
【００３２】
具体的には、バイアス用ＦＥＴ Ｑ１と増幅用ＦＥＴ Ｑ２として標準ＭＯＳＦＥＴを使用した場合には、ＭＯＳＦＥＴ Ｑ４から供給される電流Ｉｂが、ＦＥＴ Ｑ１がＶｄｓ＞（Ｖｇｓ−Ｖｔｈ）＞０なる飽和領域で動作するような値に設定されていると、Ｑ１のゲート端子にはＱ２のゲート電圧と同一の電圧が印加されているため、Ｑ１，Ｑ２には飽和領域におけるドレイン電流特性を示す次式（１）で表わされるような電流Ｉｄｄが流れる。
Ｉｄｄ１＝Ｋ０・Ｗｇ１／Ｌｇ１・（Ｖｇｓ１−Ｖｔｈ１）２
Ｉｄｄ２＝Ｋ０・Ｗｇ２／Ｌｇ２・（Ｖｇｓ２−Ｖｔｈ２）２ ……（１）
【００３３】
ここで、Ｋ０はＦＥＴの単位トランスコンダクタンス係数、Ｗｇ１，Ｗｇ２はＦＥＴ Ｑ１，Ｑ２のゲート幅、Ｌｇ１，Ｌｇ２はＦＥＴ Ｑ１，Ｑ２のゲート長である。ＦＥＴ Ｑ１とＱ２が同一半導体チップ上に形成されている場合、チップ内での素子サイズのばらつきは極めて小さいので、Ｌｇ１＝Ｌｇ２である。また、しきい値電圧Ｖｔｈ１とＶｔｈ２の差もほとんどない。ゲート幅Ｗｇ１，Ｗｇ２は前述したように、１：数１００〜１０００の比とされる。そのため、式（１）より、Ｑ１，Ｑ２に流れるドレイン電流Ｉｄｄ１とＩｄｄ２とは、次式（２）のように、ゲート幅Ｗｇ１，Ｗｇ２の比に比例した関係になる。
Ｉｄｄ２＝Ｗｇ２／Ｗｇ１・Ｉｄｄ１ ……（２）
【００３４】
これより、ＦＥＴ Ｑ２のゲートバイアス点は、Ｑ１に流れるドレイン電流Ｉｄｄ１によって一義的に決まることが分かる。これに対し、本実施例のように、バイアス用ＦＥＴ Ｑ１と増幅用ＦＥＴ Ｑ２として短チャネルＦＥＴを使用した場合には、Ｑ１，Ｑ２に流れるドレイン電流Ｉｄｄ１とＩｄｄ２とは、次式（３）のような関係になる。
Ｉｄｄ２＝Ｗｇ２／Ｗｇ１・（１＋λ２・Ｖｄｓ２）／（１＋λ１・Ｖｄｓ１）Ｉｄｄ１ ……（３）
【００３５】
ここで、バイアス用ＦＥＴ Ｑ１はゲート端子とドレイン端子が結合されたダイオード接続のＦＥＴであるため、Ｖｄｓ１＝Ｖｇｓ１より、式（３）は次式（４）のように変形させることができる。
Ｉｄｄ２＝Ｗｇ２／Ｗｇ１（１＋λ２・Ｖｄｓ２）／（１＋λ１・Ｖｇｓ１）Ｉｄｄ１ ……（４）
【００３６】
式（４）において、Ｑ２のドレインは電源Ｖｄｄに直列に接続されているため、ドレイン−ソース間電圧Ｖｄｓ２は一定であるが、Ｑ２のゲート−ソース間電圧Ｖｇｓ１は、式（１）を変形した次式（５）より、短チャネル効果でしきい値電圧Ｖｔｈ１がばらつくとＶｇｓ１もばらつくことが分かる。
Ｖｇｓ１＝√（Ｉｄｄ１・Ｌｇ１／Ｋ０・Ｗｇ１）＋Ｖｔｈ１ ……（５）
【００３７】
また、短チャネルＦＥＴを使用した場合には、図１５よりチャネル長変調係数λも製造ばらつきでチップ毎にばらつく。ただし、同一チップ内でのλのばらつきは小さいので、λ１≒λ２である。式（４）より、Ｑ１，Ｑ２のドレイン電流Ｉｄｄ１とＩｄｄ２の電流比はしきい値電圧とλがばらつくと変化することが分かる。よって、ＦＥＴ Ｑ１のドレイン電流Ｉｄｄ１が一定であっても、Ｑ２のドレイン電流Ｉｄｄ２を一定にすることができない。
【００３８】
そこで、この実施例の高周波増幅回路においては、ＦＥＴ Ｑ１の特性（Ｖｔｈ１とλ１）ばらつきに応じて外付けの抵抗Ｒ１の抵抗値を調整することにより、Ｑ４からＱ１へ流されるバイアス電流Ｉｂを変化させて所望の大きさのドレイン電流（アイドル電流）を増幅用ＦＥＴ Ｑ２に流すように設定することとした。しかし、外付けの抵抗Ｒ１の抵抗値を決定するには、バイアス用ＦＥＴ Ｑ１の特性を知る必要がある。ここで、Ｑ１とＱ２は同一チップ上に形成されているため、Ｑ２の特性がばらつくとＱ１の特性が同じようにばらつくようになる。そのため、Ｑ２の特性を測定すればＱ１の特性も分かる。
【００３９】
以下、ＦＥＴ Ｑ２の特性の測定方法について説明する。なお、チャネル長変調係数λを直接測定することはできないので、本実施例においては、チャネル長変調係数λと相関のあるドレイン電圧の変化に応じたしきい値電圧Ｖｔｈの変化量ＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｒｉｎｇ）を測定することとした。
【００４０】
図２には、ＦＥＴ Ｑ２のしきい値電圧ＶｔｈとＤＩＢＬを測定する場合のテスタの接続方法が示されている。同図に示すように、測定に際しては、テスタによりパッドＰ１すなわちＦＥＴ Ｑ２のドレイン端子に所定の電圧Ｖｄｓを印加した状態で、パッドＰ２からＦＥＴ Ｑ２のゲートに印加する電圧Ｖｇｓを変化させて、グランド端子としてのパッドＰ３より流れ出す電流を測定してＱ２のしきい値電圧を検出する。また、パッドＰ１すなわちＦＥＴ Ｑ２のドレイン端子に印加する電圧Ｖｄｓを変化させてしきい値電圧Ｖｔｈの変化量ＤＩＢＬを測定する。
【００４１】
このとき、パッドＰ２とこれに隣接するパッドＰ２’とは電気的に遮断されている。従来のしきい値電圧測定方法を示す図１６と比較すると明らかなように、本実施例では、ＦＥＴ Ｑ２とＱ１のゲート端子間が切断されているので、Ｑ２のゲートからＱ１に向って流れる電流がなくなり、パッドＰ３より流れ出す電流は純粋にＱ２のドレイン電流Ｉｄｄ２のみとなる。従って、ＦＥＴ Ｑ２のしきい値電圧ＶｔｈとＤＩＢＬを正確に測定することができる。
【００４２】
ところで、図１の実施例の高周波電力増幅回路は、これを無線通信システムを構成するパワーモジュールに実装して高周波信号を増幅させる場合には、増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１のゲート端子すなわちパッドＰ２とＰ２’とが接続された状態にする必要がある。図３にはパッドＰ２とＰ２’との接続の仕方のバリエーションが示されている。
【００４３】
このうち図３（Ａ）はパッドＰ２とＰ２’の境界にボンディング用のボールＢＢを形成しかつモジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２’とをボンディングワイヤＢＷで接続したものである。モジュールの外部端子ＭＰとパッドＰ２’とを接続する代わりに、端子ＭＰとパッドＰ２とをボンディングワイヤＢＷで接続するようにしてもよい。図３（Ｂ）はパッドＰ２とＰ２’の境界にボンディングワイヤＢＷの一方の端部のボールＢＢを形成して、モジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２との接続と、パッドＰ２とＰ２’との間の接続とを同時に行なうようにしたものである。
【００４４】
また、図３（Ｃ）はモジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２およびＰ２’との間をそれぞれボンディングワイヤＢＷ１，ＢＷ２で接続したものである。さらに、図３（Ｄ）はモジュールの外部端子ＭＰと高周波電力増幅回路のパッドＰ２’との間をボンディングワイヤＢＷ１で接続し、パッドＰ２とＰ２’との間をボンディングワイヤＢＷ２で接続するようにしたものである。
【００４５】
図３（Ａ），（Ｂ）の場合には、パッドＰ２とＰ２’との間隔は少なくともボンディング用のボールＢＢの径よりも小さい必要がある。例えばボンディングボールの径が８０μｍであれば、電気的接触を得る観点からすればその半分の４０μｍ程度あればよい。一方、ボンディング用のボールＢＢの形成の際に基板にダメージを与えないという観点からは、パッドＰ２とＰ２’との間隔は１０μｍ以下とするのが望ましい。図３（Ｃ），（Ｄ）の場合には、パッドＰ２とＰ２’とは通常のパッドの間隔と同様に比較的離れていても良い。なお、本実施例の高周波電力増幅回路では意味がないが、本発明を適用する回路によっては、パッドＰ２，Ｐ２’に接続されるボンディングワイヤＢＷを形成せずにパッドＰ２とＰ２’との境界にボンディングボールＢＢのみを形成するという態様も考えられる。
【００４６】
図４には、本発明に係る高周波電力増幅回路の第２の実施例の概略構成を示す。図４において、図１の回路と同一の素子および部位には同一の符号を付して重複した説明を省略する。第２の実施例と第１の実施例との差異は、第１の実施例において増幅用ＦＥＴ Ｑ２とバイアス用ＦＥＴ Ｑ１のゲート端子間に設けられている抵抗Ｒ２の代わりに、バッファ用のアンプＡＭＰを設けている点のみである。このアンプＡＭＰはボルテージフォロワとして機能し、増幅用ＦＥＴ Ｑ２のゲート端子にバイアス用ＦＥＴ Ｑ１のゲート電圧と同一の電圧を与える。
【００４７】
アンプＡＭＰを設けることにより、出力応答特性を向上させることができる。また、アンプＡＭＰにより、抵抗Ｒ２と同様に入力高周波信号ＲＦｉｎがバイアス用ＦＥＴ Ｑ１側へ漏れないようにすることができる。バッファアンプＡＭＰはＣＭＯＳ差動増幅回路などからなり、回路を構成するＭＯＳＦＥＴには、カレントミラー回路を構成するＭＯＳＦＥＴ Ｑ３，Ｑ４と同じく短チャネル効果のない標準ＭＯＳＦＥＴが用いられる。この実施例においても、高周波信号ＲＦｉｎが入力されるパッドＰ２とは別個にパッドＰ２に隣接して、バッファアンプＡＭＰの出力端子が接続されたパッドＰ２’が設けられている。
【００４８】
この実施例においてもパッドを分割しているのは、一般にバッファアンプＡＭＰの出力段には出力ノードと接地点との間に接続された抵抗もしくはプルダウン用のトランジスタが設けられており、パッドを分割しないとこの抵抗もしくはプルダウン用のトランジスタを通してグランドラインＧＮＤへ電流が流れ、通常のテスタでは増幅用ＦＥＴ Ｑ２に流れるドレイン電流Ｉｄｄ２を正確に測定することができないためである。
【００４９】
次に、上記実施例の高周波電力増幅回路とそれを搭載したＲＦパワーモジュールの製造方法の一例を、図５〜図８を用いて説明する。図５は製造方法を工程順に示すフローチャートである。本実施例の製造方法は、ウェハ上に高周波電力増幅回路を形成する前工程は従来と同じであるので、図５には製造工程のうち前工程より後に行なわれる検査工程および組立て工程のみを示す。
【００５０】
半導体ウェハ上に高周波電力増幅回路を構成する素子や配線、パッドなどを形成する前工程（ステップＳ１０）と並行して、図６（Ａ）に示すようなウェハＷＦ上の各チップＣＰとその位置（Ｘ，Ｙ座標）を示すチップ座標データ（図６（Ｂ））を、ウェハ毎に予め作成しておく（ステップＳ２０）。そして、前工程が終了すると、テスタを用いたプローブ検査によってウェハ上の各チップのＦＥＴのしきい値電圧ＶｔｈおよびＤＩＢＬ等の特性を測定し、予め作成しておいたチップ座標データを用いて、チップ毎に測定値をメモリに記憶する（ステップＳ２１）。
【００５１】
次に、ステップＳ２１で得られたチップ毎の測定結果に基づいて各チップの良否判定および測定されたＶｔｈとＤＩＢＬに基づいてＱ２のバイアス点のずれを補正するのに最適な抵抗Ｒ１の抵抗値算出を行なう（ステップＳ２２）。この良否判定では、チップ全体の電流が所定の範囲内に入っているか否かなど通常の良否判定の他に、算出された抵抗Ｒ１の抵抗値が予め用意されている調整用抵抗の範囲に入っているか否かつまり抵抗Ｒ１の調整でＱ２のバイアス点のずれを補正できるか否かの判定も行なう。
【００５２】
次のステップＳ２３では、上記ステップＳ２２で算出された抵抗値に従って測定対象のチップを抵抗値の大きさに応じて予め区分けされている表１に示すような抵抗区分表をデータ変換テーブルとして、当該チップが属するべきカテゴリ番号ＣＡＴ．Ｎｏを決定し、チップを区分けする。
【００５３】
【表１】
その後、ウェハ上の全チップについて、前記チップ座標データを用いて各チップが良品か不良品かを示す情報と調整に使用する抵抗の区分に応じたカテゴリ番号ＣＡＴ．Ｎｏとが１対１で対応された図７に示すような測定データリストを作成し、記憶装置に記憶する（ステップＳ２４）。作成された測定データリストは、後工程におけるチップ選別に利用することができる。
【００５５】
また、この測定データリストに基づいて調整用抵抗Ｒ１として使用する抵抗の数を各ウェハ毎に集計した表２のようなサーマリデータを作成し、記憶装置に記憶する（ステップＳ２５）。このサーマリデータから、モジュールを組み立てる後工程において準備すべき抵抗値毎の部品の数を知ることができる。そして、ウェハ上の全チップについての測定データリストの作成が終了したか否か判定（ステップＳ２６）し、終了していないときはステップＳ２１へ戻って上記手順を次座標のチップについて行ない、全チップについて終了したと判定したときはステップＳ２７へ移行して完成したウェハを上記測定データリストおよびサーマリデータを記憶した記憶媒体と共に出荷し、後工程へ移る。
【００５６】
【表２】
後工程では、先ずウェハをダイシング装置によりチップ毎に切断する（ステップＳ３１）。続いて、ステップＳ２４で作成された測定データリストを用いてカテゴリ別にチップを選別する（ステップＳ３２）。選別されたチップはモジュールの基板上に搭載（ステップＳ３３）され、このとき当該チップのカテゴリに対応した抵抗Ｒ１が選択されて実装される（ステップＳ３４）。その後、ボンディングワイヤを形成（ステップＳ３５）して次工程ヘ移る。
【００５８】
図８は、上記実施例の高周波電力増幅回路の好適なデバイス構造の例を示す。なお、図８には、実施例の高周波電力増幅回路を構成する素子のうち、短チャネルのＦＥＴ Ｑ１，Ｑ２と、抵抗Ｒ２と、標準ＰチャネルＭＯＳＦＥＴＱ３，Ｑ４と、標準ＮチャネルＭＯＳＦＥＴ Ｑ５の構造が代表として１つずつ示されている。
【００５９】
このうち、標準ＮチャネルＭＯＳＦＥＴ Ｑ５は、図４の第２実施例におけるバッファアンプＡＭＰを構成するのに用いられる素子であり、図１の実施例の高周波電力増幅回路では不用とされる。抵抗Ｒ２は、特に制限されるものでないが、この実施例においては、ＦＥＴ Ｑ１，Ｑ２やＭＯＳＦＥＴＱ３，Ｑ４，Ｑ５のゲート電極を形成するポリシリコン層と同一工程で形成されたポリシリコン層からなる。ＦＥＴ Ｑ１，Ｑ２は、１つのドレイン領域ＤＡを挟んで２つのゲート電極ＧＴ１，ＧＴ２が配置され、さらにその両側にソース領域ＳＡ１，ＳＡ２が配置されて、一見すると２つのＦＥＴが存在するかのように見えるが、ゲート電極ＧＴ１とＧＴ２は図示されていない部位で結合されて１つのＦＥＴとして動作するように構成されている。
【００６０】
この実施例の高周波電力増幅回路は、ＮチャネルのＦＥＴ Ｑ１，Ｑ２およびＭＯＳＦＥＴ Ｑ５として横型ＭＯＳを使用し、それらのソース端子を基板の裏面全体に形成されたグランドラインとしての導電層Ｍ−ＧＮＤに接続するようにしている。このような構造のデバイスとすることにより、放熱をし易くして熱抵抗を下げるとともに発振を防止することができる。
【００６１】
かかるデバイス構造を有する高周波電力増幅回路においては、図８の左側に示されているＦＥＴ Ｑ１，Ｑ２の構造を参照すると分かるように、Ｎ＋型ソース領域ＳＡ１，ＳＡ２はエピタキシャル成長層ＥＰＩを貫通するように形成された高濃度のＰ＋＋コンタクト層ＣＮＴ１，ＣＮＴ２を介して、シリコン基板Ｓｉ−ＳＵＢに接続されている。
【００６２】
従って、図１もしくは図４の回路において、ＦＥＴ Ｑ１のソース端子とパッドＰ３との間の符号Ａで示すような箇所にスイッチ素子を設けたくても、図８に示すようなデバイス構造では困難であることが分かる。つまり、ＦＥＴ Ｑ１のソース端子とパッドＰ３との間にスイッチ素子を設けて、このスイッチ素子をオフ状態にし、図１６に示されているようなパッドＰ２からＦＥＴ Ｑ１のゲート端子−ドレイン端子−ソース端子−パッドＰ３へ至るリーク電流ＩＬのパスを遮断して、ＦＥＴ Ｑ２に流れるドレイン電流を正確に測定するようなことができない。よって、図１や図４の実施例のように、高周波信号ＲＦｉｎの入力パッドＰ２を分割することは、図８のようなデバイス構造を有する高周波電力増幅回路にとっては、Ｑ２に流れるドレイン電流を正確に測定する上で極めて有効な対策である。
【００６３】
さらに、図８に示されているように、増幅用ＦＥＴ Ｑ１，Ｑ２はゲート電極直下のチャネル領域とドレイン領域ＤＡとの間のＮ領域（ドレイン領域ＤＡよりも低濃度）ＮＡ１，ＮＡ２の長さが、標準のＭＯＳＦＥＴ Ｑ５のチャネル−ドレイン間Ｎ領域やＰチャネルのＱ３，Ｑ４のチャネル−ドレイン間Ｐ領域よりも長くなるように形成されており、これによりＱ１，Ｑ２はＱ３〜Ｑ５よりも高い耐圧を有するようにされている。
【００６４】
図９は、本発明を適用した高周波電力増幅回路を用いたＲＦパワーモジュールの実施例を示す。この実施例のＲＦパワーモジュールＲＰＭは、図１あるいは図４のような構成を有する３個の高周波電力増幅回路ＰＡ１，ＰＡ２，ＰＡ３が、調整用抵抗Ｒ１１，Ｒ１２，Ｒ１３とインダクタンス素子Ｌ１，Ｌ２，Ｌ３および増幅する高周波信号の直流成分をカットする容量素子Ｃ０，Ｃ１，Ｃ２，Ｃ３と共にセラミック基板のような１つの絶縁基板上に実装されてなる。
【００６５】
高周波電力増幅回路ＰＡ１，ＰＡ２，ＰＡ３は従属接続すなわち前段の高周波電力増幅回路の出力端子（パッドＰ１）が次段の高周波電力増幅回路の入力端子（パッドＰ２）に順次接続された多段構成にされている。抵抗Ｒ１１，Ｒ１２，Ｒ１３は図１の実施例における抵抗Ｒ１に相当する素子である。１段目と２段目の高周波電力増幅回路ＰＡ１，ＰＡ２を１つの半導体チップ上に形成し、３段目の高周波電力増幅回路ＰＡ３のみ別の半導体チップ上に形成するようにしてもよい。さらに、上記のような３段接続の高周波電力増幅回路ＰＡ１，ＰＡ２，ＰＡ３を１つのモジュール基板上に２組実装して、例えばＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）の送信信号とＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）の送信信号をそれぞれ増幅できるように構成しても良い。
【００６６】
インダクタンス素子Ｌ１〜Ｌ３は、セラミックなどの絶縁基板上に形成されたマイクロストリップ線路などから構成することができる。直流カットの容量素子Ｃ０〜Ｃ３はディスクリートの部品でも良いが、絶縁基板として複数の誘電体層を積層したものを用いる場合には、いずれかの誘電体層の表裏にそれぞれ対向するように形成された導電体層を電極とする容量を用いるようにしても良い。
【００６７】
１段目と２段目の高周波電力増幅回路ＰＡ１，ＰＡ２は、カレントミラー回路を構成する転写元のＭＯＳＦＥＴ Ｑ３とそのドレイン端子に接続される調整用抵抗Ｒ１を共用させ、バイアス電流Ｉｂ１，Ｉｂ２を供給するそれぞれのＭＯＳＦＥＴ Ｑ４のゲート端子を、共通の転写元ＭＯＳＦＥＴ Ｑ３のゲート端子に接続して、Ｑ４のサイズを変えることでそれぞれの増幅用ＦＥＴ Ｑ２に応じたバイアス電流Ｉｂ１，Ｉｂ２を流すように構成しても良い。また、図９のＲＦパワーモジュールでは、高周波電力増幅回路が３段接続されているが、２段あるいは４段以上であっても良い。
【００６８】
図９のＲＦパワーモジュールはパワー制御端子を持たないので、パワー制御はＲＦパワーモジュールよりも前段の回路において高周波信号の振幅を制御することで行なうようにしたＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）方式やＷＣＤＭＡ（Ｗｉｄｅ−ｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式の通信が可能な携帯電話機を構成する場合に利用することができる。
【００６９】
ここで、ＥＤＧＥ方式とは、データ通信を３π／８ｒｏｔａｔｉｎｇ８−ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調で行なう方式である。この８−ＰＳＫ変調は、ＰＳＫ変調における搬送波の位相シフトにさらに振幅シフトを加えたようなＡＰＳＫ変調であるので、ＥＤＧＥ方式の携帯電話機では、ＲＦパワーモジュールよりも前段の回路において、送信データに基づく高周波信号の振幅変調と出力レベル指示信号に基づく高周波信号の振幅制御を行なうようなシステム構成を採用するのが有効である。
【００７０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施例では、バイアス用ＦＥＴ Ｑ１に供給するバイアス電流Ｉｂを、カレントミラー回路を構成するＭＯＳＦＥＴ Ｑ３と直列に接続される外付けの抵抗Ｒ１の抵抗値を調整することで調整するようにしているが、図１０に示すように、バイアス用ＦＥＴ Ｑ１のドレイン端子をパッドＰ５に接続し、チップの外部において該パッドＰ５に接続される定電流源ＣＩの電流を調整することでバイアス電流Ｉｂを調整するように構成しても良い。その場合にも、定電流源ＣＩを構成する抵抗を、前記実施例のようにして測定した増幅用ＦＥＴ Ｑ２の特性に基づいて選択もしくは調整するようにすることができる。
【００７１】
あるいは、図１０において定電流源ＣＩの代わりに、所望の値に設定された定電圧が印加される端子とパッドＰ５との間に接続された調整用抵抗を設け、この抵抗の値を前記実施例のようにして測定した増幅用ＦＥＴ Ｑ２の特性に基づいて決定するようにしても良い。さらに、バイアス用ＦＥＴ Ｑ１を並列形態の複数のＦＥＴで構成し、前記実施例のようにして測定した増幅用ＦＥＴ Ｑ２の特性に基づいて使用するＦＥＴの数を決定し、それに応じて不要な数のＦＥＴを切断もしくは必要な数のＦＥＴを接続するようにしても良い。
【００７２】
また、前記実施例では、高周波信号ＲＦｉｎが入力されるパッドＰ２を分割してパッドＰ２からバイアス用ＦＥＴ Ｑ１側へのリーク電流のパスを遮断した状態で増幅用ＦＥＴ Ｑ２のドレイン電流を測定するように構成しているが、図４のようなバッファアンプＡＭＰ１を設けた実施例では、バッファアンプＡＭＰ１をオフすなわち出力をハイインピーダンスに制御した状態で増幅用ＦＥＴ Ｑ２のドレイン電流を測定するように構成してもよい。バッファアンプＡＭＰ１の吸込み電流をカットするスイッチを設けて測定時にそのスイッチやアンプＡＭＰ１の動作電流をオフさせるようにしても良い。
【００７３】
さらに、前記実施例では、バイアス用トランジスタＱ１と増幅用トランジスタＱ２がＭＯＳＦＥＴで構成されている場合を説明したが、Ｑ１，Ｑ２がＳｉＧｅＭＯＳＦＥＴやＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）、ＳｉＧｅＨＢＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等他のトランジスタである場合にも、本実施例を適用することにより同様な効果を得ることができる。
【００７４】
図１１にはＳｉＧｅＭＯＳＦＥＴの構造を、図１２にはＳｉＧｅＨＢＴの構造をそれぞれ示す。ＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＢＴ、ＨＥＭＴの素子の構造は、公知のものと同様であるので、図示を省略する。図１１において、Ｓｉ−ＳＵＢはシリコン基板、ＧＴはポリシリコン・ゲート電極、ＤＴはドレイン電極、ＤＡはドレイン領域、ＳＡはソース領域、ＳＴは基板の裏面に全面的に形成されたソース電極、ＢＰはＰ型ソース打抜き層、ＳＧＩは絶縁膜である。
【００７５】
図１２において、Ｓｉ−ＳＵＢはシリコン基板、ＢＴはポリシリコン・ベース電極、ＥＴはエミッタ電極、ＣＴはコレクタ電極、ＣＡは基板Ｓｉ−ＳＵＢ上に形成された低濃度Ｎ型エピタキシャル層からなるコレクタ領域、ＢＡはエピタキシャル層上に形成されたＰ型ＳｉＧｅ層からなるベース領域、ＥＡはＳｉＧｅ層の表面に形成されたＮ型拡散層からなるエミッタ領域である。
【００７６】
かかる構造のＨＢＴや一般的な縦型のバイポーラ・トランジスタにおいては、ＦＥＴにおけるような短チャネル効果はないが、代わりにアーリー効果がある。そのため、図１や図４のバイアス用トランジスタＱ１と増幅用トランジスタＱ２としてバイポーラ・トランジスタを使用した図１３のような高周波電力増幅回路で、高周波電力増幅特性を向上させるためトランジスタのベースの厚みを薄くした素子を形成した場合、製造ばらつきで素子サイズ（ベースの厚み）がチップ毎にばらついてしまうと、アーリー効果の影響でベースのバイアス点がチップ毎にばらついて高周波電力増幅特性の安定性が図れなくなるおそれがあるが、前記実施例の手法でトランジスタの特性を測定し、調整用抵抗Ｒ１を調整することでバイアス点を補正することができ、これによって高周波電力増幅特性の安定化を図ることができる。
【００７７】
特に、図１２のような構造のＨＢＴを図１や図４のバイアス用トランジスタＱ１と増幅用トランジスタＱ２として使用する場合、トランジスタＱ１のエミッタと外部端子Ｐ３との間にオン・オフ用のスイッチ素子を設けて、特性測定時にトランジスタＱ２からのリーク電流が流れるパスを遮断するのは困難であるので、前記実施例のようにパッドＰ２を２つに分割するのが極めて有効である。
【００７８】
また、前記実施例では、外付けの抵抗Ｒ１の値を調整することによりＭＯＳＦＥＴ Ｑ３，Ｑ４のカレントミラー回路からバイアス用トランジスタＱ１に供給されるバイアス電流Ｉｂを調整して増幅用ＦＥＴ Ｑ２のゲートバイアス点を調整するとしたが、増幅用トランジスタＱ２がバイポーラ・トランジスタからなる場合には、通常動作状態においてＱ１，Ｑ２のゲート端子間に設けられている抵抗Ｒ２に電流が流れるので、抵抗Ｒ２をトリミング可能に構成しておいて、増幅用トランジスタＱ２の測定値に応じて抵抗Ｒ２の抵抗値を調整して増幅用トランジスタＱ２のバイアス点を調整するようにしても良い。
【００７９】
抵抗Ｒ２をトリミング可能にする方法としては、予め複数の抵抗素子を設けておいて設定したい抵抗値に応じて抵抗素子を切断したり、抵抗をポリシリコン層等により形成しておいてレーザーアニール等で抵抗値を変化させる方法などがある。
【００８０】
さらに、前記実施例においては、トランジスタＱ１，Ｑ２のゲートもしくはベース端子に接続され高周波信号が入力されるパッドＰ２を２つに分割して並べて配置したものを説明したが、分割したパッドを異なる導電層でそれぞれ形成し、絶縁膜を介して上下に重ねて配置しておいて、Ｑ２の特性測定後に高電圧を印加する等によって絶縁膜を破壊して上下の導電層（パッド）を電気的に接続させるようにしてもよい。
【００８１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、本発明に従うと、増幅用トランジスタの特性を正確に測定することが可能になり、これにより調整用抵抗の抵抗値を増幅用トランジスタの特性の測定結果に応じて決定し調整するだけで、ＦＥＴの短チャネル効果等に起因するバイアス点のずれを補正し、高周波電力増幅回路チップ間の高周波電力増幅特性のばらつきを減少させることができる。
【００８２】
また、本発明に従うと、高周波電力増幅回路の増幅用トランジスタとしてチャネル長の短いＦＥＴあるいはベース幅の薄いバイポーラ・トランジスタを使用して高周波電力増幅特性を向上させかつ小型化を図る場合にも、モジュール間の特性のばらつきを低減することができるとともに、そのようなモジュールを従来の製造プロセスを大幅に変更することなく製造することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る高周波電力増幅回路の第１の実施例の概略構成を示す回路構成図である。
【図２】実施例の高周波電力増幅回路のＦＥＴ Ｑ２のしきい値電圧ＶｔｈとＤＩＢＬを測定する場合のテスタの接続方法を示す回路構成図である。
【図３】実施例の高周波電力増幅回路におけるパッドＰ２とＰ２’との接続の仕方のバリエーションを示す説明図である。
【図４】本発明に係る高周波電力増幅回路の第２の実施例の概略構成を示す回路構成図である。
【図５】実施例の高周波電力増幅回路とそれを搭載したＲＦパワーモジュールの製造方法の一例を工程順に示すフローチャートである。
【図６】ウェハ上の各チップとその位置（Ｘ，Ｙ座標）との対応を示すチップ座標データ図である。
【図７】実施例のＲＦパワーモジュールの製造工程の途中で作成される測定データリストの一例を示す説明図である。
【図８】実施例の高周波電力増幅回路の好適なデバイス構造の一例を示す断面図である。
【図９】本発明を適用した高周波電力増幅回路を用いたＲＦパワーモジュールの実施例を示す回路構成図である。
【図１０】本発明に係る高周波電力増幅回路の変形例を示す回路構成図である。
【図１１】本発明に係る高周波電力増幅回路の増幅用トランジスタとしてＳｉＧｅＭＯＳＦＥＴを用いる場合の素子構造の一例を示す断面図である。
【図１２】本発明に係る高周波電力増幅回路の増幅用トランジスタとしてＳｉＧｅＨＢＴを用いる場合の素子構造の一例を示す断面図である。
【図１３】ＦＥＴの代わりにバイポーラ・トランジスタを用いた高周波電力増幅回路の概略構成を示す回路構成図である。
【図１４】従来の高周波電力増幅回路の一例を示す回路構成図である。
【図１５】ＦＥＴのチャネルの長さを短くしたときのチャネル長と、しきい値電圧Ｖｔｈおよびチャネル長変調係数λとの関係を示すグラフである。
【図１６】従来の高周波電力増幅回路を構成するＦＥＴの特性を測定する場合のテスタの接続方法を示す回路構成図である。
【符号の説明】
Ｑ１ バイアス用トランジスタ（短チャネルトランジスタ）
Ｑ２ 増幅用トランジスタ（短チャネルトランジスタ）
Ｑ３，Ｑ４ カレントミラー回路を構成するトランジスタ（標準トランジスタ）
Ｒ１ 調整用抵抗（外付け抵抗）
Ｐ１〜Ｐ５ パッド（外部端子）
Claims (11)
- 高周波信号を増幅する増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路において、前記増幅用トランジスタの制御端子に高周波信号の入力端子以外のパスからの電流流入または電流流出を阻止する遮断手段を設けたことを特徴とする高周波電力増幅回路。
- 高周波信号を増幅する増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路において、前記増幅用トランジスタの制御端子に接続された第１パッドとは別個に、増幅用トランジスタとカレントミラー接続されるバイアス用トランジスタの制御端子に接続された第２パッドを設けたことを特徴とする高周波電力増幅回路。
- 前記第１パッドと前記第２パッドとは、ボンディングボールの径の２分の１よりも小さい距離をおいて配置されていることを特徴とする請求項２に記載の高周波電力増幅回路。
- 前記バイアス用トランジスタの制御端子と前記第２パッドとの間には抵抗素子が設けられていることを特徴とする請求項２または３に記載の高周波電力増幅回路。
- 前記抵抗素子はその抵抗値が調整可能に構成されていることを特徴とする請求項４に記載の高周波電力増幅回路。
- 前記バイアス用トランジスタの制御端子と前記増幅用トランジスタの制御端子との間には、前記バイアス用トランジスタの制御電圧と同一の電圧を前記増幅用トランジスタの制御端子に印加するバッファアンプが接続され、該バッファアンプの出力状態が外部から制御可能に構成されていることを特徴とする請求項１に記載の高周波電力増幅回路。
- 前記バッファアンプは、チャネル長の製造ばらつきではしきい値電圧およびチャネル長変調係数がほとんどばらつかない電界効果トランジスタにより構成され、前記バイアス用トランジスタと前記増幅用トランジスタは前記バッファアンプを構成する電界効果トランジスタよりもチャネル長が短い電界効果トランジスタにより構成されていることを特徴とする請求項６に記載の高周波電力増幅回路。
- 前記バイアス用トランジスタは電界効果トランジスタからなり、そのソース端子は該トランジスタが形成されている半導体基板を貫通するように形成された半導体領域を介して前記トランジスタが形成されている半導体基板の主面と反対側の面に形成されている導電層に接続されていることを特徴とする請求項１〜７のいずれかに記載の高周波電力増幅回路。
- 請求項２〜５のいずれかに記載の高周波電力増幅回路が一つの絶縁基板上に複数個搭載され、いずれか一の高周波電力増幅回路の出力端子は他の高周波電力増幅回路の入力端子に接続され、各高周波電力増幅回路は、前記第１パッドと第２パッドとの間がこれらのパッドにまたがるように形成された導電材料により電気的に接続されていることを特徴とする高周波電力増幅用電子部品。
- 第１の外部端子と、該第１の外部端子より入力された高周波信号を増幅する増幅用トランジスタと、該増幅用トランジスタにより増幅された高周波信号を出力する第２の外部端子と、前記増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタと、互いに制御端子同士が結合された第１のトランジスタと第２のトランジスタとを備え前記バイアス用トランジスタに供給するバイアス電流を生成するカレントミラー回路と、前記カレントミラー回路を構成する電流転写元のトランジスタが接続された第３の外部端子とを有する高周波電力増幅回路と、
前記第３の外部端子に接続された外付け抵抗素子と、
が絶縁基板上に実装されてなる高周波電力増幅用電子部品であって、
前記抵抗素子の抵抗値に応じて前記増幅用トランジスタに流されるアイドル電流が調整可能に構成されていることを特徴とする高周波電力増幅用電子部品。 - 高周波信号を増幅する増幅用トランジスタのバイアス電圧が当該増幅用トランジスタとカレントミラー接続されたバイアス用トランジスタにより与えられるように構成された高周波電力増幅回路を半導体ウェハ上に形成する前処理工程と、該前処理工程後のウェハ上の各チップについて前記増幅用トランジスタの特性を測定する検査工程と、該検査工程で測定された前記増幅用トランジスタの特性に基づいて調整用抵抗の抵抗値を決定してチップの位置情報と共に記憶装置もしくは記憶媒体に記憶するデータ保存工程と、前記記憶装置もしくは記憶媒体より読み出されたデータを用いて実装される高周波電力増幅回路に最適な調整用抵抗を選択する抵抗選択工程と、前記高周波電力増幅回路と選択された抵抗とを１つの絶縁基板に実装する実装工程とを含むことを特徴とする高周波電力増幅用電子部品の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003184307A JP2005020518A (ja) | 2003-06-27 | 2003-06-27 | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
| CNA2004100383787A CN1578127A (zh) | 2003-06-27 | 2004-05-24 | 高频功率放大器电路、高频功率放大器电子部件及制造方法 |
| US10/858,373 US7245184B2 (en) | 2003-06-27 | 2004-06-02 | High frequency power amplifier circuit, high frequency power amplifier electronic component and method thereof |
| US11/822,183 US7501896B2 (en) | 2003-06-27 | 2007-07-03 | High frequency power amplifier circuit, high frequency power amplifier electronic component and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003184307A JP2005020518A (ja) | 2003-06-27 | 2003-06-27 | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005020518A true JP2005020518A (ja) | 2005-01-20 |
Family
ID=33535371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003184307A Pending JP2005020518A (ja) | 2003-06-27 | 2003-06-27 | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7245184B2 (ja) |
| JP (1) | JP2005020518A (ja) |
| CN (1) | CN1578127A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135185A (ja) * | 2005-10-13 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
| JP2009514473A (ja) * | 2005-11-01 | 2009-04-02 | ゼテックス・セミコンダクターズ・パブリック・リミテッド・カンパニー | モノリシックｌｎａサポートｉｃ |
| US8183925B2 (en) | 2010-02-26 | 2012-05-22 | Renesas Electronics Corporation | High frequency power amplifier and operating method thereof |
| JP2014099792A (ja) * | 2012-11-15 | 2014-05-29 | Samsung R&D Institute Japan Co Ltd | バイアス回路、および増幅装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005020518A (ja) * | 2003-06-27 | 2005-01-20 | Renesas Technology Corp | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
| EP1978635B1 (en) * | 2007-04-04 | 2013-01-23 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | Circuitry and method for reducing second and third-order nonlinearities |
| US20090096489A1 (en) * | 2007-10-16 | 2009-04-16 | Broadcom Corporation | High voltage tolerant over-current detector |
| JP2010021786A (ja) * | 2008-07-10 | 2010-01-28 | Toshiba Corp | 増幅回路 |
| US8106706B2 (en) * | 2008-12-30 | 2012-01-31 | Cosmic Circuits Private Limited | DC biasing circuit for a metal oxide semiconductor transistor |
| US9166533B2 (en) * | 2009-07-30 | 2015-10-20 | Qualcomm Incorporated | Bias current monitor and control mechanism for amplifiers |
| CN102347736B (zh) * | 2011-05-19 | 2014-06-18 | 中国科学院长春光学精密机械与物理研究所 | 集成纳米微腔电流放大器 |
| KR101133590B1 (ko) * | 2011-07-11 | 2012-04-05 | (주)다빛다인 | 입력 버퍼 회로 |
| US10317456B2 (en) * | 2016-03-23 | 2019-06-11 | Texas Instruments Incorporated | Spike safe floating current and voltage source |
| EP3496270B1 (en) * | 2017-12-05 | 2020-11-04 | Nxp B.V. | Bias circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216419B2 (ja) * | 1994-05-24 | 2001-10-09 | 三菱電機株式会社 | 移相器 |
| JP3922773B2 (ja) * | 1997-11-27 | 2007-05-30 | 三菱電機株式会社 | 電力増幅器 |
| JP2000332124A (ja) * | 1999-03-18 | 2000-11-30 | Toshiba Corp | 半導体装置 |
| DE10106073C2 (de) * | 2001-02-09 | 2003-01-30 | Infineon Technologies Ag | SOI-Bauelement |
| US6456163B1 (en) * | 2001-03-08 | 2002-09-24 | Koninklijke Philips Electronics N.V. | High-frequency amplifier circuit having a directly-connected bias circuit |
| JP3942007B2 (ja) * | 2001-06-29 | 2007-07-11 | 株式会社ルネサステクノロジ | 高周波電力増幅回路 |
| US6922107B1 (en) * | 2002-12-23 | 2005-07-26 | Dynalinear Technologies, Inc. | Dual (constant voltage/constant current) bias supply for linear power amplifiers |
| US20060033577A1 (en) * | 2003-03-26 | 2006-02-16 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit |
| JP2005020518A (ja) * | 2003-06-27 | 2005-01-20 | Renesas Technology Corp | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
-
2003
- 2003-06-27 JP JP2003184307A patent/JP2005020518A/ja active Pending
-
2004
- 2004-05-24 CN CNA2004100383787A patent/CN1578127A/zh active Pending
- 2004-06-02 US US10/858,373 patent/US7245184B2/en not_active Expired - Lifetime
-
2007
- 2007-07-03 US US11/822,183 patent/US7501896B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135185A (ja) * | 2005-10-13 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
| JP2009514473A (ja) * | 2005-11-01 | 2009-04-02 | ゼテックス・セミコンダクターズ・パブリック・リミテッド・カンパニー | モノリシックｌｎａサポートｉｃ |
| US8183925B2 (en) | 2010-02-26 | 2012-05-22 | Renesas Electronics Corporation | High frequency power amplifier and operating method thereof |
| JP2014099792A (ja) * | 2012-11-15 | 2014-05-29 | Samsung R&D Institute Japan Co Ltd | バイアス回路、および増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7245184B2 (en) | 2007-07-17 |
| CN1578127A (zh) | 2005-02-09 |
| US7501896B2 (en) | 2009-03-10 |
| US20080191806A1 (en) | 2008-08-14 |
| US20040263256A1 (en) | 2004-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7501896B2 (en) | High frequency power amplifier circuit, high frequency power amplifier electronic component and method thereof | |
| JP3977339B2 (ja) | 高周波電力増幅回路および通信用電子部品 | |
| US6731167B2 (en) | High frequency power amplifier module and wireless communication apparatus | |
| US20220006427A1 (en) | Amplifier circuit and amplifier device | |
| WO2006126125A1 (en) | Electronic device | |
| EP1548536B1 (en) | Metal-oxide-semiconductor device having integrated bias circuit | |
| JPH09260957A (ja) | 半導体増幅回路 | |
| US7605648B2 (en) | Power amplifier | |
| EP3736975A1 (en) | Systems and methods for automatically biasing power amplifiers using a controllable current source | |
| KR20010023199A (ko) | 액티브 동작 포인트가 조정되는 파워 증폭기 | |
| JP2005123861A (ja) | 高周波電力増幅回路および高周波電力増幅用電子部品 | |
| US11652451B2 (en) | Power amplifier device | |
| JP2006303850A (ja) | 高周波電力増幅回路および無線通信端末 | |
| US20240072731A1 (en) | Over temperature protection with soft shutdown for power amplifier | |
| JPWO2008023487A1 (ja) | ゲートバイアス回路 | |
| JP2012023583A (ja) | 差動増幅回路、レギュレータモジュール及びハイパワーアンプ | |
| JP5423381B2 (ja) | 半導体集積回路装置および電力増幅器 | |
| US10608595B1 (en) | Systems and methods for automatically biasing power amplifiers | |
| JP4719412B2 (ja) | 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法 | |
| JP2006262518A (ja) | 高周波電力増幅モジュール及び無線通信装置 | |
| JP2006032993A (ja) | 増幅装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060621 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090512 |