JP3942007B2 - 高周波電力増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の半導体増幅素子が従属接続された多段構成の高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ携帯電話機等の無線通信装置に適用して有効な技術に関し、特に半導体増副素子の特性ばらつきに依存することなく所望の特性の出力が得られる高周波電力増幅回路に関する。
【0002】
【従来の技術】
自動車電話機、携帯電話機等の無線通信装置(移動体通信装置)の送信側出力段には、図1に示されているように、MOSFET(Metal Oxide Semiconductor Field-Effect-Transistor)やGaAs−MESFET等の半導体増幅素子Q1,Q2,Q3を従属接続した多段構成の高周波電力増幅回路が組み込まれている。なお、図1の高周波電力増幅回路は、最終段の半導体増幅素子Q3がディスクリートの部品(出力パワーMOSFET等)で構成され、前段の半導体増幅素子Q1,Q2およびバイアス回路BIASは1つの半導体チップ上に半導体集積回路として構成されることが多い。以下、これらの半導体増幅素子部品やバイアス回路を含む半導体集積回路、容量素子などを組み合わせたものを、高周波電力増幅器モジュールあるいは単にモジュールと呼ぶ。
【0003】
また、一般に、携帯電話機では使用環境に合わせて基地局からのパワーレベル指示信号によって周囲環境に適応するように出力(送信パワー)を変えて通話を行い、他の携帯電話機との間で混信を生じさせないようシステムが構成されている。例えば北米の900MHz帯の標準方式や欧州のGSM(Global System for Mobile Communication)方式等のセルラ方式携帯電話機における送信側出力段の高周波電力増幅器モジュールは、APC(Automatic Power Control)回路の出力電圧Vapcによって通話に必要な出力電力となるように、出力パワーMOSFET Q1〜Q3のゲートバイアス電圧が制御される構成になっている。
【0004】
従来、上記出力パワーMOSFETのゲートバイアス電圧の生成には、図1に示されているような抵抗分割回路からなるバイアス回路BIASが使用されており、抵抗R11とR12,R31とR32,R31とR32の各抵抗比でそれぞれAPC回路の出力電圧Vapcを分割することでゲートバイアス電圧Vg1,Vg2,Vg3が生成されていた(例えば特開平11−150483号参照)。
【0005】
また、図2に示されているように直列接続された複数の抵抗R1〜R4とダイオード接続されたMOSFET Qdとによって構成され、Vapcが大きい2V付近で最大の出力電力が得られるように各抵抗の比を調整して各段の出力パワーMOSFETのゲートバイアス電圧Vg1,Vg2,Vg3を生成するようにしたバイアス回路もある(例えば特開2001−102881号参照)。
【0006】
このように、上記従来のゲートバイアス回路は、いずれもAPC回路の出力電圧Vapcを抵抗で分圧して発生したバイアス電圧を出力パワーMOSFETのゲートに印加するものであった。
【0007】
【発明が解決しようとする課題】
ところで、出力パワーMOSFETは、製造ばらつきや温度変動によってそのしきい値電圧がばらついたり変化したりする。しかも、出力パワーMOSFETのうち特に最終段のMOSFET Q3はディスクリートの部品が使用されることが多い。そのため、最終段のMOSFET Q3と前段のMOSFET Q1,Q2のしきい値電圧のばらつきはそれぞれ異なる。つまり、各出力パワーMOSFETのゲート電圧−ドレイン電流特性がそれぞれ異なることとなる。
【0008】
そして、このように出力パワーMOSFETのしきい値がばらつきを有する高周波電力増幅器モジュールにおいて、上記のようにAPC回路の出力電圧Vapcを抵抗分割することで生成されたゲートバイアス電圧が出力パワーMOSFETのゲート端子に印加されると、高周波電力増幅回路の出力特性が所望の特性から大きく外れてしまう。その結果、抵抗分割でゲートバイアス電圧を生成するバイアス回路を備えたモジュールにおいては、バイアス回路を構成する抵抗の値を微調整しなければならず、余分なトリミング作業およびトリミング抵抗が必要になるという課題があることが明らかになった。
【0009】
この発明の目的は、バイアス回路を構成する抵抗の値を調整せずに所望の特性を得ることができる高周波電力増幅回路を提供することにある。
【0010】
この発明の他の目的は、出力の制御性の良い高周波電力増幅回路を提供することにある。
【0011】
この発明の他の目的は、低消費電力で効率良く高出力が得られる高周波電力増幅回路を提供することにある。
【0012】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0013】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数の出力用半導体増幅素子(Q1,Q2,Q3)が従属接続された多段構成の高周波電力増幅回路において、前記複数の出力用半導体増幅素子とそれぞれカレントミラー回路を構成するように接続された半導体増幅素子(Q11,Q12,Q13)を備え、該半導体増幅素子に制御電圧に応じて所定の特性で変化する電流(I11,I12,I13)を流して、前記複数の出力用半導体増幅素子を電流で駆動するようにしたものである。
【0014】
上記した手段によれば、出力用半導体増幅素子が所定の特性を有する電流で駆動されるため、出力用半導体増幅素子のしきい値電圧などの特性がばらついてもそれに依存しない出力特性を有する高周波電力増幅回路を得ることができるようになる。
【0015】
また、望ましくは、前記半導体増幅素子は電界効果トランジスタであり、前記所定の特性は電界効果トランジスタのゲート電圧−ドレイン電流特性とする。電界効果トランジスタのドレイン電流はゲート電圧の2乗に比例するので、制御電圧が電界効果トランジスタのしきい値電圧の近傍のあたりでの出力の変化率を小さくし、制御電圧が大きくなると出力の変化率を大きくすることができ、これによって出力の制御性が良くしかも大きな出力電力を得ることができる。
【0016】
本出願の他の発明は、複数の半導体増幅素子(Q1,Q2,Q3)が従属接続された多段構成の出力回路と、前記半導体増幅素子を制御電圧に応じて駆動するバイアス回路とを備えた高周波電力増幅回路において、前記複数の出力用半導体増幅素子とそれぞれカレントミラー回路を構成するように接続された半導体増幅素子(Q11,Q12,Q13)を備え、前記バイアス回路は、制御電圧を電流に変換する電圧−電流変換回路(10)と、該電圧−電流変換回路から供給される電流(I1,I3)を電圧に変換する第1抵抗(R1)と、第1定電流源(31)およびこれと直列に接続された第1半導体増幅素子(Q32)を有し該第1半導体増幅素子のしきい値電圧に相当する電圧を発生する制御電圧生成回路(30)と、該制御電圧生成回路で生成された電圧と前記第1抵抗で変換された電圧との合成電圧に応じた電流を生成する第2半導体増幅素子(Q21,Q31)とを含み、該第2半導体増幅素子に流れる電流(I21)と同一特性の電流(I11)を、前記カレントミラー回路を構成するように接続された半導体増幅素子にそれぞれ流して、前記出力用半導体増幅素子を電流で駆動するようにしたものである。
【0017】
また、望ましくは、前記制御電圧生成回路は、第1半導体増幅素子のしきい値電圧に相当する電圧を入力電圧とする第1差動回路からなるボルテージフォロワ(33)を備え、該ボルテージフォロワの出力端子に前記第1抵抗(R1)が接続され、該第1抵抗を介して前記電圧−電流変換回路から供給される電流(I1,I3)が前記ボルテージフォロワ内に流れるように構成する。これにより、ボルテージフォロワは出力インピーダンスが小さいので、電圧−電流変換回路から供給される電流(I1,I3)を充分に引き込むことができ、第1抵抗によって電圧−電流変換回路から供給される電流(I1,I3)に比例した電圧を発生して第2半導体増幅素子の制御端子に印加して電流を流すことができる。
【0018】
さらに、望ましくは、前記第2半導体増幅素子の制御端子に接続され前記電圧−電流変換回路から供給される電流を引き込む第2定電流源(21a,21c)を設ける。これにより、第2半導体増幅素子により流される電流が変化を開始する初期制御電圧をずらすことができ、所望の電流特性を得やすくなる。
【0019】
また、前記第1定電流源(31)は、定電圧を発生する定電圧回路(311)からの定電圧(Vref)を入力とする第2差動回路(312)と、該第2差動回路の出力によって定電流を流す第3半導体増幅素子(Q30)とを有するように構成する。これにより、電源電圧のばらつきにかかわらず出力用の第1半導体増幅素子の電流特性を一定にすることができる。
【0020】
さらに、前記第2差動回路(312)は、その出力が増幅素子(Q44)と第2抵抗(R4)とを有する回路を介して一方の入力にフィードバックされている。このフィードバックによって前記第2差動回路は前記定電圧(Vref)に比例した電圧(Vc1)を出力端子より出力する。前記第3半導体増幅素子(Q30)は、上記増幅素子(Q44)とカレントミラーを構成し、上記第2抵抗(R4)の抵抗値に応じた電流を定電流(I4)として流すようになる。ここで、前記第2抵抗(R4)は外付け素子で構成する。外付け素子はチップ上の素子よりも精度が高いものを使用できるので、回路の動作精度を高めることができる。
【0021】
さらに、前記第2定電流源(21a,21c)は、前記電源電圧に対して依存性が少ない定電圧を発生する定電圧回路(311)からの定電圧(Vref)を入力とする第3差動回路(321)と、該第3差動回路の出力(Vc2)によって定電流を流す第4半導体増幅素子(Q31)とを有するように構成する。これにより、電源電圧のばらつきにかかわらず出力用の第1半導体増幅素子の電流特性を一定にすることができる。
【0022】
また、前記第3差動回路(321)の出力は増幅素子(Q45)と第3抵抗(R5)とを有する回路を介して一方の入力にフィードバックされている。このフィードバックによって前記第3差動回路は前記定電圧(Vref)に比例した電圧(Vc2)を出力端子より出力する。前記第4半導体増幅素子(Q31)は、上記増幅素子(Q45)とカレントミラーを構成し、上記第3抵抗(R5)の抵抗値に応じた電流を定電流(I4)として流すように構成され、前記第3抵抗(R5)は前記第1〜第4半導体増幅素子とともに同一の半導体チップ上に形成する。これにより、電圧−電流変換回路(10)に設けられている抵抗(R2)の製造ばらつきにより出力電流(I1,I3)が変動したときに、第2定電流源(21a,21c)を構成する第3抵抗(R5)が電圧−電流変換回路内の抵抗と同じようにばらつくことにより、電流(I5)が変動して出力電流(I1,I3)の変動分をキャンセルすることができる。
【0023】
さらに、前記複数の出力用半導体増幅素子のそれぞれに対応して前記第1抵抗と前記第2半導体増幅素子と前記第2電流源とを設け、前記第1抵抗の抵抗値と前記第2電流源の電流値は各々異なる値に設定する。これにより、複数の出力用半導体増幅素子のそれぞれ所望の特性で別々に制御することができ、出力の制御性の良いとともに、低消費電力で効率良く出力が得られる高周波電力増幅回路を実現することができるようになる。
【0024】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。なお、以下の説明においては半導体増幅素子の例として電界効果トランジスタ(FET)を開示するが、半導体増幅素子は電界効果トランジスタに限られるものではなく、バイポーラトランジスタ、ヘテロ接合バイポーラトランジスタ(HBT)、HEMT(high-electron-mobility transistor)等を含み、またトランジスタを形成する半導体基板についてもシリコン基板に限られるものでなく、シリコン−ゲルマニウム基板やガリウム−砒素基板等を含むものである。
【0025】
図3には、本発明に係る高周波電力増幅回路の一実施例が示されている。図3において、Q1,Q2,Q3は出力用トランジスタとしての出力パワーMOSFETで、これらの出力パワーMOSFET Q1,Q2,Q3は、前段のFETのドレイン端子に容量素子C1,C2を介して次段のFETのゲート端子がそれぞれ接続されている。また、初段の出力パワーMOSFET Q1のゲート端子には、容量素子C0を介して高周波信号RFinが入力され、最終段の出力パワーMOSFET Q3のドレイン端子は容量素子C3を介して出力端子OUTに接続されており、高周波信号RFinの直流成分をカットし交流成分のみを増幅して出力する。そして、このときの出力電力が以下に説明するバイアス回路によって制御される。
【0026】
この実施例においては、上記各出力パワーMOSFET Q1,Q2,Q3と並列に、ゲートとドレインが結合されたいわゆるダイオード接続のMOSFETQ11,Q12,Q13がそれぞれ設けられ、各MOSFET Q11,Q12,Q13と上記各出力パワーMOSFET Q1,Q2,Q3とは互いのゲートが共通に接続されることにより、カレントミラー回路を構成している。
【0027】
なお、図3の高周波電力増幅回路は、最終段の出力パワーMOSFET Q3と、Q3と共にカレントミラー回路を構成するMOSFET Q13の2つのFETが1つの半導体チップ上に形成されたディスクリートの部品とされ、前段の出力パワーMOSFET Q1,Q2およびこれらとカレントミラー回路を構成するMOSFET Q11,Q12と、MOSFET Q11〜Q13にバイアス電流を流すバイアス回路が別の半導体チップ上に半導体集積回路として構成されている。また、各容量素子C0,C1,C2,C3はディスクリートの部品が用いられ、上記バイアス回路を含む半導体集積回路に外付け素子として接続される。
【0028】
上記バイアス回路は、制御電圧Vapcに比例した電流I1,I3を出力する電圧−電流変換回路10と、該電流I1,I3に基づいてしきい値依存性のない所望の特性の電流を生成して前記カレントミラー用MOSFET Q11,Q12,Q13に流す電流生成回路20A,20B,20Cと、これらの電流生成回路20A〜20Cに対するバイアス電圧を生成して上記電流生成回路20A〜20Cより所定の特性に従った電流を出力させるゲート電圧制御回路30とから構成されている。
【0029】
上記電流生成回路20Aと20Cは同一の回路構成を有する。また、特に制限されるものでないが、この実施例においては、2段目の出力パワーMOSFETQ2とカレントミラー接続されたMOSFET Q12に流される電流I12を生成する電流生成回路20Bは、上記電流生成回路20Aの出力MOSFETQ22とカレントミラー接続されたMOSFET Q20により構成されており、上記電流生成回路20AからMOSFET Q11に供給される電流I11と同一特性の電流I12がMOSFET Q20により生成される。上記電流I11とI12の比は、上記MOSFET Q22とQ20のサイズ比を変えることで調整することができる。
【0030】
ゲート電圧制御回路30は、電源依存性の少ない電流を流す定電流源31と、該定電流源31と直列に接続されたMOSFET Q32と、該MOSFET Q32のドレイン電圧を受けてボルテージフォロワとして動作する差動アンプ33とから構成されている。ここで、上記MOSFET Q32は、ゲートとドレインとが結合されたいわゆるダイオード接続とされることにより、そのしきい値電圧Vgs1に相当する電圧をドレイン端子より差動アンプ33に出力し、差動アンプ33は入力電圧と同一のレベルすなわちMOSFET Q32のしきい値電圧Vgs1と同一レベルの電圧を出力する。
【0031】
電流生成回路20Aは、ソースフォロワ型のMOSFET Q21と、該MOSFET Q21のゲート端子と前記ゲート電圧制御回路30の差動アンプ33の出力端子との間に接続された抵抗R1と、該MOSFET Q21のゲート端子と接地点との間に接続され定電流I5aを流す定電流源21aと、上記MOSFET Q21のドレイン端子と電源電圧端子Vddとの間に直列に接続されたMOSFET Q22と、該MOSFET Q22とカレントミラー回路を構成するように互いにゲート同士が接続されたMOSFET Q23とから構成されている。
【0032】
前記電圧−電流変換回路10から出力される前記制御電圧Vapcに応じた電流I1を供給する配線の終端は、前記抵抗R1とMOSFET Q21のゲート端子との接続ノードn1に結合されている。これにより、前記電圧−電流変換回路10からの電流I1は、I1>I5aのときは上記定電流源21aと差動アンプ33の出力端子とに分配されて流れ、I1<I5aのときはすべて定電流源21aに流されるように構成されている。また、I1<I5aのときは、(I5a−I1)に相当する電流が差動アンプ33の出力端子から抵抗R1を介して定電流源21aに向かって流される。
【0033】
次に、電流生成回路20Aの動作を説明する。
先ず、電流生成回路20Aに定電流源21aがないものと仮定して考えると、電圧−電流変換回路10からの電流I1は、抵抗R1を介して差動アンプ33の出力端子からアンプ内部に流れ込むこととなる。また、差動アンプ33の出力電圧は、前述したようにMOSFET Q32のしきい値電圧Vgs1と同一レベルである。そのため、MOSFET Q21のゲート電圧VG2は、差動アンプ33の出力電圧Vgs1よりもR1・I1だけ高い電圧(Vgs1+R1・I1)となる。ここで、電圧−電流変換回路10から供給される電流I1は、前述したように制御電圧Vapcに比例している。
【0034】
そのため、MOSFET Q21のゲート電圧VG2は、図4に符号Aで示すように、制御電圧Vapcに比例してほぼ直線的に変化することとなる。すると、MOSFET Q21に流れる電流I21は、MOSFETのドレイン電流特性に従って、制御電圧Vapcに応じて図5に符号aで示すように変化することとなる。ここで、上記MOSFET Q32とQ21は、1つの半導体チップ上に形成されているため、しきい値電圧のばらつきは同じである。つまり、Q32のしきい値電圧が高くなるとQ21のしきい値電圧も同じだけ高くなり、Q32のしきい値電圧が低くなるとQ21のしきい値電圧も同じだけ低くなる。
【0035】
その結果、MOSFET Q21に流れる電流I21は、しきい値電圧のばらつきに関係なく所定の特性で変化することとなる。そして、この電流I21がMOSFET Q22,Q23とQ11,Q1の2つのカレントミラー回路を介して出力パワーMOSFET Q1に流されることとなる。そのため、出力パワーMOSFET Q1には、MOSFET Q21のドレイン電流特性と同一の電流特性を有する電流が流されるようになる。つまり、プロセスのばらつきや温度変化に起因してMOSFET Q1のしきい値電圧が所望の値からずれても、プロセスや温度変化に依存しない出力特性が得られる。
【0036】
一方、定電流源21aに流れる電流I5aを考慮した場合には、この電流I5aによって電圧−電流変換回路10から抵抗R1を介して差動アンプ33内部に流れ込む電流が減らされるため、MOSFET Q21のゲート電圧VG2は、Vgs1+R1・I1−R1・I5aとなる。つまり、定電流源21aがあるときのMOSFET Q21のゲート電圧VG2は、図4に符号Bで示すように、直線AをR1・I5aだけ下にずらした直線となる。
【0037】
ここで、定電流源21aに流れるI5aは制御電圧Vapcにかかわらず一定にされている。また、電圧−電流変換回路10から供給される電流I1は制御電圧Vapcに比例している。そのため、直線Bの傾きは直線Aの傾きと同じである。これによって、MOSFET Q21に流れる電流I21は、制御電圧Vapcに応じて図5に符号bで示すような曲線に沿って変化することとなる。図4の直線A,Bの傾きは抵抗R1の値によって調整することができ、抵抗R1を小さくすることによって直線A,Bの傾きを小さくすることができるので、制御電圧Vapcによる出力用パワーMOSFET Q1〜Q3の制御性を向上させることができる。
【0038】
電流生成回路20Cは、電流生成回路20Aと同様に、ソースフォロワ型のMOSFET Q31と、該MOSFET Q31のゲート端子と前記ゲート電圧制御回路30の差動アンプ33の出力端子との間に接続された抵抗R3と、該MOSFET Q31のゲート端子と接地点との間に接続され定電流I5cを流す定電流源21cと、上記MOSFET Q31のドレイン端子と電源電圧端子Vddとの間に直列に接続されたMOSFET Q32と、該MOSFET Q32とカレントミラー回路を構成するように互いのゲート同士が接続されたMOSFET Q33とから構成されている。定電流源21cの電流I5cと抵抗R3の値は、電流生成回路20Aの定電流源21aの電流I5aと抵抗R1の値と異なる値に設定される。
【0039】
これにより、MOSFET Q31のゲート電圧VG3は、例えば図4の符号Cで示すような直線に従って変化する。その結果、ドレイン電流すなわちMOSFET Q13,Q3に流されるバイアス電流I13は、図5に符号cで示すような特性となる。電流生成回路20Bの定電流源21cの電流I5cと抵抗R3の値および電流生成回路20Aの定電流源21aの電流I5aと抵抗R1の値を、それぞれ最適に設定することにより小さな動作電流で大きな出力を得ることができる。
【0040】
なお、図1の実施例のバイアス回路においては、2段目の出力MOSFET Q2のバイアス電流を生成する電流生成回路20Bを、電流生成回路20AのMOSFET Q22とカレントミラー接続されたMOSFET Q20のみで構成しているが、電流生成回路20Bを電流生成回路20Aと同一の構成とし、定電流源21aに相当する電流源の電流と抵抗R1に相当する抵抗の値を、使用する出力MOSFET Q1〜Q3に応じてそれぞれ適切に設定することで、モジュール全体としての特性が所望の特性となるようにすることができる。
【0041】
図6には、制御電圧Vapcに基づいて電流生成回路20A,20Cに供給される電流I1,I3を生成する電圧−電流変換回路10の具体例が示されている。この実施例の電圧−電流変換回路10は、制御電圧Vapcを入力とするCMOS差動増幅回路からなる差動アンプ11と、該差動アンプ11の反転出力ノードの電位がゲート端子に印加されたMOSFET Q41,Q42,Q43と、MOSFET Q41と直列に接続された抵抗R2とから構成され、MOSFETQ41と抵抗R2との接続ノードの電位が差動アンプ11の他方の入力端子にフィードバックされることにより、MOSFET Q42とQ43にそれぞれ入力電圧Vapcに比例したドレイン電流が流されるように構成されている。そして、このQ42とQ43のドレイン電流は、MOSFET Q41とQ42のサイズ比(ゲート幅Wの比)と抵抗R2の値およびQ41とQ43のサイズ比と抵抗R2の値によってそれぞれ任意に設定することができ、これが電流生成回路20A,20Cに供給される電流I1,I3として出力される。
【0042】
図7には、前記ゲート電圧制御回路30を構成する定電流源31としての定電流回路の具体例が示されている。この実施例の定電流回路(31)は、電源依存性の少ない基準電圧Vrefを発生するバンドギャップリファランス回路311と、該バンドギャップリファランス回路311からの基準電圧Vrefを入力として一方の入力に受ける差動回路312と、該差動回路312の出力をそのゲートに受けるMOSFET Q44と、該Q44と接地点との間に接続された抵抗R4と、差動回路312の出力電圧Vc1をゲート端子に受けるMOSFET Q30とから構成されており、Q44と抵抗R4の接続点から差動回路312の他方の入力にフィードバックが行なわれている。
【0043】
図7の定電流回路(31)は、上記差動回路312の出力がMOSFETQ44と抵抗R4とを有する回路を介して他方の入力にフィードバックされている。これにより、抵抗R4の値に応じた定電圧Vc1が差動回路312の出力端子から得られる。また、この定電圧Vc1はMOSFET Q30のゲートにも供給されているため、MOSFET Q30はMOSFET Q44とカレントミラーを構成することとなる。そのため、上記抵抗R2の値に応じた電流を、上記MOSFET Q30が電流I4として流すこととなる。この実施例においては、上記抵抗R2として外付けの抵抗素子を用いている。これにより、チップ上に形成された抵抗を使用する場合に比べて精度の高い電流I4を出力できるように構成されている。
【0044】
図8には、前記電流生成回路20A(20C)を構成する定電流源21a(21c)としての定電流回路の具体例が示されている。この実施例の定電流回路(21a,21c)は、前記定電流回路(31)と共通のバンドギャップリファランス回路311から出力される基準電圧Vrefを入力として受ける差動回路321と、該差動回路321の出力を受けるMOSFET Q45と、該Q45と接地点との間に接続されている抵抗R5と、差動回路321の出力電圧Vc2をゲート端子に受けるMOSFET Q31と、該Q31と直列に接続されたMOSFET Q32と、該Q32とカレントミラー接続されたMOSFET Q33とから構成されており、上記MOSFET Q45と抵抗R5の接続点から差動回路321の入力へのフィードバックが行なわれている。
【0045】
図8の定電流回路21a(21c)は、上記差動回路321の出力がMOSFET Q45と抵抗R5とを有する回路を介してその入力にフィードバックされている。これにより、抵抗R5の値に応じた定電圧Vc2が差動回路321の出力端子から得られる。また、この定電圧Vc2はMOSFET Q31のゲートにも供給されているため、MOSFET Q45とMOSFET Q31とによってカレントミラーが構成されており、上記抵抗R5の抵抗値に応じた電流がMOSFET Q31を流れることとなる。このMOSFET Q31を流れるドレイン電流は、カレントミラー回路を構成するMOSFET Q32,Q33によりコピーされてQ33に定電流I5a(I5c)が流されるように構成されている。
【0046】
なお、この実施例の定電流回路においては、図7に示されている定電流I4を流す定電流回路31と異なり、上記抵抗R5として外付け素子でなくチップ内部に形成されている抵抗を用いている。これにより、図6に示されている電圧−電流変換回路10に設けられている抵抗R2の製造ばらつきにより出力電流I1,I3が変動したときに、図8の定電流回路21a(21c)を構成する抵抗R5が電圧−電流変換回路10内の抵抗R2と同じようにばらつくことにより、出力電流I5aが変動して上記電圧−電流変換回路10からの出力電流I1,I3の変動分をキャンセルすることができる。
【0047】
なお、上記差動回路312,321は、特に制限されないが、一対の差動トランジスタQp1,Qp2、その負荷回路を構成するカレントミラートランジスタQc1,Qc2および定電流素子Iとによって構成されている。
【0048】
図9は、図3の高周波電力増幅回路を組込んだ移動電話(携帯電話機)の一部を示す回路ブロック図である。
携帯電話機は、図9に示されているように、変調用の発振器(VCO)70の発振動作で生成されたRF送信信号が、高周波電力増幅器モジュール1の入力端子(Pin)に入力される。RF送信信号は、高周波電力増幅器モジュール1で増幅され出力端子(Pout)から出力され、電力検出回路71、送信フィルタ72を経由してアンテナ73に至り、アンテナ73から電波となって送信される。
【0049】
一方、アンテナ73により受信されたRF受信信号は、受信回路80で信号処理される。また、受信回路80からは受信強度信号SRIが出力され、A/D変換器81でデジタル信号に変換されてコントロールロジック82に供給される。コントロールロジック82はパワーレベル指示信号SPLを出力し、出力レベル制御回路83のロジック回路84に供給される。このロジック回路84は、送られて来たパワーレベル指示信号SPLを処理して制御コードを生成し、生成された制御コードはD/A変換器85でアナログ信号に変換され、パワーレベル指示電圧VPLとして自動電力制御(APC)回路74に供給される。APC回路74は、パワーレベル指示電圧VPLに応じたパワーコントロール信号Vapcを形成して高周波電力増幅器モジュール1に供給し、高周波電力増幅器モジュール1はこの信号に応じて出力トランジスタを駆動する。なお、90は、高周波電力増幅器モジュール1に電源電圧Vddを供給する電池である。
【0050】
図10は、前記実施例の高周波電力増幅回路を応用した携帯電話器の全体構成を示すブロック図である。
この実施例の携帯電話器は、表示部としての液晶パネル200、送受信用のアンテナ321、音声出力用のスピーカ322、音声入力用のマイクロホン323、上記液晶パネル200を駆動して表示を行なわせる液晶コントロールドライバ310、スピーカ322やマイクロホンの信号の入出力を行なう音声インタフェース330、アンテナ321を介してGSM方式等で携帯電話通信を行なう高周波インタフェース340、音声信号や送受信信号に係る信号処理を行なうDSP(Digital Signal Processor)351、カスタム機能(ユーザ論理)を提供するASIC(Application Specific Integrated Circuits)352、表示制御を含め装置全体の制御を行なうマイクロプロセッサもしくはマイクロコンピュータなどからなるシステム制御装置353およびデータやプログラムの記憶用メモリ360、発振回路(OSC)370等を備えてなる。上記DSP351、ASIC352およびシステム制御装置としてのマイコン353により、いわゆるベースバンド部350が構成される。上記実施例の高周波電力増幅回路は、高周波インタフェース340の送信出力部に使用される。
【0051】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、出力用トランジスタを3段接続しているが、2段構成あるいは4段以上であっても良い。また、前記実施例では、最終段の出力用トランジスタQ3およびこれとカレントミラー接続されたトランジスタQ13を別のチップで構成していると説明したが、他の出力トランジスタQ1,Q2と同様にバイアス回路と同一のチップ上に形成されていても良いし、逆に出力トランジスタQ1とそのカレントミラー用トランジスタQ11や出力トランジスタQ2とそのカレントミラー用トランジスタQ12も別のチップで構成するようにしても良い。
【0052】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線通信装置に適用される高周波電力増幅回路について説明したが、本発明はそれに限定されるものでなく、複数の半導体増幅素子が従属接続された多段構成の増幅回路およびそれを有するシステムに広く利用することができる。
【0053】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、制御電圧に応じた所望の特性を有する電流で出力用トランジスタが駆動されるため、出力用トランジスタのしきい値がばらついてもそれに依存しない出力特性を有する高周波電力増幅回路を得ることができる。また、各段の出力用トランジスタを別々のバイアス電流で駆動することによって、出力の制御性の良好であるとともに、低消費電力で効率良く高出力が得られる高周波電力増幅回路を実現することができる。
【図面の簡単な説明】
【図1】従来の多段構成の高周波電力増幅回路の一例を示す回路図である。
【図2】従来の高周波電力増幅回路におけるバイアス回路の他の例を示す回路図である。
【図3】本発明に係る高周波電力増幅回路の一実施例を示す回路図である。
【図4】本発明に係る高周波電力増幅回路のバイアス回路における制御電圧Vapcとバイアス電流生成用のMOSFETのゲート電圧との関係を示すグラフである。
【図5】本発明に係る高周波電力増幅回路のバイアス回路における制御電圧Vapcとバイアス電流生成用のMOSFETのドレイン電流との関係を示すグラフである。
【図6】制御電圧Vapcをバスアス回路に供給する電流に変換する電圧−電流変換回路の具体例を示す回路図ある。
【図7】電源電圧に依存しない定電流を発生する定電流回路の具体例を示す回路図ある。
【図8】電圧−電流変換回路から出力される電流のばらつきをキャンセルする定電流を発生する定電流回路の具体例を示す回路図ある。
【図9】図3の高周波電力増幅回路を組込んだ移動電話(携帯電話機)の一部を示す回路ブロック図である。
【図10】実施例の高周波電力増幅回路を応用した携帯電話機の全体構成を示すブロック図である。
【符号の説明】
10 電圧−電流変換回路
20A,20B,20C バイアス電流生成回路
30 ゲート制御電圧生成回路
Q1,Q2,Q3 出力用トランジスタ(出力パワーMOSFET)
70 発振器
71 電力検出回路
72 送信フィルタ
73 アンテナ
74 APC回路
80 受信回路
81 A/D変換器
82 コントロールロジック
83 出力パワーレベル制御回路
84 ロジック回路
85 D/A変換器
90 電池
Claims (8)
- 複数の半導体増幅素子が従属接続された多段構成の出力回路と、前記半導体増幅素子を制御電圧に応じて駆動するバイアス回路とを備えた高周波電力増幅回路であって、
前記複数の出力用半導体増幅素子とそれぞれカレントミラー回路を構成するように接続された半導体増幅素子を備え、
前記バイアス回路は、制御電圧を電流に変換する電圧−電流変換回路と、該電圧−電流変換回路から供給される電流を電圧に変換する第1抵抗と、第1定電流源およびこれと直列に接続された第1半導体増幅素子を有し該第1半導体増幅素子のしきい値電圧に相当する電圧を発生する制御電圧生成回路と、該制御電圧生成回路で生成された電圧と前記第1抵抗で変換された電圧との合成電圧に応じた電流を生成する第2半導体増幅素子とを含み、該第2半導体増幅素子に流れる電流と同一特性の電流を、前記カレントミラー回路を構成するように接続された半導体増幅素子にそれぞれ流して、前記出力用半導体増幅素子を電流で駆動するようにしたことを特徴とする高周波電力増幅回路。 - 前記制御電圧生成回路は、前記第1半導体増幅素子のしきい値電圧に相当する電圧を入力電圧とする第1差動回路からなるボルテージフォロワを備え、該ボルテージフォロワの出力端子に前記第1抵抗が接続され、該第1抵抗を介して前記電圧−電流変換回路から供給される電流が前記ボルテージフォロワ内に流れるように構成されていることを特徴とする請求項1に記載の高周波電力増幅回路。
- 前記第2半導体増幅素子の制御端子に接続され前記電圧−電流変換回路から供給される電流を引き込む第2定電流源を有することを特徴とする請求項2に記載の高周波電力増幅回路。
- 前記第1定電流源は、定電圧回路からの定電圧を入力とする第2差動回路と、該第2差動回路の出力電圧によって定電流を流す第3半導体増幅素子とを有することを特徴とする請求項2または3に記載の高周波電力増幅回路。
- 前記第2差動回路は、その出力が前記第3半導体増幅素子とカレントミラー接続された増幅素子のゲート端子に接続されるとともに、該増幅素子と直列に第2抵抗が接続され、前記増幅素子と第2抵抗との接続点の電位が前記差動回路の入力端子にフィードバックされることによって該第2差動回路は前記定電圧に比例した電圧を出力し、該出力によって前記第3半導体増幅素子が駆動されて定電流を流すように構成され、前記第2抵抗は外付け素子で構成されていることを特徴とする請求項4に記載の高周波電力増幅回路。
- 前記第2定電流源は、定電圧回路からの定電圧を入力とする第3差動回路と、該第3差動回路の出力電圧によって定電流を流す第4半導体増幅素子とを有することを特徴とする請求項3〜5のいずれかに記載の高周波電力増幅回路。
- 前記第3差動回路は、その出力が前記第4半導体増幅素子とカレントミラー接続された増幅素子のゲート端子に接続されるとともに、該増幅素子と直列に第3抵抗が接続され、前記増幅素子と第3抵抗の接続点の電位が前記第3差動回路の入力端子にフィードバックされることによって該第3差動回路は前記定電圧に比例した電圧を出力し、該出力によって前記第4半導体増幅素子が駆動されて定電流を流すように構成され、前記第3抵抗は前記第1〜第4半導体増幅素子とともに同一の半導体チップ上に形成されていることを特徴とする請求項6に記載の高周波電力増幅回路。
- 前記複数の出力用半導体増幅素子のそれぞれに対応して前記第1抵抗と前記第2半導体増幅素子と前記第2電流源とが設けられ、前記第1抵抗の抵抗値と前記第2電流源の電流値は各々異なる値に設定されていることを特徴とする請求項3〜7のいずれかに記載の高周波電力増幅回路。
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