JP5089536B2 - 電流制限回路及び電流制限回路の駆動方法 - Google Patents

Description

本発明は、回路に流れる電流を所定の電流値以下に制限する電流制限回路に関する。

図１２（ａ）は従来の電流制限回路である。この回路はドライバトランジスタＭ１、センストランジスタＭ２、演算増幅回路１、電流源Ｉ１、センス抵抗Ｒsns、およびバイアス抵抗Ｒbiで構成されている。また、入力端子ＩＮ、接地端子ＧＮＤ、出力端子ＯＵＴを備えている。入力端子ＩＮには入力電圧Ｖiが入力されている。出力端子ＯＵＴと接地端子ＧＮＤ間には負荷２０が接続されている。

ドライバトランジスタＭ１のドレインは入力端子ＩＮに接続され、ソースは出力端子ＯＵＴに接続されている。また、ゲートは演算増幅回路１の出力に接続されている。センストランジスタＭ２のドレインはセンス抵抗Ｒsnsを介して入力端子ＩＮに接続されると共に、演算増幅回路１の非反転入力に接続されている。またソースとゲートはそれぞれドライバトランジスタＭ１のソースとゲートに共通接続されている。

なお、センストランジスタＭ２の素子サイズはドライバトランジスタＭ１の素子サイズに比べ数十から数千分の一に設定されている。演算増幅回路１の反転入力はバイアス抵抗Ｒbiと電流源Ｉ１の接続ノードに接続されている。また、出力は前記したようにドライバトランジスタＭ１とセンストランジスタＭ２のゲートに接続されている。

バイアス抵抗Ｒbiは入力端子ＩＮと演算増幅回路１の反転入力間に接続されている。また電流源Ｉ１は演算増幅回路１の反転入力と接地端子ＧＮＤ間に接続されている。

この電流制限回路の動作を説明する。電流制限回路はドライバトランジスタＭ１を介して負荷２０に供給される出力電流Ｉoを一定値内の電流に制限する機能を有する。ドライバトランジスタＭ１を介して負荷２０に出力電流Ｉoが供給されると、センストランジスタＭ２には、ドライバトランジスタＭ１のドレイン電流Ｉdに比例したセンス電流Ｉsnsが流れる。ドライバトランジスタＭ１とセンストランジスタＭ２のサイズ比をＫ：１に設定した場合は、センストランジスタＭ２のセンス電流ＩsnsはドライバトランジスタＭ１のドレイン電流Ｉdの１／Ｋになる。

センストランジスタＭ２のセンス電流Ｉsnsはセンス抵抗Ｒsnsに流れるので、センス抵抗Ｒsnsにはセンス電圧Ｖsnsが発生する。センス電圧Ｖsnsは出力電流Ｉoが増えるに従い大きくなる。その結果、演算増幅回路１の非反転入力の電位は出力電流Ｉoが増えるに従い低下する。演算増幅回路１の非反転入力の電位が反転入力の電位以下になると、演算増幅回路１の出力は低下して、ドライバトランジスタＭ１のゲート電位を下げ、ドライバトランジスタＭ１のインピーダンスを大きくする。その結果、出力電流Ｉoは演算増幅回路１の非反転入力と反転入力の電圧が等しくなる電流値で制限されることになる。

一方、入力電圧Ｖiと演算増幅回路１の反転入力端子間の電圧は、バイアス抵抗Ｒbiの電圧降下で決まる電圧である。この電圧をバイアス電圧Ｖbiasとする。バイアス電圧Ｖbiasはバイアス抵抗Ｒbiと電流源Ｉ１の積で決まる一定電圧である。すなわち、出力電流Ｉoの制限電流（最大電流値）Ｉlimは、センス電圧Ｖsnsがバイアス電圧Ｖbiasと等しくなるときの出力電流である。ドライバトランジスタＭ１のインピーダンスをＲd、センストランジスタＭ２のインピーダンスをＲsとすると、制限電流Ｉlimは下記の式（１)で表される。
Ｉlim＝Ｖbias(Ｒd＋Ｒs)／(Ｒd・Ｒsns) ・・・（１)
なお、上記のような従来技術としては特許文献１に開示の技術がある。
特許第３６０６９９４号

従来の構成では、入力電圧Ｖiと出力電圧Ｖoの差電圧(Ｖi−Ｖo)が小さいとき、出力電流Ｉoが制限電流Ｉlim以上に増加することがある。以下にその理由を説明する。

図１２（ｂ）、（ｃ）は、図１２（ａ）に示す従来の回路の動作を説明するための電圧と電流の関係を示すグラフである。図１２（ｂ）、（ｃ）の横軸は入力電圧Ｖiと出力電圧Ｖoの差電圧(Ｖi−Ｖo)である。図１２(ｂ)に示すグラフは、センス電圧Ｖsns(細線)とバイアス電圧Ｖbiasそれぞれの変化を示すグラフである。縦軸は電圧であり、入力電圧Ｖiを基準電位とし、下方に向かうほど電圧が下がっている。図１２（ｂ）において、Ｖbiasの電圧はバイアス抵抗Ｒbiと電流源Ｉ1間の接続ノードの電圧であり、Ｖsnsの電圧はセンス抵抗ＲsnsとセンストランジスタＭ２間の接続ノードの電圧である。Ｖbias0は所定のバイアス電圧である。所定のバイアス電圧Ｖbias0は、バイアス抵抗Ｒbiに電流源Ｉ１の電流が全て流れた場合のバイアス電圧Ｖbiasである。図１２(ｃ)に示すグラフは、出力電流Ｉoの変化を示すグラフであり、縦軸は電流値である。

今、ドライバトランジスタＭ１のオン抵抗をＲd0、センストランジスタＭ２のオン抵抗をＲs0とする。また、入力端子ＩＮからドライバトランジスタＭ１を通って出力端子ＯＵＴまでの配線抵抗(鎖線で表した抵抗)をＲparaとする。差電圧(Ｖi−Ｖo)が小さく、センストランジスタＭ２がオンしてもセンス電圧Ｖsnsがバイアス電圧Ｖbias未満の場合のセンス電流Ｉsnsは次式で得られる。
Ｉsns＝(Ｖi−Ｖo)／(Ｒsns＋Ｒs0) ・・・(２)

また、このときのセンス電圧Ｖsnsは次式で得られる。
Ｖsns＝Ｒsns・Ｉsns＝Ｒsns(Ｖi−Ｖo)／(Ｒsns＋Ｒs0) ・・・(３)

式（３)からセンス電圧Ｖsnsは差電圧(Ｖi−Ｖo)が０Ｖの場合は０Ｖとなり、差電圧(Ｖi−Ｖo)に比例して大きくなることが分かる。

また、バイアス抵抗Ｒbiには、差電圧(Ｖi−Ｖo)に関係なく電流源Ｉ１の定電流が供給されるので、バイアス電圧Ｖbiasは常に所定のバイアス電圧値（Ｖbias0）となる。

演算増幅回路１の出力は、センス電圧Ｖsnsが所定のバイアス電圧Ｖbias0に等しくなるまではハイレベルとなるので、ドライバトランジスタＭ１もオン状態である。この状態におけるドライバトランジスタＭ１のドレイン電流Ｉdは次式で得られる。
Ｉd＝(Ｖi−Ｖo)／(Ｒd0＋Ｒpara) ・・・(４)

出力電流Ｉoはセンス電流Ｉsnsとドレイン電流Ｉdの和であるから、式（２)と式（４)から出力電流Ｉoは次式で得られる。
Ｉo＝(Ｖi−Ｖo)／(Ｒsns＋Ｒs0)＋(Ｖi−Ｖo)／(Ｒd0＋Ｒpara) ・・・(５)

出力電流Ｉoが最大値となるときの差電圧(Ｖi−Ｖo)は、式（３)において、センス電圧Ｖsnsが所定のバイアス電圧Ｖbias0と等しくなったときである。そこで、式（３)のセンス電圧Ｖsnsを所定のバイアス電圧Ｖbais0で置換し、差電圧(Ｖi−Ｖo)に付いて解くと、次式が得られる。
Ｖi−Ｖo＝Ｖbias0(Ｒsns＋Ｒs0)／Ｒsns ・・・(６)

すなわち、式（６)の右辺が、出力電流Ｉoが最大値となる差電圧(Ｖi−Ｖo)である。そこで、式（６)を式（５)に代入して最大出力電流Ｉmaxを求める。
Ｉmax＝Ｖbias0(Ｒd0＋Ｒpara＋Ｒsns＋Ｒs0)／Ｒsns(Ｒd0＋Ｒpara) ・・・(７)

さらに差電圧(Ｖi−Ｖo)が大きくなった場合は、ドライバトランジスタＭ１とセンストランジスタＭ２のゲートは演算増幅回路１で制御されるようになり、センス電圧Ｖsnsは常に所定のバイアス電圧Ｖbias0に等しくなるので、センス電流Ｉsnsは次式となる。
Ｉsns＝Ｖbias0／Ｒsns ・・・(８)

また、ドライバトランジスタＭ１のドレイン電流Ｉdは次式で表される。
Ｉd＝Ｋ・Ｉsns＝Ｋ・Ｖbias0／Ｒsns ・・・(９)
Ｋ：ドライバトランジスタＭ１とセンストランジスタＭ２の素子サイズ比

出力電流Ｉoは、センス電流Ｉsns(式（８)）とドライバ電流Ｉd(式（９)）の和であるから次式となる。
Ｉo＝Ｖbias0(１＋Ｋ)／Ｒsns ・・・(１０)

今、Ｒd0＝０.１Ω、Ｒs0＝１Ω、Ｒpara＝０.１Ω、Ｒsns＝５Ω、Ｖbias＝０.１Ｖとして式（５)と式（１０)をグラフに表したのが、図１２(ｃ)である。なお、電圧Ｖ１は出力電流Ｉoが最大出力電流Ｉmaxとなる差電圧(Ｖi−Ｖo)である。差電圧(Ｖi−Ｖo)が電圧Ｖ１を越えた後、直ぐに出力電流Ｉoが制限電流Ｉlimにならないのは、センストランジスタＭ２とドライバトランジスタＭ１のドレイン電圧が僅かに異なることによるチャネル長変調効果などの影響によるものである。

上記の値を式（１)に代入して制限電流Ｉlimを求めると、Ｉlim＝０.２２Ａが求まる。同様に式（７)に代入して最大出力電流Ｉmax＝０.６２Ａが求まり、このときの差電圧Ｖ１は、式（３)からＶ１＝０.１２Ｖが求まる。この例から分かるように、最大出力電流Ｉmaxは制限電流Ｉlimの３倍近くにも達している。

最大出力電流Ｉmaxが制限電流Ｉlimより大きい場合、次のような不利益がある。電流制限回路を用いて設計を行う際に、仕様上の定格電流はＩlimであるにもかかわらず、負荷変動のシーケンスによっては最大出力電流値Ｉmaxまで流れることを見込んで設計を行う必要がある。このことはシステム上流にある電源の負荷電流の許容値を大きくすることを要求すると共に、上流、下流の基板配線の配線幅をより太くする必要性を生じさせる。

本発明は、上述した実情を考慮してなされたものであって、最大出力電流Ｉmaxと制限電流Ｉlimの差を小さくした電流制限回路を提供することを目的とする。

上記の課題を解決するために、本発明に係る電流制限回路は、入力電圧が印加される入力端子と、出力電圧を出力する出力端子と、一端が入力端子に接続され、他端が出力端子に接続され、制御端子を備えたドライバトランジスタと、一端がセンス抵抗を介して入力端子に接続され、他端が出力端子に接続され、制御端子がドライバトランジスタの制御端子に接続されたセンストランジスタと、入力端子の電位を基準電位とするバイアス電圧と、センス抵抗における電圧降下とを入力し、ドライバトランジスタとセンストランジスタの制御端子に出力が接続された第１演算増幅回路と、バイアス電圧の電圧値を、入力端子と出力端子の差電圧に応じて、所定のバイアス電圧以下になるように制御するバイアス電圧変更回路とを備える。

本発明に係る電流制限回路の駆動方法は、入力電圧が印加される入力端子と、出力電圧を出力する出力端子と、一端が入力端子に接続され、他端が出力端子に接続され、制御端子を備えたドライバトランジスタと、一端がセンス抵抗を介して入力端子に接続され、他端が出力端子に接続され、制御端子がドライバトランジスタの制御端子に接続されたセンストランジスタと、入力端子の電位を基準電位とするバイアス電圧と、センス抵抗における電圧降下とを入力し、ドライバトランジスタとセンストランジスタの制御端子に出力が接続された第１演算増幅回路とを備えた電流制限回路の駆動方法である。その駆動方法によれば、バイアス電圧の電圧値を、入力端子と出力端子の差電圧に応じて、所定のバイアス電圧以下になるように制御する。

本発明によれば、入力電圧と出力電圧の差電圧(出力端子と接地端子の間にドライバトランジスタを有する場合は出力電圧Ｖoと接地電位の差電圧)に応じて、バイアス電圧Ｖbiasを変更するようにしたので、差電圧が小さい領域においても、出力電流ｉoの最大値を制限電流Ｉlimとほぼ同じ電流以下に制御することが可能となる。その結果、回路要素に対し許容電流値を緩和することが可能となり、回路面積の縮小、および回路コストの低減が可能となる。

以下、添付の図面を参照して、本発明の実施形態を詳細に説明する。

（実施の形態１）
図１は、本発明の第１の実施形態における電流制限回路の回路図である。図１２（ａ）に示す従来の電流制限回路と異なる点は、本実施形態の電流制限回路がバイアス電圧変更回路１０をさらに備えている点である。バイアス電圧変更回路１０以外の回路の部分に関しては、従来技術で既に説明を行なっているので、ここでの説明は省略する。

バイアス電圧変更回路１０は、入力電圧Ｖiと出力電圧Ｖoの差電圧(Ｖi−Ｖo)に基づいて、バイアス抵抗Rbi両端に印加されるバイアス電圧Ｖbiasの値を変更する回路であり、演算増幅回路１１と１２、ＰＭＯＳトランジスタＭ１１、及び抵抗Ｒ１１とＲ１２で構成されている。

ＰＭＯＳトランジスタＭ１１はバイアス抵抗Ｒbiに並列に接続されており、ソースは入力端子ＩＮに、ドレインはバイアス抵抗Ｒbiと電流源Ｉ１間の接続ノードに接続されている。ＰＭＯＳトランジスタＭ１１のゲートは演算増幅回路１１の出力に接続されている。演算増幅回路１１の非反転入力はＰＭＯＳトランジスタＭ１１のドレインに接続されている。また、その反転入力は抵抗Ｒ１１と抵抗Ｒ１２間の接続ノードに接続されている。抵抗Ｒ１１の他端は入力端子ＩＮに接続され、抵抗Ｒ１２の他端は演算増幅回路１２の出力に接続されている。演算増幅回路１２の反転入力は自身の出力に接続されている。また、非反転入力は出力端子ＯＵＴに接続されている。電流制限回路は出力端子ＯＵＴを流れる電流Ｉoを所定電流値内になるよう制限する。

次にバイアス電圧変更回路１０の動作を説明する。
演算増幅回路１２はボルテージフォロア回路を構成しているので、その出力電圧は、その入力電圧である出力端子ＯＵＴの電圧と同じである。抵抗Ｒ１１とＲ１２は直列接続され、入力端子ＩＮと演算増幅回路１２の出力との間に接続されている。よって、抵抗Ｒ１１と抵抗Ｒ１２間の接続ノードの電圧は、入力電圧Ｖiと出力電圧Ｖoの差電圧(Ｖi−Ｖo)を、抵抗Ｒ１１とＲ１２の抵抗値で分圧した電圧となる。抵抗Ｒ１１における電圧降下を電圧Ｖo1とすると電圧Ｖo1は次式で得られる。
Ｖo1＝(Ｖi−Ｖo)・Ｒ１１／(Ｒ１１＋Ｒ１２) ・・・(１１)
ここで、Ｒ１１／(Ｒ１１＋Ｒ１２)＝１／Ｎとすると、式（１１)から次式を得る。
Ｖo1＝(Ｖi−Ｖo)／Ｎ ・・・(１２)

この電圧Ｖo1が演算増幅回路１１の反転入力に印加されているので、演算増幅回路１１は、バイアス電圧Ｖbiasを電圧Ｖo1と等しくなるようにＰＭＯＳトランジスタＭ１１のゲート電圧を制御する。すなわち、バイアス電圧Ｖbiasが電圧Ｖo1と等しくなるように制御される。
Ｖbias＝Ｖo1＝(Ｖi−Ｖo)／Ｎ ・・・(１２')

しかしながら、ＰＭＯＳトランジスタＭ１１にはバイアス抵抗Ｒbiが並列に接続されており、しかもＰＭＯＳトランジスタＭ１１とバイアス抵抗Ｒbiには電流源Ｉ１による定電流を超えた電流は流れないので、バイアス電圧Ｖbiasの最大値は、バイアス抵抗Ｒbiと電流源Ｉ１の電流値の積で決まる所定のバイアス電圧値（Ｖbias0）以上にはならない。

図２は、図１に示すバイアス電圧変更回路１０の動作を説明するための電圧と電流の関係を示すグラフである。図２の趣旨は従来技術で説明した図１２（ｂ）、（ｃ）に示すグラフと同じである。図２（ａ）、（ｂ）の横軸は入力電圧Ｖiと出力電圧Ｖoの差電圧(Ｖi−Ｖo)である。図２(ａ)に示すグラフは、センス電圧Ｖsns(細線)とバイアス電圧Ｖbiasそれぞれの変化を示すグラフである。縦軸は電圧であり、入力電圧Ｖiを基準電位とし、下方に向かうほど電圧が下がっている。図２（ａ）において、Ｖbiasの電圧はバイアス抵抗Ｒbiと電流源Ｉ1間の接続ノードの電圧であり、Ｖsnsの電圧はセンス抵抗ＲsnsとセンストランジスタＭ２間の接続ノードの電圧である。Ｖbias0は所定のバイアス電圧である。所定のバイアス電圧Ｖbias0は、バイアス抵抗Ｒbiに電流源Ｉ１の電流が全て流れた場合のバイアス電圧Ｖbiasである。図２(ｂ)に示すグラフは、出力電流Ｉoの変化を示すグラフであり、縦軸は電流値である。

従来技術の場合と同様、ドライバトランジスタＭ１のオン抵抗をＲd0、センストランジスタＭ２のオン抵抗をＲs0とする。また、図１には示していないが、入力端子ＩＮからドライバトランジスタＭ１を通って出力端子ＯＵＴまでの配線抵抗をＲparaとする。

演算増幅回路１によって、センス電圧Ｖsnsが常にバイアス電圧Ｖbiasと同じになるようにＮＭＯＳトランジスタＭ２のゲート電圧が制御される。そのため、図２(ａ)に示すように、センス電圧Ｖsnsとバイアス電圧Ｖbiasは常に同電圧となる。

センス電流Ｉsnsは次式で得られる。
Ｉsns＝Ｖbias／Ｒsns ・・・(１３)
また、ドライバトランジスタＭ１のドレイン電流Ｉdは式（９)で表される。

本実施形態の最大出力電流Ｉmaxは式（７）の場合と同様にして次式で求められる。
Ｉmax＝Ｖbias(Ｒd0＋Ｒpara＋Ｒsns＋Ｒs0)／Ｒsns(Ｒd0＋Ｒpara) ・・・(７')
式（７'）より最大出力電流Ｉmaxの値はバイアス電圧Ｖbiasの値に比例することが分かるが、式（１２'）より、バイアス電圧Ｖbiasは差電圧(Ｖi−Ｖo)の１／Ｎに制御される。よって、Ｎを適宜設定することで、差電圧(Ｖi−Ｖo)が小さい場合、バイアス電圧Ｖbiasを小さくでき、最大出力電流Ｉmaxを従来に比して低減することができる。

従来技術の場合と同様に、Ｒd0＝０.１Ω、Ｒs0＝１Ω、Ｒpara＝０.１Ω、Ｒsns＝５Ω、Ｖbias＝０.１Ｖとし、さらにＮ＝２として式（９)を計算した結果を図２(ｂ)に示す。

上記パラメータを式（１)に代入して制限電流Ｉlimを求めると、Ｉlim＝０.２２Ａが求まる。最大出力電流Ｉmaxはバイアス電圧Ｖbiasが所定のバイアス電圧Ｖbias0と等しくなるときで、このときの差電圧Ｖ１は、式（１２)の電圧Ｖo1が所定のバイアス電圧Ｖbias0になったときであるから、Ｖ１＝Ｖbias0×Ｎ＝０.２Ｖとなる。このときの最大出力電流Ｉmaxは、制限電流Ｉlimと等しくなるはずであるが、実際には、ドライバトランジスタＭ１のドレイン電圧がセンストランジスタＭ２のドレイン電圧より所定のバイアス電圧Ｖbias0分高いため、グラフに表したように制限電流Ｉlimより少し大きくなっている。

また、Ｎが１に近いほど差電圧Ｖ１は所定のバイアス電圧Ｖbias0(０.１Ｖ)に近づくが、チャネル変調効果の影響で、最大出力電流Ｉmaxは大きくなる。逆にＮが大きいほどチャネル変調効果の影響は小さくなり、最大出力電流Ｉmaxは制限電流Ｉlimに近づくが、制限電流Ｉlimに到達する差電圧Ｖ１が大きくなる。このため、Ｎの値は、本電流制限回路を使用する回路の仕様によって最適な値を選ぶようにする。

以上のように、本実施形態では、バイアス電圧変更回路１０により、バイアス電圧（Ｖbias）の大きさを、入力端子と出力端子の差電圧(Ｖi−Ｖo)に応じて所定のバイアス電圧（Ｖi−Ｖbias0）以下になるように制御する。これにより、差電圧が小さい領域においても出力電流ｉoの最大値を制限電流Ｉlimとほぼ同じ電流以下に制御することが可能となる。

（実施の形態２）
図３は、本発明の第２の実施形態における電流制限回路の回路図である。図１に示す実施の形態１の構成と異なる点は、バイアス電圧変更回路１０ｂにおいて、抵抗Ｒ１２と並列にＰＭＯＳトランジスタＭ１２と抵抗Ｒ１３の直列回路が接続され、ＰＭＯＳトランジスタＭ１２のゲートが演算増幅回路１１の出力に接続されている点である。実施形態１の場合と同様、バイアス電圧変更回路１０以外の回路の部分に関しての説明は省略する。

本実施形態では、バイアス電圧変更回路１０において、抵抗Ｒ１２と並列に設けたＰＭＯＳトランジスタＭ１２と抵抗Ｒ１３の直列回路によって、差電圧に応じ式（１２'）におけるＮの値を変化させるようにしている。これにより、

ＰＭＯＳトランジスタＭ１２のゲートはＰＭＯＳトランジスタＭ１１のゲートと同電位になっており、ソース電位はＰＭＯＳトランジスタＭ１１のソース電位より電圧Ｖo1だけ低い電位になっている。電圧Ｖo1はバイアス電圧Ｖbiasが所定のバイアス電圧Ｖbias0になるまでは、バイアス電圧Ｖbiasと同じである。そのため、ＭＯＳトランジスタＭ１２は、バイアス電圧Ｖbiasが０Ｖに近い場合は、ＰＭＯＳトランジスタＭ１１と同様インピーダンスは小さいが、バイアス電圧Ｖbiasが増加するに従いＰＭＯＳトランジスタＭ１２のインピーダンスは大きくなり、バイアス電圧Ｖbiasが所定のバイアス電圧Ｖbias0では完全にオフとなる。

その結果、抵抗Ｒ１２と抵抗Ｒ１３、およびＰＭＯＳトランジスタＭ１２で構成される回路の合成インピーダンスは、抵抗Ｒ１２と抵抗Ｒ１３を並列に接続した状態から抵抗Ｒ１２単独抵抗までの間を連続的に変化することになる。すなわち、差電圧(Ｖi−Ｖo)に応じてＮの値が変化するようになっている。これにより、差電圧(Ｖi−Ｖo)が小さい領域から、出力電流Ｉoの最大値を制限電流Ｉlimにより近づけることが可能となる。

図４は、図３の回路の動作を表した電圧と電流の関係を示すグラフである。書かれている内容は図２のグラフと同じである。

いま、Ｒ１１＝Ｒ１２＝Ｒ１３とすると、Ｎは１.５から２まで変化することになる。その他の条件は第１の実施例と同様にした場合のグラフを図４に示す。図に示すように、バイアス電圧Ｖbiasと出力電流Ｉoの変化が曲線となっている。

Ｎの最大値が２で第１の実施形態と同じなので、出力電流Ｉoが最大になる差電圧Ｖ１は第１の実施形態と同様、０.２Ｖである。また、最大出力電流Ｉmaxもチャネル変調効果などの影響で、制限電流Ｉlimより少し大きくなっている。

このように、差電圧(Ｖi−Ｖo)に応じてＮを次第に大きくすることによって、差電圧(Ｖi−Ｖo)が小さいときから出力電流Ｉoの最大値を制限電流Ｉlimにより近づけることが可能となる。

なお、抵抗Ｒ１１の抵抗値と抵抗Ｒ１３の抵抗値の比と、センス抵抗Ｒsnsの抵抗値とセンストランジスタＭ２のオン時のインピーダンスの比とを等しくするのが好ましい。ＰＭＯＳトランジスタＭ１２は、センストランジスタＭ２の演算増幅回路１によるインピーダンスの変動をキャンセルするために挿入されている。

（実施の形態３）
図５に、本発明の第３の実施形態における電流制限回路の回路図を示す。図３に示す実施の形態２の構成と異なる点は、抵抗Ｒ１１とＲ１２の接続ノードと接地端子ＧＮＤ間に電流源Ｉ１１がさらに接続されている点である。前述の実施形態と同様、バイアス電圧変更回路１０以外の電流制限回路部分に関しての説明は省略する。

本実施形態では、電流源Ｉ１１により、抵抗Ｒ１１とＲ１２の接続ノードから常にバイアス電流Ｉ１１が供給される。これにより、電圧Ｖo1は、差電圧(Ｖi−Ｖo)が０Ｖであっても、０Ｖにはならない。バイアス電圧Ｖbiasも同様に、差電圧(Ｖi−Ｖo)が０Ｖであっても、０Ｖにならず、一定の電圧値を有する。この一定の電圧値を、バイアス電圧の下限値Ｖb0という。バイアス電圧の下限値Ｖb0を与えることにより、回路素子のバラツキをキャンセルする。すなわち、バイアス電圧の下限値Ｖb0の値は、キャンセルしたいバラツキに応じて適宜設定される。回路素子のバラツキとしては、例えば、演算増幅回路１のオフセットがある。

電圧Ｖo1は、抵抗Ｒ１２、Ｒ１３、ＰＭＯＳトランジスタＭ１２の合成抵抗をＲ２３して次式で得られる。
Ｖo1＝｛Ｉ１１・Ｒ１１・Ｒ２３＋(Ｖi−Ｖo)Ｒ１１｝／(Ｒ１１＋Ｒ２３) (１４)

ここで、抵抗Ｒ１１、Ｒ１２、Ｒ１３の比を１：２：２とすると、Ｒ２３は１から２まで変化し、差電圧(Ｖi−Ｖo)が０Ｖの場合、Ｒ２３は１となる。図６に、電流源Ｉ１１の電流値を０.００３とし、その他の条件は第１の実施形態と同様にした場合のグラフを示す。

同図から分かるように、差電圧(Ｖi−Ｖo)が０Ｖの場合のバイアス電圧Ｖbiasは０Ｖではなく、Ｖb0である。このバイアス電圧Ｖb0を上記の条件で式（１４)より求めると、Ｖb0＝０.０１５Ｖとなる。

また、出力電流Ｉoは２つのピーク値を持つ。第１のピークは、バイアス電圧Ｖbiasとセンス電圧Ｖsnsが一致する差電圧Ｖ１で発生する。第２のピーク値はバイアス電圧Ｖbiasが所定のバイアス電圧Ｖbias0に到達した差電圧Ｖ２で発生する。

第１のピークが発生する差電圧Ｖ１とそのときの出力電流Ｉoは、電流源Ｉ１１の電流値と、抵抗Ｒ１１からＲ１３の組み合わせでさまざまに変えることができる。上記条件の場合は、差電圧Ｖ１が約０.０３５Ｖで、そのときの出力電流Ｉoは約０.２１Ａと制限電流Ｉlimの０.２２Ａに近い電流値になっている。また、第２のピークは差電圧Ｖ２が約０.２４Ｖとなっている。このときの最大出力電流Ｉmaxは、制限電流Ｉlimと同じになるはずであるが、前記したようにチャネル長変調などの影響を受け制限電流Ｉlimより少し大きくなる。

本実施形態によれば、バイアス電圧の下限値Ｖb0を設定する。これにより、演算増幅回路１のばらつき（オフセット等）をキャンセルすることができる。

（実施の形態４）
図７は、本発明の第４の実施形態における電流制限回路の回路図である。図３に示す実施の形態２の構成と異なる点は、抵抗Ｒ１４がＰＭＯＳトランジスタＭ１１のドレインと入力端子ＩＮ間に挿入されている点である。

この回路では、ＰＭＯＳトランジスタＭ１１がオンになった場合、すなわち、差電圧が０Ｖになった場合、抵抗Ｒ１４とバイアス抵抗Ｒb1が並列接続され、抵抗Ｒ１４とバイアス抵抗Ｒb1の合成抵抗に対して電流源Ｉ１から電流が供給される。このため、ＰＭＯＳトランジスタＭ１１がオンになった場合、すなわち、差電圧が０Ｖになった場合でも、バイアス電圧Ｖbiasの最低電圧は０Ｖにはならず、所定の下限電圧Ｖb0に設定される。

図８に、抵抗Ｒ１４＝０.３Ωとし、その他の条件を第２の実施形態の場合と同じにした場合のグラフを示す。

同図から分かるように、差電圧(Ｖi−Ｖo)が０Ｖの場合のバイアス電圧Ｖbiasは０Ｖでなく、Ｖb0である。このバイアス電圧Ｖb0は上記したようにバイアス抵抗Ｒbiと抵抗Ｒ１４の合成抵抗と電流源Ｉ１の積であるから、
Ｖb0＝Ｉ１・Ｒbi・Ｒ１４／(Ｒbi＋Ｒ１４) ・・・(１５)
となり、数値を代入すると、Ｖb0＝０.１×１×０.３／(１＋０.３)≒０.０２３Ｖとなる。

また、本実施形態においても、図５に示す実施形態３の場合と同様、出力電流Ｉoは２つのピーク値を持つ。第１のピークは、バイアス電圧Ｖbiasとセンス電圧Ｖsnsが一致する差電圧Ｖ１で発生し、第２のピーク値はバイアス電圧Ｖbiasの大きさが所定のバイアス電圧Ｖbias0に到達したときの差電圧Ｖ２で発生する。

第１のピークが発生する差電圧Ｖ１とそのときの出力電流Ｉoは、電流源Ｉ１の電流値と、抵抗Ｒ１１〜Ｒ１４の組み合わせでさまざまに変えることができる。上記条件の場合は、差電圧Ｖ１が約０.０３Ｖで、そのときの出力電流Ｉoは約０.２１Ａと制限電流Ｉlimの０.２２Ａに近い電流値になっている。また、第２のピークは差電圧Ｖ２が約０.２Ｖとなっている。そのときの最大出力電流Ｉmaxも図５の場合と同様、制限電流Ｉlimと同じになるはずであるが、前述のようにチャネル長変調などの影響を受け制限電流Ｉlimより少し大きくなる。

本実施形態においても、実施の形態３と同様に、バイアス電圧Ｖbiasの下限値Ｖboは回路素子のバラツキに応じて適宜設定される。

（実施の形態５）
図９は、本発明の第５の実施形態における電流制限回路の回路図である。この回路は図１に示す電流制限回路におけるＭＯＳトランジスタＭ１、Ｍ２、Ｍ１１の導電型を全て逆にして構成した回路である。そのため、ドライバトランジスタＭ１は接地端子ＧＮＤと出力端子ＯＵＴ間に接続され、負荷２０は入力端子ＩＮと出力端子ＯＵＴ間に接続されている。また、他の回路も入力電圧Ｖiと接地電位ＧＮＤ間の接続関係が全て逆になっている。

本実施形態の電流制限回路の動作は図１の構成と全く同様なので説明は省略する。なお、図３、図５、図７の回路に付いても同様に逆の導電型のＭＯＳトランジスタで構成できることは言うまでもない。

（実施の形態６）
図１０は、本発明の第６の実施形態における電流制限回路の回路図である。この回路は図１に示す電流制限回路におけるドライバトランジスタＭ１とセンストランジスタＭ２をＰＭＯＳトランジスタに置き換えたときの回路図である。

ドライバトランジスタＭ１のソースが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続されている。センストランジスタＭ１のソースはセンス抵抗Ｒsnsを介して入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。

さらに演算増幅回路１の反転入力がセンストランジスタＭ２のソースとセンス抵抗Ｒsnsの接続ノードに接続され、非反転入力にバイアス電圧Ｖbiasが入力されている。

この回路の場合、センストランジスタＭ２のゲート−ソース間電圧が、ドライバトランジスタＭ１のゲート−ソース間電圧より、センス電圧Ｖsnsだけ低くなるため、センストランジスタＭ２のオン抵抗に関し補正を行なう必要がある。

ドライバトランジスタＭ１のゲート−ソース間電圧をＶgs、図１の場合のセンストランジスタＭ２のインピーダンスをＲsとし、図１０のセンストランジスタＭ２のインピーダンスをＲssとすると、ＲssとＲsの関係は次式で表される。
Ｒss＝Ｒs・Ｖgs／(Ｖgs−Ｖbias) ・・・(１６)

今、ドライバトランジスタＭ１のゲート−ソース間電圧Ｖgs＝１Ｖ、バイアス電圧Ｖbias＝０.１Ｖとすると、式（１６)より次式が得られる。
Ｒss≒１.１１・Ｒs ・・・(１７)

式（１)のＲsを上記のＲssで置換すると、制限電流Ｉlimが求められる。なお、その他の条件は図１の場合と同じとする。制限電流Ｉlimは次式で求まる。
Ｉlim＝０.１(０.１＋１.１１×１)／０.１×５＝０.２４２Ａ

図１に示す回路に比べ、１割ほど大きくなるが、センス抵抗Ｒsnsを調整することで制限電流Ｉlimを同じにすることができる。

センストランジスタＭ２のゲート−ソース間電圧を上記のように補正するだけで、電流制限回路およびバイアス電圧変更回路１０の動作を図１の場合と同様にできる。

さらに、図１０に示す回路においても、図３、図５、図７で説明したバイアス電圧変更回路１０を適用することができることは言うまでもない。

（実施の形態７）
図１１は、本発明の第７の実施形態を示す電流制限回路の回路図である。この回路は、図１０に示した電流制限回路に用いたＭＯＳトランジスタＭ１、Ｍ２、Ｍ１１の導電型を全て逆にして構成した回路である。そのため、ドライバトランジスタＭ１は接地端子ＧＮＤと出力端子ＯＵＴ間に接続され、負荷２０は入力端子ＩＮと出力端子ＯＵＴ間に接続される。また、他の回路素子についても入力電圧Ｖiと接地電位ＧＮＤに対する接続関係が全て逆になっている。

本実施形態の回路の動作は図１０に示したものと全く同様なので、説明は省略する。図１１に示す回路においても、図３、図５、図７で説明したバイアス電圧変更回路を利用することができることは言うまでも無い。

以上のように、上記実施形態１〜４に示した電流制限回路によれば、入力電圧Ｖiと出力電圧Ｖoの差電圧(実施の形態５〜７におけるＭＯＳトランジスタの導電型を逆にした場合は、出力電圧Ｖoと接地電位の差電圧)に応じて、バイアス電圧Ｖbiasを変更するようにしたので、差電圧が小さい領域においても、出力電流Ｉoを制限電流Ｉlimとほぼ同じ電流以下に制御することが可能となる。その結果、回路要素に対し許容電流値を緩和することが可能となり、回路面積の縮小、および回路コストの低減が実現できる。

本発明の第１の実施形態における電流制限回路の回路図である。 （ａ）電流制限回路におけるバイアス電圧とセンス電圧の変化を示す図、及び（ｂ）出力電流の変化を示す図である（第１の実施形態）。 本発明の第２の実施形態における電流制限回路の回路図である。 （ａ）電流制限回路におけるバイアス電圧とセンス電圧の変化を示す図、及び（ｂ）出力電流の変化を示す図である（第２の実施形態）。 本発明の第３の実施形態における電流制限回路の回路図である。 （ａ）電流制限回路におけるバイアス電圧とセンス電圧の変化を示す図、及び（ｂ）出力電流の変化を示す図である（第３の実施形態）。 本発明の第４の実施形態における電流制限回路の回路図である。 （ａ）電流制限回路におけるバイアス電圧とセンス電圧の変化を示す図、及び（ｂ）出力電流の変化を示す図である（第４の実施形態）。 本発明の第５の実施形態における電流制限回路の回路図である。 本発明の第６の実施形態における電流制限回路の回路図である。 本発明の第７の実施形態における電流制限回路の回路図である。 （ａ）電流制限回路の回路図、（ｂ）電流制限回路におけるバイアス電圧とセンス電圧の変化を示す図、及び（ｃ）電流制限回路における出力電流の変化を示す図である（従来技術）。

符号の説明

１０ バイアス電圧変更回路
２０ 負荷
１、１１ 演算増幅回路
Ｍ１ ドライバトランジスタ
Ｍ２ センストランジスタ
Ｒbi バイアス抵抗
Ｒsns センス抵抗
Ｒ１１〜Ｒ１４ 抵抗
Ｉ１,Ｉ１１ 電流源

Claims (12)

1. 入力電圧が印加される入力端子と、
   出力電圧を出力する出力端子と、
   一端が入力端子に接続され、他端が前記出力端子に接続され、制御端子を備えたドライバトランジスタと、
   一端がセンス抵抗を介して前記入力端子に接続され、他端が前記出力端子に接続され、制御端子が前記ドライバトランジスタの制御端子に接続されたセンストランジスタと、
   前記入力端子の電位を基準電位とする、バイアス電圧と、前記センス抵抗における電圧降下とを入力し、前記ドライバトランジスタと前記センストランジスタの制御端子に出力が接続された第１演算増幅回路と、
   前記バイアス電圧の電圧値を、前記入力端子と前記出力端子の差電圧に応じて、所定のバイアス電圧以下になるように制御するバイアス電圧変更回路と
   を備えた電流制限回路。
2. 前記バイアス電圧変更回路は、前記差電圧が小さいほど、前記バイアス電圧を小さくするように前記バイアス電圧の電圧値を制御する請求項１記載の電流制限回路。
3. 前記バイアス電圧変更回路は、前記バイアス電圧が前記所定のバイアス電圧に達するまでは、前記バイアス電圧を前記差電圧の１／Ｎ（Ｎ＞１）に制御する請求項２記載の電流制限回路。
4. 前記バイアス電圧変更回路は、前記差電圧に応じて前記Ｎの値を変化させる請求項３記載の電流制限回路。
5. 前記バイアス電圧に下限値を設定した請求項２ないし４のいずれか１つに記載の電流制限回路。
6. 前記バイアス電圧は、前記入力端子に一端が接続されたバイアス抵抗に所定の電流を供給することで生成され、
   前記バイアス電圧変更回路は、前記バイアス抵抗に並列に接続した可変インピーダンス素子のインピーダンスを前記差電圧に応じて制御する、請求項１ないし５のいずれか１つに記載の電流制限回路。
7. 前記可変インピーダンス素子は第１ＭＯＳトランジスタである請求項６記載の電流制限回路。
8. 前記バイアス電圧変更回路は、前記バイアス電圧を入力する第１入力端子と、前記差電圧を抵抗で分圧した電圧を入力する第２入力端子と、前記第１ＭＯＳトランジスタのゲートに接続された出力端子とを有する第２演算増幅回路を備える請求項７記載の電流制限回路。
9. 前記バイアス電圧変更回路は、前記バイアス電圧を入力する第１入力端子と、前記差電圧を抵抗で分圧した電圧を入力する第２入力端子と、前記第１ＭＯＳトランジスタのゲートに接続された出力端子とを有する第２演算増幅回路を備え、
   前記第２演算増幅回路の第２入力端子と、前記電流制限回路の出力端子との間に、前記第１ＭＯＳトランジスタと同じ導電型の第２ＭＯＳトランジスタと抵抗とが直列に接続され、前記第２ＭＯＳトランジスタのゲートに前記第２演算増幅回路の出力が接続された
   請求項７記載の電流制限回路。
10. 前記ドライバトランジスタと前記センストランジスタは同じ導電型のＭＯＳトランジスタであり、両トランジスタのソースが前記電流制限回路の出力端子に接続された、請求項１ないし９のいずれか１つに記載の電流制限回路。
11. 前記ドライバトランジスタと前記センストランジスタは同じ導電型のＭＯＳトランジスタであり、両トランジスタのドレインが前記電流制限回路の出力端子に接続された請求項１ないし９のいずれか１つに記載の電流制限回路。
12. 入力電圧が印加される入力端子と、
    出力電圧を出力する出力端子と、
    一端が入力端子に接続され、他端が前記出力端子に接続され、制御端子を備えたドライバトランジスタと、
    一端がセンス抵抗を介して前記入力端子に接続され、他端が前記出力端子に接続され、制御端子が前記ドライバトランジスタの制御端子に接続されたセンストランジスタと、
    前記入力端子の電位を基準電位とする、バイアス電圧と、前記センス抵抗における電圧降下とを入力し、前記ドライバトランジスタと前記センストランジスタの制御端子に出力が接続された第１演算増幅回路とを備えた電流制限回路の駆動方法であって、
    バイアス電圧の電圧値を、前記入力端子と前記出力端子の差電圧に応じて、所定のバイアス電圧以下になるように制御する、
    電流制限回路の駆動方法。

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