JP4058334B2 - ヒステリシスコンパレータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はヒステリシス付きコンパレータ回路に関するものである。
【０００２】
【従来の技術】
図１０は、従来のヒステリシスコンパレータを示す（特開２００２−１３５０９０号公報の図１、図２参照）。
【０００３】
１は入力抵抗Ｒｉ、２は帰還抵抗Ｒｆである。Ｖａは入力信号、Ｖｂは基準電圧である。ＶＯＨは出力のＨｉｇｈレベルであり、ほぼ電源電圧Ｖｄｄである。ＶＯＬは出力のｌｏｗレベルであり、グランド電圧Ｖｓｓである。非反転である出力を入力端子に帰還して、コンパレータ動作を実現している。コンパレータ回路は、一方の入力端子に印加された入力電位を他方の入力端子に印加された基準電位と比較して、比較結果に応じた出力を発生する。抵抗Ｒｉ，Ｒｆにより、ヒステリシス特性を得ることができる。
【０００４】
図１１は、ヒステリシス特性を示す。
【０００５】
ヒステリシスコンパレータの出力がＨｉｇｈ→Ｌｏｗへと変化する場合、入力電圧は、次式で示すことができる。
Ｖａ（Ｈ→Ｌ）＝｛Ｒｉ（Ｖｂ−ＶＯＨ）＋Ｒｆ・Ｖｂ｝／Ｒｆ …（１）
【０００６】
また、このコンパレータ出力がＬｏｗ→Ｈｉｇｈへと変化する場合、入力電圧は、次式で示すことができる。
Ｖａ（Ｌ→Ｈ）＝｛Ｒｉ（Ｖｂ−ＶＯＬ）＋Ｒｆ・Ｖｂ｝／Ｒｆ …（２）
【０００７】
従って、ヒステリシス幅は、上記（１）式と（２）式との差で表されるため、次式で表される。
Ｖａ（Ｌ→Ｈ）−Ｖａ（Ｈ→Ｌ）＝（ＶＯＨ−ＶＯＬ)×（Ｒｉ／Ｒｆ）…(３)
【０００８】
【特許文献１】
特開２００２−１３５０９０号公報
【０００９】
【発明が解決しようとする課題】
しかし、（３）式に示すように、ヒステリシス幅は、電源電圧（ＶＯＨ，ＶＯＬ）に依存しているため、電源電圧が変動するとヒステリシス幅も変動するという問題がある。また、ヒステリシス幅を小さくする必要があるときは、Ｒｆ，Ｒｉの比を大きくとる必要がある。
【００１０】
例えば、Ｖｄｄ＝５Ｖでヒステリシス幅を１０ｍＶにしようとすると、
Ｒｉ：Ｒｆ＝１：５００
にする必要がある。
【００１１】
従って、Ｒｉ＝２００Ωとすれば、Ｒｆは１００ｋΩの大きな抵抗が必要になり、その結果、回路のレイアウト面積が大きくなってしまう。
【００１２】
このようにレイアウト面積が大きくなると、製造プロセスがばらつくことになり、これに付随してＲｉとＲｆの比もばらつくことになる。
【００１３】
ＲｉとＲｆの比がばらつくと、その比に依存するヒステリシス幅もそのばらつきの影響を受けてしまい、ひいては高精度な調整を行うことができないという問題がある。
【００１４】
そこで、本発明の目的は、電源電圧の影響を受けることなく、大きな抵抗比を必要とせずに、ヒステリシス幅を調整可能なヒステリシスコンパレータ回路を提供することにある。
【００１５】
また、本発明の他の目的は、高精度なヒステリシス特性を得ると共に、小型で安価なヒステリシスコンパレータ回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、差動対の一方の入力端子に入力される入力信号と該差動対の他方の入力端子に入力される基準となる基準信号とを比較し、該比較結果を出力段から出力信号として出力するヒステリシスコンパレータ回路であって、前記差動対が電流源に接続される共通接続点の共通電位と、前記差動対の一方の入力端子の電位との間の電位差を変化させる第１の電位差可変手段と、前記共通接続点の共通電位と、前記差動対の他方の入力端子の電位との間の電位差を変化させる第２の電位差可変手段と、前記各電位差が互いに異なるように、前記出力段から出力される出力信号に基づいて、前記第１の電位差可変手段および前記第２の電位差可変手段を制御する制御手段とを具え、前記差動対は、第１および第２のＭＯＳトランジスタを有し、前記差動対の一方の入力端子は前記第１のＭＯＳトランジスタのゲートであり、前記差動対の他方の入力端子は前記第２のＭＯＳトランジスタのゲートであり、前記第１の電位差可変手段は、第１の抵抗器と第１のスイッチとを有し、前記第２の電位差可変手段は、第２の抵抗器と第２のスイッチとを有し、ここで、前記第１の抵抗器は前記第１のＭＯＳトランジスタのソースと前記差動対に所定の電流を供給する前記電流源との間に直列に接続され、前記第１のスイッチは前記第１の抵抗器の両端を短絡するように前記第１の抵抗器に並列に接続され、前記第２の抵抗器は前記第２のＭＯＳトランジスタのソースと前記電流源との間に直列に接続され、前記第２のスイッチは前記第２の抵抗器の両端を短絡するように前記第２の抵抗器に並列に接続されたことを特徴とする。
【００１９】
前記第１および第２のスイッチは、前記出力段から出力される出力信号に基づいてオンまたはオフし、前記第１のスイッチがオンであるならば前記第２のスイッチはオフし、前記第１のスイッチがオフであるならば前記第２のスイッチはオンしてもよい。
【００２０】
前記第１および第２の抵抗器は、可変抵抗器としてもよい。
【００２１】
前記差動対に所定の電流を供給する前記電流源は、電圧源および第３の抵抗器を有し、前記電圧源から供給される電圧に応じて前記第３の抵抗器に流れる電流に比例する電流を発生してもよい。
【００２６】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
［第１の例］
本発明の第１の実施の形態である、ヒステリシスコンパレータ回路を、図１〜図３に基づいて説明する。
（概要）
まず、本発明の概要について説明する。
本発明に係るヒステリシスコンパレータ回路は、例えば、図１の回路に示すように、差動入力段（差動アンプ）１００と、該差動入力段１００に接続され出力信号Ｖｏを出力する出力段２００とに大別され、以下に述べるような第１および第２の電位差可変手段と、制御手段とを有することに特徴がある。
【００２７】
第１の電位差可変手段は、出力段２００から出力される出力信号Ｖｏに基づいて、差動対１１０が電流源３００に接続される共通接続点２０の共通電位Ｖｍと、差動対１１０の一方の入力端子１１１に入力される入力信号の電位Ｖａとの間の電位差を変化させる機能をもつ。
【００２８】
第２の電位差可変手段は、共通接続点２０の共通電位Ｖｍと、差動対１１０の他方の入力端子１１２に入力される基準信号の基準電位Ｖｂとの間の電位差を変化させる機能をもつ。
【００２９】
この場合、第１および第２の電位差可変手段の具体的な構成としては、例えば、出力段２００の出力結果に基づいて、上記各電位差が変化するような機能（抵抗器とスイッチとの組み合わせ回路や、動作制御用端子をもつＭＯＳトランジスタ等）として構成してもよい。回路の接続構成は、差動対１１０の各回路に対して直列又は並列に接続してもよい。
【００３０】
制御手段は、第１および第２の電位差可変機能により発生した各電位差が互いに異なる値となるように、出力段２００の出力結果に基づいて制御する機能をもつ。この場合、制御回路の具体的な構成としては、例えば、直接接続されたインバータ１１，１２として構成してもよい。
【００３１】
（具体例）
以下、具体例を挙げて説明する。
図１は、本発明に係るヒステリシスコンパレータ回路の構成例を示す。
【００３２】
本例では、第１および第２の電位差可変手段を抵抗器とスイッチとの組み合わせ回路により構成し、これら可変手段を差動対１１０の各回路（ＮＭＯＳＦＥＴ１，２）に対して直列に接続して構成した場合の例について説明する。
【００３３】
＜構成＞
図１において、本回路は、差動入力段１００と、出力段２００とからなる。
【００３４】
差動入力段１００は、差動対１１０と、該差動対１１０に接続され所定の電流を供給する電流源３００とを有する。
【００３５】
差動対１１０は、入力電圧Ｖａが印加されるＮＭＯＳＦＥＴ１と、基準電位Ｖｂが印加されるＮＭＯＳＦＥＴ２とから構成される。
【００３６】
差動入力段１００の出力Ｖｃは、ＰＭＯＳＦＥＴ９と電流源であるＮＭＯＳＦＥＴ１０とから構成される出力段（増幅段）により反転され、さらにインバータ１１および１２を介して出力される。インバータ１１の出力はＶｐ、インバータ１２の出力は出力信号Ｖｏである。
【００３７】
また、差動入力段１００は、ＰＭＯＳＦＥＴ３，４で構成されるカレントミラー回路を含んでいる。
【００３８】
さらに、差動対１１０としてのＮＭＯＳＦＥＴ１，２のソースＳ側にはそれぞれ直列に抵抗器１３，１４が接続され、その抵抗器１３，１４の両端にスイッチ５，６が接続されている。これにより、スイッチ５，６が、抵抗器１３，１４の両者間の開閉動作をそれぞれ行うようになっている。すなわち、ここでは、抵抗器１３，１４と、スイッチ５，６とによって、第１および第２の電位差可変手段を構成している。
【００３９】
スイッチ５，６は、例えば、ＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴで構成されてもよい。このＭＯＳＦＥＴ構成の場合は、ソースＳ〜ドレインＤの経路が抵抗器１３，１４の両端に設けられ、ゲートＧに出力段２００からの信号が印加されて、開閉動作を行う。すなわち、ここでは、インバータ１１の出力Ｖｐがスイッチ５のゲートＧに印加され、インバータ１２の出力信号Ｖｏがスイッチ６のゲートＧに印加される。すなわち、ここでは、インバータ１１，１２によって、第１および第２の電位差可変手段を制御する制御手段を構成している。
【００４０】
また、抵抗器１３，１４の他方の端子側同士が共通接続点２０で接続され、さらに、共通接続点２０は定電流源３００の一部であるＮＭＯＳＦＥＴ８のドレインＤ側に接続されている。ＮＭＯＳＦＥＴ７，８，１０はカレントミラー回路を構成し、ＮＭＯＳＦＥＴ７はそのドレインＤ側が電流源１５に接続されている。
【００４１】
＜動作＞
次に、ヒステリシスコンパレータ回路の動作について説明する。
【００４２】
図１において、本回路は、差動対１１０の一方の入力端子１１１に入力される入力信号Ｖａと該差動対１１０の他方の入力端子１１２に入力される基準となる基準信号Ｖｂとを比較し、該比較結果を差動入力段１００に接続された出力段２００から出力信号Ｖｏとして出力する。
（入力電圧：Ｖａ≫Ｖｂ）
初期状態として、入力電圧Ｖａが基準電圧Ｖｂよりも十分高くなっている場合（Ｖａ≫Ｖｂ）について考える。
【００４３】
Ｖａ≫Ｖｂのとき、ＮＭＯＳＦＥＴ１のドレインＤ側はＬレベル→ＮＭＯＳＦＥＴ２のドレインＤ側はＨレベル→ＰＭＯＳＦＥＴ９のドレインＤ側はＬレベルとなる。これにより、インバータ１１の出力値である電位ＶｐはＶｄｄレベル（Ｈレベル）となり、さらにインバータ１２を介した出力端子１３０の出力信号の電位ＶｏはＶｓｓレベル（Ｌレベル）となる。
【００４４】
このとき、スイッチ５，６は、出力段２００の電位Ｖｐ，Ｖｏの値に応じて開閉動作する。すなわち、スイッチ５は、電位ＶｐがＨレベル状態であるため閉じて、抵抗器１３を短絡する。一方、スイッチ６は、電位ＶｏがＬレベル状態であるため動作せずに開き、抵抗器１４（抵抗値Ｒ）を短絡しない。この場合、スイッチ５，６は、ＮＭＯＳＦＥＴである。
【００４５】
そして、抵抗器１４と差動対１１０の片側のＮＭＯＳＦＥＴ２とを流れる電流をＩ２とすると、差動対１１０を構成するＮＭＯＳＦＥＴ２のソースＳ側の電位Ｖ２は、ＮＭＯＳＦＥＴ１のソースＳ側の電位Ｖ１と比べて、Ｉ２×Ｒの電位だけ高くなっている。
【００４６】
そのため、図２に示すように、出力電圧ＶｏをＶｓｓレベル（Ｌレベル）からＶｄｄレベル（Ｈレベル）に変化するには、入力電圧Ｖａは次式で表される。
Ｖａ（Ｈ→Ｌ）＝Ｖｂ−Ｉ２×Ｒ …（４）
【００４７】
（入力電圧：Ｖａ≪Ｖｂ）
次に、初期状態として、入力電圧Ｖａが基準電圧Ｖｂよりも十分低い場合（Ｖａ≪Ｖｂ）について考える。
【００４８】
Ｖａ≪Ｖｂのとき、ＮＭＯＳＦＥＴ１のドレインＤ側はＨレベル→ＮＭＯＳＦＥＴ２のドレインＤ側はＬレベル→ＰＭＯＳＦＥＴ９のドレインＤ側はＨレベルとなる。これにより、インバータ１１の出力であるＶｄ電位はＶｓｓレベル（Ｌレベル）となり、さらにインバータ１２を介した出力端子１３０の出力電位はＶｄｄレベル（Ｈレベル）となる。
【００４９】
このとき、スイッチ５，６は、出力段２００の電位Ｖｐ，Ｖｏの値に応じて開閉動作する。すなわち、スイッチ５は、電位ＶｐがＬレベル状態であるため動作せずに開いて、抵抗器１３（抵抗値Ｒ）を短絡しない。一方、スイッチ６は、電位ＶｏがＨレベル状態であるため閉じて、抵抗器１４を短絡する。
【００５０】
そして、抵抗器１３と差動対１１０の片側のＮＭＯＳＦＥＴ１とを流れる電流をＩ１とすると、差動対１１０を構成するＮＭＯＳＦＥＴ１のソースＳ側の電位Ｖ１は、ＮＭＯＳＦＥＴ２のソースＳ側の電位Ｖ２と比べて、Ｉ１×Ｒの電位だけ高くなっている。
【００５１】
そのため、図２に示すように、出力電圧ＶｏをＶｄｄレベル（Ｈレベル）からＶｓｓレベル（Ｌレベル）に変化するには、入力電圧Ｖａは次式で表される。
Ｖａ（Ｌ→Ｈ）＝Ｉ１×Ｒ＋Ｖｂ …（５）
【００５２】
これにより、ヒステリシス幅は、（４）、（５）式の差で表され、次式となる。
Ｖａ（Ｌ→Ｈ）−Ｖａ（Ｈ→Ｌ）＝２×Ｉ×Ｒ …（６）
ただし、Ｉ＝Ｉ１＝Ｉ２とする。
【００５３】
従って、ヒステリシス幅は、抵抗値Ｒと、差動対の片側のＭＯＳＦＥＴに流れる電流値Ｉとによって決定されることになり、電源電圧には依存しない。
【００５４】
例えば、Ｉ＝１０μＡ、Ｒ＝１ｋΩの場合にはヒステリシス幅は２０ｍＶとなり、Ｒ＝１０ｋΩの場合にはヒステリシス幅は２００ｍＶとなる。
Ｖｄｄ＝５Ｖで１０ｍＶのヒステリシス幅が必要なとき、Ｉ＝５０μＡとし、Ｒ＝１００Ωとすればよい。
このように電流値Ｉを調節することにより、抵抗も小さくすることができる。
【００５５】
また、抵抗器１３，１４の抵抗値Ｒを変えることにより、ヒステリシス幅を変えることができる。なお、基準電圧をＶａ側に入力した場合も同様である。
【００５６】
（ヒステリシス幅の調整）
次に、ヒステリシス幅を調整する別の方法を、電流源１５を用いて説明する。
図３は、本回路に用いられる電流源１５の構成例を示す。
【００５７】
３０は、ＮＭＯＳＦＥＴ３１のゲートＧに接続されたアンプである。Ｖｉｎは、基準電圧Ｖｒｅｆを入力するためのアンプ３０の基準電圧入力端子である。Ｉｏｕｔは、出力電流ｉを出力するための出力電流端子である。
【００５８】
ここで、出力電流ｉは、次式で表される。
ｉ＝Ｖｒｅｆ／Ｒ’ …（７）
【００５９】
抵抗値３４（抵抗値Ｒ’）は、ＬＳＩにおいては通常ポリシリコン又は拡散層によって形成されることが多い。抵抗値Ｒ’は、高温側で抵抗値が大きくなるという挙動を示す。
【００６０】
従って、例えば、出力電流ｉは高温側では減少、低温側で増加することになるが、このような温度特性を有する電流源を図１のヒステリシスコンパレータ回路の電流源１５として用い、さらに、図３の抵抗器３４と同じ材質で図１の抵抗器１３，１４を製造し、図１の本回路内の抵抗値をＲとした場合のヒステリシス幅は、（６），（７）式より、次式で表される。
ヒステリシス幅＝Ｖｒｅｆ×（Ｒ／Ｒ’） …（８）
【００６１】
従って、（８）式より、ヒステリシス幅は、基準電圧Ｖｒｅｆと、抵抗Ｒ，Ｒ’の抵抗比とによって決定されるため、温度による抵抗器の抵抗値の変動がキャンセルされ、所望のヒステリシス幅を全温度範囲に渡って一定にすることができる。
【００６２】
また、Ｖｒｅｆ電圧を変化させることにより、ヒステリシス幅を可変とすることが可能である。
【００６３】
さらに、電流源１５の抵抗器の抵抗Ｒ’又はＲを変化させることにより、ヒステリシス幅を可変とすることも可能である。
【００６４】
［第２の例］
次に、本発明の第２の実施の形態を、図４に基づいて説明する。なお、前述した第１の例と同一部分についてはその説明を省略し、同一符号を付す。
【００６５】
本例は、前述した第１の例の変形例を示すものであり、第１および第２の電位差可変手段の構成内容を変えた場合の例である。
【００６６】
第１の電位差可変手段は、例えば、スイッチ４０，４１と、直列接続された３つの抵抗５０（Ｒ１，Ｒ２，Ｒ３）とから構成され、差動対１１０の一方の回路を構成するＮＭＯＳＦＥＴ１のソースＳ側に直列に接続されている。
【００６７】
第２の電位差可変手段は、例えば、スイッチ４２，４３と、直列接続された３つの抵抗５１（Ｒ１，Ｒ２，Ｒ３）とから構成される。差動対１１０の他方の回路を構成するＮＭＯＳＦＥＴ２のソースＳ側に直列に接続されている。
【００６８】
スイッチ４０，４２は、スイッチ５，６と同様にＭＯＳトランジスタ等を用いて構成される。スイッチ４０はインバータ１１の出力値である電位Ｖｐが印加され、スイッチ４２はインバータ１２の出力値である電位Ｖｏが印加される。
【００６９】
スイッチ４１，４３は、ＭＯＳトランジスタにより同様に構成してもよく、外部からヒステリシス幅調整用の調整信号Ｖｈを入力することによって、スイッチをオン・オフし、これにより抵抗値を可変するような構成にする。なお、抵抗、スイッチの数は何個でもよく、抵抗値を可変にするような構成ならばよい。
【００７０】
以上のような回路構成により、差動対１１０の片側に流れる電流値Ｉ１，Ｉ２は、差動対１１０の電流源３００により制御され、ＮＭＯＳＦＥＴ７，８は、カレントミラー回路であるためＮＭＯＳＦＥＴ７に流す電流源１５の電流値を制御する、すなわち、ＮＭＯＳＦＥＴ７，８のサイズを変えることにより、ヒステリシス幅を調節することができる。
【００７１】
従って、複数の抵抗値５０，５１を用いてスイッチ４１，４３で切り替えることにより、ヒステリシス幅をより一段と広範囲に渡って容易に可変することが可能となる。
【００７２】
［第３の例］
次に、本発明の第３の実施の形態を、図５〜図７に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
【００７３】
本例は、第１および第２の電位差可変手段をＭＯＳトランジスタにより構成し、該可変手段を差動対１１０の各回路に対して並列に接続して構成した場合の例である。
【００７４】
＜構成＞
本回路の構成について説明する。
【００７５】
第１の電位差可変手段は、ＮＭＯＳＦＥＴ６１と、スイッチ６２（ＭＯＳトランジスタ等からなる）とが直列接続された回路６０から構成される。この回路６０は、差動対１１０の一方の回路を構成するＮＭＯＳＦＥＴ１のドレインＤ−ソースＳ間で並列に接続されている。また、ＮＭＯＳＦＥＴ６１は、差動対１１０を構成するＮＭＯＳＦＥＴ１の一部でもある。
【００７６】
第２の電位差可変手段は、ＮＭＯＳＦＥＴ７１と、スイッチ７２（ＭＯＳトランジスタ等からなる）とが直列接続された回路７０から構成される。この回路７０は、差動対１１０の他方の回路を構成するＮＭＯＳＦＥＴ２のドレインＤ−ソースＳ間で並列に接続されている。また、ＮＭＯＳＦＥＴ７１は、差動対１１０を構成するＮＭＯＳＦＥＴ２の一部でもある。
【００７７】
つまり、差動対１１０は、４つのＮＭＯＳトランジスタ１，２，６１，７１を有している。ＮＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ６１とは並列に接続され、差動対１１０の一方の入力端子１１１は共通接続されたＮＭＯＳＦＥＴ１，６１のゲートと接続されている。ＮＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ７１とは並列に接続され、差動対１１０の他方の入力端子１１２は共通接続されたＮＭＯＳＦＥＴ２，７２のゲートとなっている。
【００７８】
差動対１１０に所定の電流を供給する電流源３００を構成するＮＭＯＳＦＥＴ８は、ＮＭＯＳＦＥＴ１，６１，２，７１の各ソースに共通接続点２０（共通電位Ｖｍ）を介して接続されている。
【００７９】
スイッチ６２は、電流源３００からＮＭＯＳＦＥＴ６１に供給される電流を遮断するようにそのＮＭＯＳＦＥＴ６１に直列に接続されている。スイッチ７２は、電流源３００からＮＭＯＳＦＥＴ７１に供給される電流を遮断するようにそのＮＭＯＳＦＥＴ７１に直列に接続されている。
【００８０】
＜動作＞
回路動作について説明する。
スイッチ６２，７２は、出力段２００から出力される出力値に応じてオン又はオフする。すなわち、スイッチ６２はインバータ１１の出力値である電位Ｖｐに応じて、スイッチ７２はインバータ１２の出力値である電位Ｖｏに応じてそれぞれオン、オフされる。
【００８１】
この場合、スイッチ６２がオンのとき、スイッチ７２はオフとなる。スイッチ６２がオフのとき、スイッチ７２はオンとなる。
つまり、差動対の各回路のＭＯＳのチャネル幅を変えていることになる。
【００８２】
（ヒステリシス幅の調整）
ヒステリシス幅の調整方法を、図６〜図７に基づいて説明する。
【００８３】
一般に、ＭＯＳトランジスタ（ここでは、ＮＭＯＳＦＥＴ６１，７１）のオン時のオン抵抗は、ＭＯＳ特性を示すチャネル幅Ｗとチャネル長Ｌとの関係を用いて定義することができる。本例では、Ｗ／Ｌの値によって、オン抵抗を定義するものとする。
【００８４】
図６において、図５のＮＭＯＳＦＥＴ７１がＮＭＯＳＦＥＴ２に並列に接続されていないときのＭＯＳサイズをＷ２／Ｌ２とし、スイッチ動作により図５のＮＭＯＳＦＥＴ６１がＮＭＯＳＦＥＴ１に並列接続されたときのＭＯＳサイズをＷ１／Ｌ１とする。
【００８５】
Ｖｏｕｔ電位がＨｉｇｈ→Ｌｏｗ、又はＬｏｗ→Ｈｉｇｈと動作するとき、電位ＶｃはＬｏｗ→Ｈｉｇｈ、Ｈｉｇｈ→Ｌｏｗと動作している。ＶｃがＨｉｇｈになるにはＩ１＞Ｉ２、ＶｃがＬｏｗになるにはＩ１＜Ｉ２となる必要がある。
よって、Ｉ１＝Ｉ２＝Ｉになる入力電圧がコンパレータのしきい値となる。
【００８６】
ここで、ＭＯＳの飽和領域における電流Ｉは、次式となる。
【００８７】
【数１】
【００８８】
ＮＭＯＳＦＥＴ６１のＶｇｓをＶｇｓ１とおき、ＮＭＯＳＦＥＴ７１のＶｇｓをＶｇｓ２とおくと、ＮＭＯＳＦＥＴ６１，ＮＭＯＳＦＥＴ７１に電流Ｉが流れたときは、
【００８９】
【数２】
【００９０】
今Ｉ１＝Ｉ２＝Ｉより
【００９１】
【数３】
【００９２】
上式より
【００９３】
【数４】
【００９４】
よって、入力電圧差は
【００９５】
【数５】
【００９６】
従って、ヒステリシス幅は、差動対１１０の構成は左右対称なので、
【００９７】
【数６】
【００９８】
となる。
【００９９】
図７は、上記計算により求めた、ヒステリシス特性を示すものである。
従って、ヒステリシス幅は、電源電圧の影響を受けることなく、ＭＯＳサイズを可変にすることによって、ヒステリシス幅も可変にすることができる。
【０１００】
（数値例）
ここで、数値例を挙げて説明する。
図５の回路に示すように、ＮＭＯＳＦＥＴを並列接続した場合は、ＮＭＯＳＦＥＴ１，ＮＭＯＳＦＥＴ２，ＮＭＯＳＦＥＴ６１，ＮＭＯＳＦＥＴ７１のＷ／Ｌを１６０μ／１．２μ、電流Ｉを８００μＡに設定したものとする。
【０１０１】
出力信号の電位ＶｏがＬｏｗ→Ｈｉｇｈになるとき（スイッチ６２はＯＮ、スイッチ７２はＯＦＦ）、ＮＭＯＳＦＥＴ２に４００μＡが流れたとき、Ｖｇｓ２＝６７５ｍＶ、ＭＯＳ１，２，３，４のＶｔｂ＝５００ｍＶとすると、スイッチ６２がＯＮのため電位Ｖａをゲート入力とするＭＯＳはＮＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ６１になり、電位Ｖｂをゲート入力とするＮＭＯＳＦＥＴ２よりもゲート幅（Ｗ）は２倍になる。ゲート長（Ｌ）は同じである。
【０１０２】
従って、ヒステリシス幅は、
【０１０３】
【数７】
【０１０４】
となる。
【０１０５】
［第４の例］
次に、本発明の第４の実施の形態を、図８に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
【０１０６】
本例は、前述した第３の例の変形例であり、第１および第２の電位差可変手段をＭＯＳトランジスタにより構成し、該可変手段を差動対１１０の各回路に対して直列に接続して構成した場合の例である。なお、その他の回路構成は、図６と同様である。
【０１０７】
＜構成＞
本回路の構成について説明する。
第１の電位差可変手段は、ＮＭＯＳＦＥＴ８１と、スイッチ８２（ＭＯＳトランジスタ等からなる）とが並列接続された回路８０から構成される。この回路８０は、差動対１１０の一方の回路を構成するＮＭＯＳＦＥＴ１のソースＳ側で直列に接続されている。ここで、ＮＭＯＳＦＥＴ８１は、差動対１１０を構成するＮＭＯＳＦＥＴ１の一部でもある。
【０１０８】
第２の電位差可変手段は、ＮＭＯＳＦＥＴ９１と、スイッチ９２（ＭＯＳトランジスタ等からなる）とが直列接続された回路９０から構成される。この回路９０は、差動対１１０の他方の回路を構成するＮＭＯＳＦＥＴ２のソースＳ側で直列に接続されている。ここで、ＮＭＯＳＦＥＴ９１は、差動対１１０を構成するＮＭＯＳＦＥＴ２の一部でもある。
【０１０９】
つまり、差動対１１０は、４つのＮＭＯＳトランジスタ１，２，８１，９１を有している。ＮＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ８１とは直列に接続され、差動対１１０の一方の入力端子１１１は共通接続されたＮＭＯＳＦＥＴ１，８１のゲートと接続されている。ＮＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ９１とは直列に接続され、差動対１１０の他方の入力端子１１２は共通接続されたＮＭＯＳＦＥＴ２，９２のゲートとなっている。
【０１１０】
差動対１１０に所定の電流を供給する電流源３００を構成するＮＭＯＳＦＥＴ８は、ＮＭＯＳＦＥＴ８１，９１の各ソースに共通接続点２０（共通電位Ｖｍ）を介して接続されている。
【０１１１】
スイッチ８２は、ＮＭＯＳＦＥＴ８１のソースＳとドレインＤとを短絡するように並列に接続されている。スイッチ９２は、ＮＭＯＳＦＥＴ９１のソースＳとドレインＤとを短絡するように並列に接続されている。
【０１１２】
＜動作＞
回路動作について説明する。
スイッチ８２，９２は、出力段２００から出力される出力値に応じてオン又はオフする。すなわち、スイッチ８２はインバータ１１の出力値である電位Ｖｐに応じて、スイッチ９２はインバータ１２の出力値である電位Ｖｏに応じてそれぞれオン、オフされる。
【０１１３】
この場合、スイッチ８２がオンのとき、スイッチ９２はオフとなる。スイッチ８２がオフのとき、スイッチ９２はオンとなる。
ヒステリシス幅の調整は、前述した第３の例と同様にして行うことができる。
【０１１４】
（比較例）
以上説明した第１の例〜第４の例を参考にして、実際にヒステリシスコンパレータ回路を作成した例を、従来回路と比較して説明する。
【０１１５】
図９は、従来のヒステリシスコンパレータ回路４００と、本願発明のヒステリシスコンパレータ回路４０１〜４０３との比較例を示す。
【０１１６】
比較条件は、回路素子はＭＯＳトランジスタとし、また、製造プロセスが０．５μｍダブルポリダブルメタルプロセス、電源電圧が５Ｖ、ヒステリシス幅が２０ｍＶとした。
【０１１７】
比較対象の要素は、差動対サイズ４１０、スイッチサイズ４２０、該スイッチに接続された付随ＭＯＳサイズ４３０、抵抗サイズ４４０、レイアウト面積４５０、面積比４６０とした。Ｗはチャネル幅、Ｌはチャネル長である。
【０１１８】
例えば、スイッチサイズ４２０は、図１ではＮＭＯＳＦＥＴ５，６、図５ではＮＭＯＳＦＥＴ６２，７２、図８ではＮＭＯＳＦＥＴ８２，９２である。付随ＭＯＳサイズ４３０は、図５ではＮＭＯＳＦＥＴ６１，７１、図８ではＮＭＯＳＦＥＴ８１，９１である。面積比４６０は、レイアウト面積４５０の従来回路４００の値１００００を１００％として規格化した値である。
【０１１９】
そして、図９からわかるように、ヒステリシス幅を全て同一として構成した場合、面積比４６０は、従来のヒステリシスコンパレータ回路４００に比べて本願発明のヒステリシスコンパレータ回路４０１〜４０３をいずれも１／２以下に設定することができ、レイアウト面積４５０を半減することができ、これにより、小型で安価な回路を作成することができる。
【０１２０】
特に、本願発明４０２（図５の第３の例）、および、本願発明の（図８の第４の例）では、抵抗器を用いずに、ＭＯＳトランジスタのみによって、スイッチ機能、すなわち、第１の電位差可変手段６０，８０および第２の電位差可変手段７０，９０を構成しているので、製造プロセスのばらつきを一段と削減することが可能となり、ひいては、ヒステリシス幅のばらつきを抑えて高精度な回路を作成することができる。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、出力段のコンパレータ出力信号に基づいて差動対の各電位差が変化するスイッチ機能を有し、かつ、差動対を構成する各回路に対して直列又は並列に接続された電位差可変手段を設けたので、例えば、該電位差可変手段を抵抗器と該抵抗器の両端を短絡するスイッチとから構成して、該可変手段を差動対の各回路に対して直列に接続してコンパレータ出力信号に基づいて制御したり、或いは、電位差可変手段を差動対の一部でもあるＭＯＳトランジスタと該ＭＯＳトランジスタの両端を短絡するスイッチとから構成して、該可変手段を差動対の各回路に対して並列又は直列に接続してコンパレータ出力信号に基づいて制御することが可能となり、これにより、電源電圧や環境温度に影響を受けることなく、大きな抵抗比を必要とせずに、広範囲に渡り高精度なヒステリシス幅の調整を行うことができる。
【０１２２】
また、本発明によれば、従来回路に比べてレイアウト面積を半減することができるので、製造プロセスのばらつきを大幅に削減することができ、これにより、ヒステリシス幅のばらつきを抑えると共に、小型で安価なヒステリシスコンパレータ回路を作成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図２】ヒステリシス特性を示す特性図である。
【図３】電流源の構成を示す回路図である。
【図４】本発明の第２の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図５】本発明の第３の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図６】ヒステリシス幅の調整方法を説明するための回路図である。
【図７】ヒステリシス特性を示す特性図である。
【図８】本発明の第４の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図９】ヒステリシスコンパレータ回路の回路特性を示す説明図である。
【図１０】従来のヒステリシスコンパレータ回路の構成を示す回路図である。
【図１１】従来のヒステリシスコンパレータ回路におけるヒステリシス特性を示す特性図である。
【符号の説明】
１，２ ＮＭＯＳＦＥＴ
３，４ ＰＭＯＳＦＥＴ
５，６ スイッチ
７，８ ＮＭＯＳＦＥＴ
９ ＰＭＯＳＦＥＴ
１０ ＮＭＯＳＦＥＴ
１１，１２ インバータ
１３，１４ 抵抗器
１５ 電流源
２０ 共通接続点
３０ アンプ
３１ ＮＭＯＳＦＥＴ
３２，３３ ＰＭＯＳＦＥＴ
３４ 抵抗器
６０ 回路（第１の電位差可変手段）
６１ ＮＭＯＳＦＥＴ
６２ スイッチ
７０ 回路（第２の電位差可変手段）
７１ ＮＭＯＳＦＥＴ
７２ スイッチ
８０ 回路（第１の電位差可変手段）
８１ ＮＭＯＳＦＥＴ
８２ スイッチ
９０ 回路（第２の電位差可変手段）
９１ ＮＭＯＳＦＥＴ
９２ スイッチ
１００ 差動入力段
１１０ 差動対
１１１，１１２ 入力端子
１３０ 出力端子
２００ 出力段
３００ 電流源
４００ 従来のヒステリシスコンパレータ回路
４０１ 本願発明のヒステリシスコンパレータ回路
４０２ 本願発明のヒステリシスコンパレータ回路
４０３ 本願発明のヒステリシスコンパレータ回路
【発明の属する技術分野】
本発明はヒステリシス付きコンパレータ回路に関するものである。
【０００２】
【従来の技術】
図１０は、従来のヒステリシスコンパレータを示す（特開２００２−１３５０９０号公報の図１、図２参照）。
【０００３】
１は入力抵抗Ｒｉ、２は帰還抵抗Ｒｆである。Ｖａは入力信号、Ｖｂは基準電圧である。ＶＯＨは出力のＨｉｇｈレベルであり、ほぼ電源電圧Ｖｄｄである。ＶＯＬは出力のｌｏｗレベルであり、グランド電圧Ｖｓｓである。非反転である出力を入力端子に帰還して、コンパレータ動作を実現している。コンパレータ回路は、一方の入力端子に印加された入力電位を他方の入力端子に印加された基準電位と比較して、比較結果に応じた出力を発生する。抵抗Ｒｉ，Ｒｆにより、ヒステリシス特性を得ることができる。
【０００４】
図１１は、ヒステリシス特性を示す。
【０００５】
ヒステリシスコンパレータの出力がＨｉｇｈ→Ｌｏｗへと変化する場合、入力電圧は、次式で示すことができる。
Ｖａ（Ｈ→Ｌ）＝｛Ｒｉ（Ｖｂ−ＶＯＨ）＋Ｒｆ・Ｖｂ｝／Ｒｆ …（１）
【０００６】
また、このコンパレータ出力がＬｏｗ→Ｈｉｇｈへと変化する場合、入力電圧は、次式で示すことができる。
Ｖａ（Ｌ→Ｈ）＝｛Ｒｉ（Ｖｂ−ＶＯＬ）＋Ｒｆ・Ｖｂ｝／Ｒｆ …（２）
【０００７】
従って、ヒステリシス幅は、上記（１）式と（２）式との差で表されるため、次式で表される。
Ｖａ（Ｌ→Ｈ）−Ｖａ（Ｈ→Ｌ）＝（ＶＯＨ−ＶＯＬ)×（Ｒｉ／Ｒｆ）…(３)
【０００８】
【特許文献１】
特開２００２−１３５０９０号公報
【０００９】
【発明が解決しようとする課題】
しかし、（３）式に示すように、ヒステリシス幅は、電源電圧（ＶＯＨ，ＶＯＬ）に依存しているため、電源電圧が変動するとヒステリシス幅も変動するという問題がある。また、ヒステリシス幅を小さくする必要があるときは、Ｒｆ，Ｒｉの比を大きくとる必要がある。
【００１０】
例えば、Ｖｄｄ＝５Ｖでヒステリシス幅を１０ｍＶにしようとすると、
Ｒｉ：Ｒｆ＝１：５００
にする必要がある。
【００１１】
従って、Ｒｉ＝２００Ωとすれば、Ｒｆは１００ｋΩの大きな抵抗が必要になり、その結果、回路のレイアウト面積が大きくなってしまう。
【００１２】
このようにレイアウト面積が大きくなると、製造プロセスがばらつくことになり、これに付随してＲｉとＲｆの比もばらつくことになる。
【００１３】
ＲｉとＲｆの比がばらつくと、その比に依存するヒステリシス幅もそのばらつきの影響を受けてしまい、ひいては高精度な調整を行うことができないという問題がある。
【００１４】
そこで、本発明の目的は、電源電圧の影響を受けることなく、大きな抵抗比を必要とせずに、ヒステリシス幅を調整可能なヒステリシスコンパレータ回路を提供することにある。
【００１５】
また、本発明の他の目的は、高精度なヒステリシス特性を得ると共に、小型で安価なヒステリシスコンパレータ回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、差動対の一方の入力端子に入力される入力信号と該差動対の他方の入力端子に入力される基準となる基準信号とを比較し、該比較結果を出力段から出力信号として出力するヒステリシスコンパレータ回路であって、前記差動対が電流源に接続される共通接続点の共通電位と、前記差動対の一方の入力端子の電位との間の電位差を変化させる第１の電位差可変手段と、前記共通接続点の共通電位と、前記差動対の他方の入力端子の電位との間の電位差を変化させる第２の電位差可変手段と、前記各電位差が互いに異なるように、前記出力段から出力される出力信号に基づいて、前記第１の電位差可変手段および前記第２の電位差可変手段を制御する制御手段とを具え、前記差動対は、第１および第２のＭＯＳトランジスタを有し、前記差動対の一方の入力端子は前記第１のＭＯＳトランジスタのゲートであり、前記差動対の他方の入力端子は前記第２のＭＯＳトランジスタのゲートであり、前記第１の電位差可変手段は、第１の抵抗器と第１のスイッチとを有し、前記第２の電位差可変手段は、第２の抵抗器と第２のスイッチとを有し、ここで、前記第１の抵抗器は前記第１のＭＯＳトランジスタのソースと前記差動対に所定の電流を供給する前記電流源との間に直列に接続され、前記第１のスイッチは前記第１の抵抗器の両端を短絡するように前記第１の抵抗器に並列に接続され、前記第２の抵抗器は前記第２のＭＯＳトランジスタのソースと前記電流源との間に直列に接続され、前記第２のスイッチは前記第２の抵抗器の両端を短絡するように前記第２の抵抗器に並列に接続されたことを特徴とする。
【００１９】
前記第１および第２のスイッチは、前記出力段から出力される出力信号に基づいてオンまたはオフし、前記第１のスイッチがオンであるならば前記第２のスイッチはオフし、前記第１のスイッチがオフであるならば前記第２のスイッチはオンしてもよい。
【００２０】
前記第１および第２の抵抗器は、可変抵抗器としてもよい。
【００２１】
前記差動対に所定の電流を供給する前記電流源は、電圧源および第３の抵抗器を有し、前記電圧源から供給される電圧に応じて前記第３の抵抗器に流れる電流に比例する電流を発生してもよい。
【００２６】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
［第１の例］
本発明の第１の実施の形態である、ヒステリシスコンパレータ回路を、図１〜図３に基づいて説明する。
（概要）
まず、本発明の概要について説明する。
本発明に係るヒステリシスコンパレータ回路は、例えば、図１の回路に示すように、差動入力段（差動アンプ）１００と、該差動入力段１００に接続され出力信号Ｖｏを出力する出力段２００とに大別され、以下に述べるような第１および第２の電位差可変手段と、制御手段とを有することに特徴がある。
【００２７】
第１の電位差可変手段は、出力段２００から出力される出力信号Ｖｏに基づいて、差動対１１０が電流源３００に接続される共通接続点２０の共通電位Ｖｍと、差動対１１０の一方の入力端子１１１に入力される入力信号の電位Ｖａとの間の電位差を変化させる機能をもつ。
【００２８】
第２の電位差可変手段は、共通接続点２０の共通電位Ｖｍと、差動対１１０の他方の入力端子１１２に入力される基準信号の基準電位Ｖｂとの間の電位差を変化させる機能をもつ。
【００２９】
この場合、第１および第２の電位差可変手段の具体的な構成としては、例えば、出力段２００の出力結果に基づいて、上記各電位差が変化するような機能（抵抗器とスイッチとの組み合わせ回路や、動作制御用端子をもつＭＯＳトランジスタ等）として構成してもよい。回路の接続構成は、差動対１１０の各回路に対して直列又は並列に接続してもよい。
【００３０】
制御手段は、第１および第２の電位差可変機能により発生した各電位差が互いに異なる値となるように、出力段２００の出力結果に基づいて制御する機能をもつ。この場合、制御回路の具体的な構成としては、例えば、直接接続されたインバータ１１，１２として構成してもよい。
【００３１】
（具体例）
以下、具体例を挙げて説明する。
図１は、本発明に係るヒステリシスコンパレータ回路の構成例を示す。
【００３２】
本例では、第１および第２の電位差可変手段を抵抗器とスイッチとの組み合わせ回路により構成し、これら可変手段を差動対１１０の各回路（ＮＭＯＳＦＥＴ１，２）に対して直列に接続して構成した場合の例について説明する。
【００３３】
＜構成＞
図１において、本回路は、差動入力段１００と、出力段２００とからなる。
【００３４】
差動入力段１００は、差動対１１０と、該差動対１１０に接続され所定の電流を供給する電流源３００とを有する。
【００３５】
差動対１１０は、入力電圧Ｖａが印加されるＮＭＯＳＦＥＴ１と、基準電位Ｖｂが印加されるＮＭＯＳＦＥＴ２とから構成される。
【００３６】
差動入力段１００の出力Ｖｃは、ＰＭＯＳＦＥＴ９と電流源であるＮＭＯＳＦＥＴ１０とから構成される出力段（増幅段）により反転され、さらにインバータ１１および１２を介して出力される。インバータ１１の出力はＶｐ、インバータ１２の出力は出力信号Ｖｏである。
【００３７】
また、差動入力段１００は、ＰＭＯＳＦＥＴ３，４で構成されるカレントミラー回路を含んでいる。
【００３８】
さらに、差動対１１０としてのＮＭＯＳＦＥＴ１，２のソースＳ側にはそれぞれ直列に抵抗器１３，１４が接続され、その抵抗器１３，１４の両端にスイッチ５，６が接続されている。これにより、スイッチ５，６が、抵抗器１３，１４の両者間の開閉動作をそれぞれ行うようになっている。すなわち、ここでは、抵抗器１３，１４と、スイッチ５，６とによって、第１および第２の電位差可変手段を構成している。
【００３９】
スイッチ５，６は、例えば、ＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴで構成されてもよい。このＭＯＳＦＥＴ構成の場合は、ソースＳ〜ドレインＤの経路が抵抗器１３，１４の両端に設けられ、ゲートＧに出力段２００からの信号が印加されて、開閉動作を行う。すなわち、ここでは、インバータ１１の出力Ｖｐがスイッチ５のゲートＧに印加され、インバータ１２の出力信号Ｖｏがスイッチ６のゲートＧに印加される。すなわち、ここでは、インバータ１１，１２によって、第１および第２の電位差可変手段を制御する制御手段を構成している。
【００４０】
また、抵抗器１３，１４の他方の端子側同士が共通接続点２０で接続され、さらに、共通接続点２０は定電流源３００の一部であるＮＭＯＳＦＥＴ８のドレインＤ側に接続されている。ＮＭＯＳＦＥＴ７，８，１０はカレントミラー回路を構成し、ＮＭＯＳＦＥＴ７はそのドレインＤ側が電流源１５に接続されている。
【００４１】
＜動作＞
次に、ヒステリシスコンパレータ回路の動作について説明する。
【００４２】
図１において、本回路は、差動対１１０の一方の入力端子１１１に入力される入力信号Ｖａと該差動対１１０の他方の入力端子１１２に入力される基準となる基準信号Ｖｂとを比較し、該比較結果を差動入力段１００に接続された出力段２００から出力信号Ｖｏとして出力する。
（入力電圧：Ｖａ≫Ｖｂ）
初期状態として、入力電圧Ｖａが基準電圧Ｖｂよりも十分高くなっている場合（Ｖａ≫Ｖｂ）について考える。
【００４３】
Ｖａ≫Ｖｂのとき、ＮＭＯＳＦＥＴ１のドレインＤ側はＬレベル→ＮＭＯＳＦＥＴ２のドレインＤ側はＨレベル→ＰＭＯＳＦＥＴ９のドレインＤ側はＬレベルとなる。これにより、インバータ１１の出力値である電位ＶｐはＶｄｄレベル（Ｈレベル）となり、さらにインバータ１２を介した出力端子１３０の出力信号の電位ＶｏはＶｓｓレベル（Ｌレベル）となる。
【００４４】
このとき、スイッチ５，６は、出力段２００の電位Ｖｐ，Ｖｏの値に応じて開閉動作する。すなわち、スイッチ５は、電位ＶｐがＨレベル状態であるため閉じて、抵抗器１３を短絡する。一方、スイッチ６は、電位ＶｏがＬレベル状態であるため動作せずに開き、抵抗器１４（抵抗値Ｒ）を短絡しない。この場合、スイッチ５，６は、ＮＭＯＳＦＥＴである。
【００４５】
そして、抵抗器１４と差動対１１０の片側のＮＭＯＳＦＥＴ２とを流れる電流をＩ２とすると、差動対１１０を構成するＮＭＯＳＦＥＴ２のソースＳ側の電位Ｖ２は、ＮＭＯＳＦＥＴ１のソースＳ側の電位Ｖ１と比べて、Ｉ２×Ｒの電位だけ高くなっている。
【００４６】
そのため、図２に示すように、出力電圧ＶｏをＶｓｓレベル（Ｌレベル）からＶｄｄレベル（Ｈレベル）に変化するには、入力電圧Ｖａは次式で表される。
Ｖａ（Ｈ→Ｌ）＝Ｖｂ−Ｉ２×Ｒ …（４）
【００４７】
（入力電圧：Ｖａ≪Ｖｂ）
次に、初期状態として、入力電圧Ｖａが基準電圧Ｖｂよりも十分低い場合（Ｖａ≪Ｖｂ）について考える。
【００４８】
Ｖａ≪Ｖｂのとき、ＮＭＯＳＦＥＴ１のドレインＤ側はＨレベル→ＮＭＯＳＦＥＴ２のドレインＤ側はＬレベル→ＰＭＯＳＦＥＴ９のドレインＤ側はＨレベルとなる。これにより、インバータ１１の出力であるＶｄ電位はＶｓｓレベル（Ｌレベル）となり、さらにインバータ１２を介した出力端子１３０の出力電位はＶｄｄレベル（Ｈレベル）となる。
【００４９】
このとき、スイッチ５，６は、出力段２００の電位Ｖｐ，Ｖｏの値に応じて開閉動作する。すなわち、スイッチ５は、電位ＶｐがＬレベル状態であるため動作せずに開いて、抵抗器１３（抵抗値Ｒ）を短絡しない。一方、スイッチ６は、電位ＶｏがＨレベル状態であるため閉じて、抵抗器１４を短絡する。
【００５０】
そして、抵抗器１３と差動対１１０の片側のＮＭＯＳＦＥＴ１とを流れる電流をＩ１とすると、差動対１１０を構成するＮＭＯＳＦＥＴ１のソースＳ側の電位Ｖ１は、ＮＭＯＳＦＥＴ２のソースＳ側の電位Ｖ２と比べて、Ｉ１×Ｒの電位だけ高くなっている。
【００５１】
そのため、図２に示すように、出力電圧ＶｏをＶｄｄレベル（Ｈレベル）からＶｓｓレベル（Ｌレベル）に変化するには、入力電圧Ｖａは次式で表される。
Ｖａ（Ｌ→Ｈ）＝Ｉ１×Ｒ＋Ｖｂ …（５）
【００５２】
これにより、ヒステリシス幅は、（４）、（５）式の差で表され、次式となる。
Ｖａ（Ｌ→Ｈ）−Ｖａ（Ｈ→Ｌ）＝２×Ｉ×Ｒ …（６）
ただし、Ｉ＝Ｉ１＝Ｉ２とする。
【００５３】
従って、ヒステリシス幅は、抵抗値Ｒと、差動対の片側のＭＯＳＦＥＴに流れる電流値Ｉとによって決定されることになり、電源電圧には依存しない。
【００５４】
例えば、Ｉ＝１０μＡ、Ｒ＝１ｋΩの場合にはヒステリシス幅は２０ｍＶとなり、Ｒ＝１０ｋΩの場合にはヒステリシス幅は２００ｍＶとなる。
Ｖｄｄ＝５Ｖで１０ｍＶのヒステリシス幅が必要なとき、Ｉ＝５０μＡとし、Ｒ＝１００Ωとすればよい。
このように電流値Ｉを調節することにより、抵抗も小さくすることができる。
【００５５】
また、抵抗器１３，１４の抵抗値Ｒを変えることにより、ヒステリシス幅を変えることができる。なお、基準電圧をＶａ側に入力した場合も同様である。
【００５６】
（ヒステリシス幅の調整）
次に、ヒステリシス幅を調整する別の方法を、電流源１５を用いて説明する。
図３は、本回路に用いられる電流源１５の構成例を示す。
【００５７】
３０は、ＮＭＯＳＦＥＴ３１のゲートＧに接続されたアンプである。Ｖｉｎは、基準電圧Ｖｒｅｆを入力するためのアンプ３０の基準電圧入力端子である。Ｉｏｕｔは、出力電流ｉを出力するための出力電流端子である。
【００５８】
ここで、出力電流ｉは、次式で表される。
ｉ＝Ｖｒｅｆ／Ｒ’ …（７）
【００５９】
抵抗値３４（抵抗値Ｒ’）は、ＬＳＩにおいては通常ポリシリコン又は拡散層によって形成されることが多い。抵抗値Ｒ’は、高温側で抵抗値が大きくなるという挙動を示す。
【００６０】
従って、例えば、出力電流ｉは高温側では減少、低温側で増加することになるが、このような温度特性を有する電流源を図１のヒステリシスコンパレータ回路の電流源１５として用い、さらに、図３の抵抗器３４と同じ材質で図１の抵抗器１３，１４を製造し、図１の本回路内の抵抗値をＲとした場合のヒステリシス幅は、（６），（７）式より、次式で表される。
ヒステリシス幅＝Ｖｒｅｆ×（Ｒ／Ｒ’） …（８）
【００６１】
従って、（８）式より、ヒステリシス幅は、基準電圧Ｖｒｅｆと、抵抗Ｒ，Ｒ’の抵抗比とによって決定されるため、温度による抵抗器の抵抗値の変動がキャンセルされ、所望のヒステリシス幅を全温度範囲に渡って一定にすることができる。
【００６２】
また、Ｖｒｅｆ電圧を変化させることにより、ヒステリシス幅を可変とすることが可能である。
【００６３】
さらに、電流源１５の抵抗器の抵抗Ｒ’又はＲを変化させることにより、ヒステリシス幅を可変とすることも可能である。
【００６４】
［第２の例］
次に、本発明の第２の実施の形態を、図４に基づいて説明する。なお、前述した第１の例と同一部分についてはその説明を省略し、同一符号を付す。
【００６５】
本例は、前述した第１の例の変形例を示すものであり、第１および第２の電位差可変手段の構成内容を変えた場合の例である。
【００６６】
第１の電位差可変手段は、例えば、スイッチ４０，４１と、直列接続された３つの抵抗５０（Ｒ１，Ｒ２，Ｒ３）とから構成され、差動対１１０の一方の回路を構成するＮＭＯＳＦＥＴ１のソースＳ側に直列に接続されている。
【００６７】
第２の電位差可変手段は、例えば、スイッチ４２，４３と、直列接続された３つの抵抗５１（Ｒ１，Ｒ２，Ｒ３）とから構成される。差動対１１０の他方の回路を構成するＮＭＯＳＦＥＴ２のソースＳ側に直列に接続されている。
【００６８】
スイッチ４０，４２は、スイッチ５，６と同様にＭＯＳトランジスタ等を用いて構成される。スイッチ４０はインバータ１１の出力値である電位Ｖｐが印加され、スイッチ４２はインバータ１２の出力値である電位Ｖｏが印加される。
【００６９】
スイッチ４１，４３は、ＭＯＳトランジスタにより同様に構成してもよく、外部からヒステリシス幅調整用の調整信号Ｖｈを入力することによって、スイッチをオン・オフし、これにより抵抗値を可変するような構成にする。なお、抵抗、スイッチの数は何個でもよく、抵抗値を可変にするような構成ならばよい。
【００７０】
以上のような回路構成により、差動対１１０の片側に流れる電流値Ｉ１，Ｉ２は、差動対１１０の電流源３００により制御され、ＮＭＯＳＦＥＴ７，８は、カレントミラー回路であるためＮＭＯＳＦＥＴ７に流す電流源１５の電流値を制御する、すなわち、ＮＭＯＳＦＥＴ７，８のサイズを変えることにより、ヒステリシス幅を調節することができる。
【００７１】
従って、複数の抵抗値５０，５１を用いてスイッチ４１，４３で切り替えることにより、ヒステリシス幅をより一段と広範囲に渡って容易に可変することが可能となる。
【００７２】
［第３の例］
次に、本発明の第３の実施の形態を、図５〜図７に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
【００７３】
本例は、第１および第２の電位差可変手段をＭＯＳトランジスタにより構成し、該可変手段を差動対１１０の各回路に対して並列に接続して構成した場合の例である。
【００７４】
＜構成＞
本回路の構成について説明する。
【００７５】
第１の電位差可変手段は、ＮＭＯＳＦＥＴ６１と、スイッチ６２（ＭＯＳトランジスタ等からなる）とが直列接続された回路６０から構成される。この回路６０は、差動対１１０の一方の回路を構成するＮＭＯＳＦＥＴ１のドレインＤ−ソースＳ間で並列に接続されている。また、ＮＭＯＳＦＥＴ６１は、差動対１１０を構成するＮＭＯＳＦＥＴ１の一部でもある。
【００７６】
第２の電位差可変手段は、ＮＭＯＳＦＥＴ７１と、スイッチ７２（ＭＯＳトランジスタ等からなる）とが直列接続された回路７０から構成される。この回路７０は、差動対１１０の他方の回路を構成するＮＭＯＳＦＥＴ２のドレインＤ−ソースＳ間で並列に接続されている。また、ＮＭＯＳＦＥＴ７１は、差動対１１０を構成するＮＭＯＳＦＥＴ２の一部でもある。
【００７７】
つまり、差動対１１０は、４つのＮＭＯＳトランジスタ１，２，６１，７１を有している。ＮＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ６１とは並列に接続され、差動対１１０の一方の入力端子１１１は共通接続されたＮＭＯＳＦＥＴ１，６１のゲートと接続されている。ＮＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ７１とは並列に接続され、差動対１１０の他方の入力端子１１２は共通接続されたＮＭＯＳＦＥＴ２，７２のゲートとなっている。
【００７８】
差動対１１０に所定の電流を供給する電流源３００を構成するＮＭＯＳＦＥＴ８は、ＮＭＯＳＦＥＴ１，６１，２，７１の各ソースに共通接続点２０（共通電位Ｖｍ）を介して接続されている。
【００７９】
スイッチ６２は、電流源３００からＮＭＯＳＦＥＴ６１に供給される電流を遮断するようにそのＮＭＯＳＦＥＴ６１に直列に接続されている。スイッチ７２は、電流源３００からＮＭＯＳＦＥＴ７１に供給される電流を遮断するようにそのＮＭＯＳＦＥＴ７１に直列に接続されている。
【００８０】
＜動作＞
回路動作について説明する。
スイッチ６２，７２は、出力段２００から出力される出力値に応じてオン又はオフする。すなわち、スイッチ６２はインバータ１１の出力値である電位Ｖｐに応じて、スイッチ７２はインバータ１２の出力値である電位Ｖｏに応じてそれぞれオン、オフされる。
【００８１】
この場合、スイッチ６２がオンのとき、スイッチ７２はオフとなる。スイッチ６２がオフのとき、スイッチ７２はオンとなる。
つまり、差動対の各回路のＭＯＳのチャネル幅を変えていることになる。
【００８２】
（ヒステリシス幅の調整）
ヒステリシス幅の調整方法を、図６〜図７に基づいて説明する。
【００８３】
一般に、ＭＯＳトランジスタ（ここでは、ＮＭＯＳＦＥＴ６１，７１）のオン時のオン抵抗は、ＭＯＳ特性を示すチャネル幅Ｗとチャネル長Ｌとの関係を用いて定義することができる。本例では、Ｗ／Ｌの値によって、オン抵抗を定義するものとする。
【００８４】
図６において、図５のＮＭＯＳＦＥＴ７１がＮＭＯＳＦＥＴ２に並列に接続されていないときのＭＯＳサイズをＷ２／Ｌ２とし、スイッチ動作により図５のＮＭＯＳＦＥＴ６１がＮＭＯＳＦＥＴ１に並列接続されたときのＭＯＳサイズをＷ１／Ｌ１とする。
【００８５】
Ｖｏｕｔ電位がＨｉｇｈ→Ｌｏｗ、又はＬｏｗ→Ｈｉｇｈと動作するとき、電位ＶｃはＬｏｗ→Ｈｉｇｈ、Ｈｉｇｈ→Ｌｏｗと動作している。ＶｃがＨｉｇｈになるにはＩ１＞Ｉ２、ＶｃがＬｏｗになるにはＩ１＜Ｉ２となる必要がある。
よって、Ｉ１＝Ｉ２＝Ｉになる入力電圧がコンパレータのしきい値となる。
【００８６】
ここで、ＭＯＳの飽和領域における電流Ｉは、次式となる。
【００８７】
【数１】
ＮＭＯＳＦＥＴ６１のＶｇｓをＶｇｓ１とおき、ＮＭＯＳＦＥＴ７１のＶｇｓをＶｇｓ２とおくと、ＮＭＯＳＦＥＴ６１，ＮＭＯＳＦＥＴ７１に電流Ｉが流れたときは、
【００８９】
【数２】
今Ｉ１＝Ｉ２＝Ｉより
【００９１】
【数３】
上式より
【００９３】
【数４】
よって、入力電圧差は
【００９５】
【数５】
従って、ヒステリシス幅は、差動対１１０の構成は左右対称なので、
【００９７】
【数６】
となる。
【００９９】
図７は、上記計算により求めた、ヒステリシス特性を示すものである。
従って、ヒステリシス幅は、電源電圧の影響を受けることなく、ＭＯＳサイズを可変にすることによって、ヒステリシス幅も可変にすることができる。
【０１００】
（数値例）
ここで、数値例を挙げて説明する。
図５の回路に示すように、ＮＭＯＳＦＥＴを並列接続した場合は、ＮＭＯＳＦＥＴ１，ＮＭＯＳＦＥＴ２，ＮＭＯＳＦＥＴ６１，ＮＭＯＳＦＥＴ７１のＷ／Ｌを１６０μ／１．２μ、電流Ｉを８００μＡに設定したものとする。
【０１０１】
出力信号の電位ＶｏがＬｏｗ→Ｈｉｇｈになるとき（スイッチ６２はＯＮ、スイッチ７２はＯＦＦ）、ＮＭＯＳＦＥＴ２に４００μＡが流れたとき、Ｖｇｓ２＝６７５ｍＶ、ＭＯＳ１，２，３，４のＶｔｂ＝５００ｍＶとすると、スイッチ６２がＯＮのため電位Ｖａをゲート入力とするＭＯＳはＮＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ６１になり、電位Ｖｂをゲート入力とするＮＭＯＳＦＥＴ２よりもゲート幅（Ｗ）は２倍になる。ゲート長（Ｌ）は同じである。
【０１０２】
従って、ヒステリシス幅は、
【０１０３】
【数７】
となる。
【０１０５】
［第４の例］
次に、本発明の第４の実施の形態を、図８に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
【０１０６】
本例は、前述した第３の例の変形例であり、第１および第２の電位差可変手段をＭＯＳトランジスタにより構成し、該可変手段を差動対１１０の各回路に対して直列に接続して構成した場合の例である。なお、その他の回路構成は、図６と同様である。
【０１０７】
＜構成＞
本回路の構成について説明する。
第１の電位差可変手段は、ＮＭＯＳＦＥＴ８１と、スイッチ８２（ＭＯＳトランジスタ等からなる）とが並列接続された回路８０から構成される。この回路８０は、差動対１１０の一方の回路を構成するＮＭＯＳＦＥＴ１のソースＳ側で直列に接続されている。ここで、ＮＭＯＳＦＥＴ８１は、差動対１１０を構成するＮＭＯＳＦＥＴ１の一部でもある。
【０１０８】
第２の電位差可変手段は、ＮＭＯＳＦＥＴ９１と、スイッチ９２（ＭＯＳトランジスタ等からなる）とが直列接続された回路９０から構成される。この回路９０は、差動対１１０の他方の回路を構成するＮＭＯＳＦＥＴ２のソースＳ側で直列に接続されている。ここで、ＮＭＯＳＦＥＴ９１は、差動対１１０を構成するＮＭＯＳＦＥＴ２の一部でもある。
【０１０９】
つまり、差動対１１０は、４つのＮＭＯＳトランジスタ１，２，８１，９１を有している。ＮＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ８１とは直列に接続され、差動対１１０の一方の入力端子１１１は共通接続されたＮＭＯＳＦＥＴ１，８１のゲートと接続されている。ＮＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ９１とは直列に接続され、差動対１１０の他方の入力端子１１２は共通接続されたＮＭＯＳＦＥＴ２，９２のゲートとなっている。
【０１１０】
差動対１１０に所定の電流を供給する電流源３００を構成するＮＭＯＳＦＥＴ８は、ＮＭＯＳＦＥＴ８１，９１の各ソースに共通接続点２０（共通電位Ｖｍ）を介して接続されている。
【０１１１】
スイッチ８２は、ＮＭＯＳＦＥＴ８１のソースＳとドレインＤとを短絡するように並列に接続されている。スイッチ９２は、ＮＭＯＳＦＥＴ９１のソースＳとドレインＤとを短絡するように並列に接続されている。
【０１１２】
＜動作＞
回路動作について説明する。
スイッチ８２，９２は、出力段２００から出力される出力値に応じてオン又はオフする。すなわち、スイッチ８２はインバータ１１の出力値である電位Ｖｐに応じて、スイッチ９２はインバータ１２の出力値である電位Ｖｏに応じてそれぞれオン、オフされる。
【０１１３】
この場合、スイッチ８２がオンのとき、スイッチ９２はオフとなる。スイッチ８２がオフのとき、スイッチ９２はオンとなる。
ヒステリシス幅の調整は、前述した第３の例と同様にして行うことができる。
【０１１４】
（比較例）
以上説明した第１の例〜第４の例を参考にして、実際にヒステリシスコンパレータ回路を作成した例を、従来回路と比較して説明する。
【０１１５】
図９は、従来のヒステリシスコンパレータ回路４００と、本願発明のヒステリシスコンパレータ回路４０１〜４０３との比較例を示す。
【０１１６】
比較条件は、回路素子はＭＯＳトランジスタとし、また、製造プロセスが０．５μｍダブルポリダブルメタルプロセス、電源電圧が５Ｖ、ヒステリシス幅が２０ｍＶとした。
【０１１７】
比較対象の要素は、差動対サイズ４１０、スイッチサイズ４２０、該スイッチに接続された付随ＭＯＳサイズ４３０、抵抗サイズ４４０、レイアウト面積４５０、面積比４６０とした。Ｗはチャネル幅、Ｌはチャネル長である。
【０１１８】
例えば、スイッチサイズ４２０は、図１ではＮＭＯＳＦＥＴ５，６、図５ではＮＭＯＳＦＥＴ６２，７２、図８ではＮＭＯＳＦＥＴ８２，９２である。付随ＭＯＳサイズ４３０は、図５ではＮＭＯＳＦＥＴ６１，７１、図８ではＮＭＯＳＦＥＴ８１，９１である。面積比４６０は、レイアウト面積４５０の従来回路４００の値１００００を１００％として規格化した値である。
【０１１９】
そして、図９からわかるように、ヒステリシス幅を全て同一として構成した場合、面積比４６０は、従来のヒステリシスコンパレータ回路４００に比べて本願発明のヒステリシスコンパレータ回路４０１〜４０３をいずれも１／２以下に設定することができ、レイアウト面積４５０を半減することができ、これにより、小型で安価な回路を作成することができる。
【０１２０】
特に、本願発明４０２（図５の第３の例）、および、本願発明の（図８の第４の例）では、抵抗器を用いずに、ＭＯＳトランジスタのみによって、スイッチ機能、すなわち、第１の電位差可変手段６０，８０および第２の電位差可変手段７０，９０を構成しているので、製造プロセスのばらつきを一段と削減することが可能となり、ひいては、ヒステリシス幅のばらつきを抑えて高精度な回路を作成することができる。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、出力段のコンパレータ出力信号に基づいて差動対の各電位差が変化するスイッチ機能を有し、かつ、差動対を構成する各回路に対して直列又は並列に接続された電位差可変手段を設けたので、例えば、該電位差可変手段を抵抗器と該抵抗器の両端を短絡するスイッチとから構成して、該可変手段を差動対の各回路に対して直列に接続してコンパレータ出力信号に基づいて制御したり、或いは、電位差可変手段を差動対の一部でもあるＭＯＳトランジスタと該ＭＯＳトランジスタの両端を短絡するスイッチとから構成して、該可変手段を差動対の各回路に対して並列又は直列に接続してコンパレータ出力信号に基づいて制御することが可能となり、これにより、電源電圧や環境温度に影響を受けることなく、大きな抵抗比を必要とせずに、広範囲に渡り高精度なヒステリシス幅の調整を行うことができる。
【０１２２】
また、本発明によれば、従来回路に比べてレイアウト面積を半減することができるので、製造プロセスのばらつきを大幅に削減することができ、これにより、ヒステリシス幅のばらつきを抑えると共に、小型で安価なヒステリシスコンパレータ回路を作成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図２】ヒステリシス特性を示す特性図である。
【図３】電流源の構成を示す回路図である。
【図４】本発明の第２の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図５】本発明の第３の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図６】ヒステリシス幅の調整方法を説明するための回路図である。
【図７】ヒステリシス特性を示す特性図である。
【図８】本発明の第４の実施の形態である、ヒステリシスコンパレータ回路の構成を示す回路図である。
【図９】ヒステリシスコンパレータ回路の回路特性を示す説明図である。
【図１０】従来のヒステリシスコンパレータ回路の構成を示す回路図である。
【図１１】従来のヒステリシスコンパレータ回路におけるヒステリシス特性を示す特性図である。
【符号の説明】
１，２ ＮＭＯＳＦＥＴ
３，４ ＰＭＯＳＦＥＴ
５，６ スイッチ
７，８ ＮＭＯＳＦＥＴ
９ ＰＭＯＳＦＥＴ
１０ ＮＭＯＳＦＥＴ
１１，１２ インバータ
１３，１４ 抵抗器
１５ 電流源
２０ 共通接続点
３０ アンプ
３１ ＮＭＯＳＦＥＴ
３２，３３ ＰＭＯＳＦＥＴ
３４ 抵抗器
６０ 回路（第１の電位差可変手段）
６１ ＮＭＯＳＦＥＴ
６２ スイッチ
７０ 回路（第２の電位差可変手段）
７１ ＮＭＯＳＦＥＴ
７２ スイッチ
８０ 回路（第１の電位差可変手段）
８１ ＮＭＯＳＦＥＴ
８２ スイッチ
９０ 回路（第２の電位差可変手段）
９１ ＮＭＯＳＦＥＴ
９２ スイッチ
１００ 差動入力段
１１０ 差動対
１１１，１１２ 入力端子
１３０ 出力端子
２００ 出力段
３００ 電流源
４００ 従来のヒステリシスコンパレータ回路
４０１ 本願発明のヒステリシスコンパレータ回路
４０２ 本願発明のヒステリシスコンパレータ回路
４０３ 本願発明のヒステリシスコンパレータ回路
Claims (4)
- 差動対の一方の入力端子に入力される入力信号と該差動対の他方の入力端子に入力される基準となる基準信号とを比較し、該比較結果を出力段から出力信号として出力するヒステリシスコンパレータ回路であって、
前記差動対が電流源に接続される共通接続点の共通電位と、前記差動対の一方の入力端子の電位との間の電位差を変化させる第１の電位差可変手段と、
前記共通接続点の共通電位と、前記差動対の他方の入力端子の電位との間の電位差を変化させる第２の電位差可変手段と、
前記各電位差が互いに異なるように、前記出力段から出力される出力信号に基づいて、前記第１の電位差可変手段および前記第２の電位差可変手段を制御する制御手段と
を具え、
前記差動対は、第１および第２のＭＯＳトランジスタを有し、前記差動対の一方の入力端子は前記第１のＭＯＳトランジスタのゲートであり、前記差動対の他方の入力端子は前記第２のＭＯＳトランジスタのゲートであり、
前記第１の電位差可変手段は、第１の抵抗器と第１のスイッチとを有し、
前記第２の電位差可変手段は、第２の抵抗器と第２のスイッチとを有し、
ここで、
前記第１の抵抗器は前記第１のＭＯＳトランジスタのソースと前記差動対に所定の電流を供給する前記電流源との間に直列に接続され、前記第１のスイッチは前記第１の抵抗器の両端を短絡するように前記第１の抵抗器に並列に接続され、
前記第２の抵抗器は前記第２のＭＯＳトランジスタのソースと前記電流源との間に直列に接続され、前記第２のスイッチは前記第２の抵抗器の両端を短絡するように前記第２の抵抗器に並列に接続されたことを特徴とするヒステリシスコンパレータ回路。 - 前記第１および第２のスイッチは、前記出力段から出力される出力信号に基づいてオンまたはオフし、
前記第１のスイッチがオンであるならば前記第２のスイッチはオフであり、前記第１のスイッチがオフであるならば前記第２のスイッチはオンであることを特徴とする請求項１記載のヒステリシスコンパレータ回路。 - 前記第１および第２の抵抗器は、可変抵抗器であることを特徴とする請求項１又は２記載のヒステリシスコンパレータ回路。
- 前記差動対に所定の電流を供給する前記電流源は、
電圧源および第３の抵抗器を有し、前記電圧源から供給される電圧に応じて前記第３の抵抗器に流れる電流に比例する電流を発生することを特徴とする請求項１ないし３のいずれかに記載のヒステリシスコンパレータ回路。
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