JP2015231112A - 比較回路のヒステリシス特性検出方法及び半導体装置 - Google Patents

Abstract

【課題】比較回路のヒステリシス特性を容易に検出する。【解決手段】制御部４が、比較回路２のオフセット量を調整するオフセット調整部３を制御して、オフセット量を値ｍａｘから値ｍｉｎに向けて変化させ、比較回路２の出力信号の論理レベルが変化したときの値ｏｆｆ１を検出し、オフセット量を値ｍｉｎから値ｍａｘに向けて変化させ、論理レベルが変化したときの値ｏｆｆ２を検出し、値ｏｆｆ１と値ｏｆｆ２との差分（ｏｆｆ２−ｏｆｆ１）に基づき比較回路２のヒステリシス特性を検出する。【選択図】図１

Description

本発明は、比較回路のヒステリシス特性検出方法及び半導体装置に関する。

比較回路の入力感度は、オフセットやヒステリシス特性などによって決まる。オフセットがないときには、比較回路の２つの入力電圧の差分が０Ｖのときに、出力電圧の論理レベルがＨ（High）レベルからＬ（Low）レベル、またはＬレベルからＨレベルに反転する。しかし、オフセットがあると、入力電圧の差分が０Ｖのときには比較回路の出力電圧の論理レベルは反転せず、差分がプラスまたはマイナスの値（以下オフセット量と呼ぶ）のときに反転するようになる。

一方、ヒステリシス特性は、出力電圧の論理レベルがＨレベルからＬレベルに変化するときと、ＬレベルからＨレベルに変化するときで、入力電圧の差分が異なるという特性である。比較回路のリセットが不完全である場合などに、このようなヒステリシス特性が生じる。以下では、出力電圧の論理レベルがＨレベルからＬレベルに変化するときと、ＬレベルからＨレベルに変化するときの入力電圧の差分の違いの大きさを、ヒステリシス量と呼ぶ。

比較回路の入力感度を上げるためには、オフセット量やヒステリシス量を小さくすることが考えられるが、比較回路のリファレンス値としてオフセット量をあえて設定する場合もあるし、ノイズ対策として一定のヒステリシス量を設定する場合もある。

特開２０１１−１５１４５２号公報 特開平５−６３５２７号公報

ところで、ヒステリシス特性を検出する場合には、比較回路に入力するアナログ電圧の振幅を可変して、アナログ測定器により出力電圧の論理レベルの反転ポイントを見つけて、ヒステリシス量を計算することが考えられるが、手間がかかる。

発明の一観点によれば、制御部が、比較回路のオフセット量を調整するオフセット調整部を制御して、前記オフセット量を第１の値から第２の値に向けて変化させ、前記比較回路の出力信号の論理レベルが変化したときの第３の値を検出し、前記オフセット量を前記第２の値から前記第１の値に向けて変化させ、前記論理レベルが変化したときの第４の値を検出し、前記第３の値と前記第４の値との第１の差分に基づき前記比較回路のヒステリシス特性を検出する、比較回路のヒステリシス特性検出方法が提供される。

また、発明の一観点によれば、第１の入力信号の値と第２の入力信号の値を比較し、比較結果を出力する比較回路と、前記比較回路のオフセット量を調整するオフセット調整部と、前記オフセット調整部を制御して、前記オフセット量を第１の値から第２の値に向けて変化させ、前記比較回路の出力信号の論理レベルが変化したときの第３の値を検出し、前記オフセット量を前記第２の値から前記第１の値に向けて変化させ、前記論理レベルが変化したときの第４の値を検出し、前記第３の値と前記第４の値との差分に基づき前記比較回路のヒステリシス特性を検出する制御部と、を有する半導体装置が提供される。

開示の比較回路のヒステリシス特性検出方法及び半導体装置によれば、比較的容易に比較回路のヒステリシス特性を検出できる。

第１の実施の形態の半導体装置及び比較回路のヒステリシス特性検出方法の一例を説明する図である。 第１の実施の形態のヒステリシス特性検出方法の一例の流れを示すフローチャートである。 第２の実施の形態の半導体装置の一例を示す図である。 比較回路、オフセット調整部及びヒステリシス調整部の一例の回路図である。 ヒステリシス特性の検出方法の一例の流れを示すフローチャートである。 ヒステリシス特性の検出例を説明する図である。 ノイズを考慮したヒステリシス特性の検出方法の一例の流れを示すフローチャートである。 ヒステリシス特性の調整処理の一例の流れを示すフローチャートである。 ヒステリシス特性検出及び調整機能を有する投機型判定帰還等化回路の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置及び比較回路のヒステリシス特性検出方法の一例を説明する図である。また、図２は、第１の実施の形態のヒステリシス特性検出方法の一例の流れを示すフローチャートである。

半導体装置１は、比較回路２、オフセット調整部３、制御部４、記憶部５、スイッチＳＷを有している。
比較回路２は、２つの入力信号の値（以下では、入力電圧Ｖｉｎｐ，Ｖｉｎｎとする）を比較し、比較結果に基づいた値（以下では出力電圧Ｖｏｕｔとする）を出力する。

オフセット調整部３は、比較回路２のオフセット量を調整する。
制御部４は、オフセット調整部３を制御することで、以下のように比較回路２のヒステリシス特性を検出する。なお、以下に示す処理は、スイッチＳＷで比較回路２の２つの入力端子を短絡した状態で行われる。

図２に示すように、制御部４は、オフセット調整部３を制御して、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの差分に相当するオフセット量を、値ｍａｘから、値ｍｉｎに向けて変化させていく。このとき制御部４は、比較回路２の出力電圧Ｖｏｕｔの論理レベル（以下出力論理レベルという）が変化するときのオフセット量ｏｆｆ１を検出する（ステップＳ１）。図１の例では、比較回路２の出力論理レベルが、ＨレベルからＬレベルに反転するときのオフセット量ｏｆｆ１が検出される。制御部４は、検出したオフセット量ｏｆｆ１を、例えば、記憶部５に記憶する。

なお、値ｍａｘは、例えば、オフセット調整部３で調整できるオフセット量の最大値であり、値ｍｉｎは、例えば、オフセット調整部３で調整できるオフセット量の最小値である。

次に、制御部４は、オフセット調整部３を制御して、オフセット量を、値ｍｉｎから、値ｍａｘに向けて変化させていく。このとき制御部４は、比較回路２の出力論理レベルが変化するときのオフセット量ｏｆｆ２を検出する（ステップＳ２）。図１の例では、比較回路２の出力論理レベルが、ＬレベルからＨレベルに反転するときのオフセット量ｏｆｆ２が検出される。制御部４は、検出したオフセット量ｏｆｆ２を、例えば、記憶部５に記憶する。

次に、制御部４は、検出したオフセット量ｏｆｆ１，ｏｆｆ２の差分に基づき比較回路２のヒステリシス特性を検出する（ステップＳ３）。図１に示すように、オフセット量は入力電圧差Ｖｉｎｐ−Ｖｉｎｎに相当する。そのため、出力論理レベルがＨレベルからＬレベルに変化するときと、ＬレベルからＨレベルに変化するときの入力電圧差Ｖｉｎｐ−Ｖｉｎｎの違いであるｏｆｆ２−ｏｆｆ１からヒステリシス量が算出でき、ヒステリシス特性が検出できる。

このように、第１の実施の形態の半導体装置１及び比較回路２のヒステリシス特性検出方法によれば、本来はオフセット調整を行うオフセット調整部３を、制御部４が上記のように制御する。これにより、比較回路２に対するアナログ入力信号の振幅を変化させ、出力の変化からヒステリシス特性を検出するなどの手間が省け、比較的容易に比較回路２のヒステリシス特性を検出できる。

なお、値ｍａｘ，ｍｉｎは、オフセット調整部３で調整できるオフセット量の最大値と最小値でなくてもよく、オフセット調整部３で調整できる範囲内で、設定されていてもよい。

また、制御部４は、検出したオフセット量ｏｆｆ１，ｏｆｆ２を記憶部５に記憶する代わりに、オフセット量ｏｆｆ１，ｏｆｆ２であるときに、オフセット調整部３に対して供給している調整コード（デジタル値）を、記憶部５に記憶するようにしてもよい。

また、ステップＳ１，Ｓ２の順序は入れ替えてもよい。
（第２の実施の形態）
図３は、第２の実施の形態の半導体装置の一例を示す図である。

半導体装置１０は、比較回路１１、オフセット調整部１２、ヒステリシス調整部１３、制御部１４、記憶部１５、スイッチＳＷ１を有している。
比較回路１１は、第１の実施の形態の比較回路２と同様に、入力電圧Ｖｉｎｐ，Ｖｉｎｎを比較し、比較結果に基づいた出力電圧Ｖｏｕｔを出力する。

オフセット調整部１２は、比較回路１１のオフセット量を調整する。
ヒステリシス調整部１３は、制御部１４の制御のもとヒステリシス特性を調整する。
制御部１４は、オフセット調整部１２を制御してヒステリシス特性を検出する。また、検出したヒステリシス特性に基づき、ヒステリシス調整部１３に、ヒステリシス特性を調整させる。

記憶部１５は、例えば、制御部１４がオフセット調整部１２やヒステリシス調整部１３に供給するデジタルの調整コードＤｏｓｃｐ，Ｄｏｓｃｎ，Ｄｆｂｇｃ，Ｄｆｂｐｏｌなどを記憶する。

スイッチＳＷ１は、制御部１４の制御のもと動作し、例えば、ヒステリシス特性の検出の際にはオンとなり、比較回路１１の２つの入力端子を短絡し、入力電圧Ｖｉｎｐ，Ｖｉｎｎの比較動作時にはオフとなる。

図４は、比較回路、オフセット調整部及びヒステリシス調整部の一例の回路図である。
比較回路１１は、トランジスタｔｒ１〜ｔｒ９を有する。図４の例では、トランジスタｔｒ１〜ｔｒ５は、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であり、トランジスタｔｒ６〜ｔｒ９は、ｐチャネル型ＭＯＳＦＥＴである。

トランジスタｔｒ１のゲートには入力電圧Ｖｉｎｐが印加され、トランジスタｔｒ２のゲートには、入力電圧Ｖｉｎｎが印加される。なお、ヒステリシス特性の検出時や調整時などには、両ゲートは図３に示したスイッチＳＷ１により短絡される。トランジスタｔｒ１，ｔｒ２のソースには、トランジスタｔｒ３のドレインが接続されており、トランジスタｔｒ３のソースは接地されている。なお、トランジスタｔｒ３のゲートには、図示しないクロック生成部からクロックＣＬＫが供給される。

トランジスタｔｒ１，ｔｒ２のドレインは、トランジスタｔｒ４，ｔｒ５のソースに接続されている。トランジスタｔｒ４のドレインは、トランジスタｔｒ７，ｔｒ８のドレイン及びトランジスタｔｒ５，ｔｒ１１のゲートに接続されている。なお、図４の例では、比較回路１１は、差動出力信号を出力するものであり、トランジスタｔｒ４のドレイン電圧が、差動出力信号の一方である出力電圧Ｖｏｕｔｎとなる。また、トランジスタｔｒ５のドレインは、トランジスタｔｒ１０，ｔｒ１１のドレイン及びトランジスタｔｒ４，ｔｒ８のゲートに接続されている。また、トランジスタｔｒ５のドレイン電圧が、差動出力信号の他方である出力電圧Ｖｏｕｔｐとなる。

トランジスタｔｒ６〜ｔｒ９のソースには、電源電圧ＶＤＤが印加され、トランジスタｔｒ６，ｔｔ７，ｔｒ９，ｔｒ１０のゲートにはクロックＣＬＫが供給される。また、トランジスタｔｒ６のドレインは、トランジスタｔｒ１のドレインとトランジスタｔｒ４のソースに接続されており、トランジスタｔｒ９のドレインは、トランジスタｔｒ２のドレインとトランジスタｔｒ５のソースに接続されている。

図３に示したオフセット調整部１２は、図４の例では２つのオフセット調整部１２ａ，１２ｂとして示されている。
オフセット調整部１２ａは、キャパシタｃａ１，ｃａ２，ｃａ３、スイッチｓａ１，ｓａ２，ｓａ３を有している。キャパシタｃａ１〜ｃａ３の一方の端子は、トランジスタｔｒ１，ｔｒ６のドレイン及びトランジスタｔｒ４のソースに接続されている。キャパシタｃａ１〜ｃａ３の他方の端子は、スイッチｓａ１〜ｓａ３の一端に接続されており、スイッチｓａ１〜ｓａ３の他端は接地されている。スイッチｓａ１〜ｓａ３は、制御部１４から供給される調整コードＤｏｓｃｐによってオンオフが制御される。

オフセット調整部１２ｂは、キャパシタｃｂ１，ｃｂ２，ｃｂ３、スイッチｓｂ１，ｓｂ２，ｓｂ３を有している。キャパシタｃｂ１〜ｃｂ３の一方の端子は、トランジスタｔｒ２，ｔｒ９のドレイン及びトランジスタｔｒ５のソースに接続されている。キャパシタｃｂ１〜ｃｂ３の他方の端子は、スイッチｓｂ１〜ｓｂ３の一端に接続されており、スイッチｓｂ１〜ｓｂ３の他端は接地されている。スイッチｓｂ１〜ｓｂ３は、制御部１４から供給される調整コードＤｏｓｃｎによってオンオフが制御される。

なお、スイッチｓａ１〜ｓａ３，ｓｂ１〜ｓｂ３は、例えば、ＭＯＳＦＥＴにより実現できる。また、図４の例は、図示を簡略化するため、オフセット調整部１２ａ，１２ｂはそれぞれ３つのキャパシタ及びスイッチを有しているが、この数には限定されず、４つ以上であってもよい。

図４のフィードバックゲイン調整部１３ａ，１３ｂ、フィードバック極性変更部１３ｃは、図３に示したヒステリシス調整部１３として機能する。
フィードバックゲイン調整部１３ａは、キャパシタｃａ４，ｃａ５、スイッチｓａ４，ｓａ５，ｓａ６を有している。キャパシタｃａ４，ｃａ５の一方の端子は、トランジスタｔｒ１，ｔｒ６のドレイン及びトランジスタｔｒ４のソースに接続されている。キャパシタｃａ４，ｃａ５の他方の端子は、スイッチｓａ４，ｓａ５の一端に接続されている。スイッチｓａ４，ｓａ５の他端は、スイッチｓａ６の一端に接続されている。スイッチｓａ６の他端は接地されている。スイッチｓａ４，ｓａ５は、制御部１４から供給される調整コードＤｆｂｇｃによってオンオフが制御される。スイッチｓａ６は、フィードバック極性変更部１３ｃからの制御電圧によってオンオフが制御される。

フィードバックゲイン調整部１３ｂは、キャパシタｃｂ４，ｃｂ５、スイッチｓｂ４，ｓｂ５，ｓｂ６を有している。キャパシタｃｂ４，ｃｂ５の一方の端子は、トランジスタｔｒ２，ｔｒ９のドレイン及びトランジスタｔｒ５のソースに接続されている。キャパシタｃｂ４，ｃｂ５の他方の端子は、スイッチｓｂ４，ｓｂ５の一端に接続されている。スイッチｓｂ４，ｓｂ５の他端は、スイッチｓｂ６の一端に接続されている。スイッチｓｂ６の他端は接地されている。スイッチｓｂ４，ｓｂ５は、制御部１４から供給される調整コードＤｆｂｇｃによってオンオフが制御される。スイッチｓｂ６は、フィードバック極性変更部１３ｃからの信号によってオンオフが制御される。

フィードバック極性変更部１３ｃは、スイッチｓｃ１，ｓｃ２，ｓｃ３，ｓｃ４を有している。スイッチｓｃ１，ｓｃ３の一端は、トランジスタｔｒ４のドレインなどに接続されており、比較回路１１の出力電圧Ｖｏｕｔｎを受ける。スイッチｓｃ２，ｓｃ４の一端は、トランジスタｔｒ５のドレインなどに接続されており、比較回路１１の出力電圧Ｖｏｕｔｐを受ける。スイッチｓｃ１の他端は、スイッチｓｃ４の他端に接続されている。さらにスイッチｓｃ１，ｓｃ４の他端の電圧が、フィードバックゲイン調整部１３ａのスイッチｓａ６を制御するための制御電圧となる。スイッチｓｃ２の他端は、スイッチｓｃ３の他端に接続されている。さらにスイッチｓｃ２，ｓｃ３の他端の電圧が、フィードバックゲイン調整部１３ｂのスイッチｓｂ６を制御するための制御電圧となる。スイッチｓｃ１〜ｓｃ４は、制御部１４から供給される調整コードＤｆｂｐｏｌによってオンオフが制御される。

なお、スイッチｓａ４〜ｓａ６，ｓｂ４〜ｓｂ６，ｓｃ１〜ｓｃ４は、例えば、ＭＯＳＦＥＴにより実現できる。また、図４の例は、図示を簡略化するため、フィードバックゲイン調整部１３ａ，１３ｂはそれぞれ２つのキャパシタを有しているが、この数には限定されず、３つ以上であってもよい。

次に、比較回路１１のヒステリシス特性の検出方法の一例を説明する。
（ヒステリシス特性の検出方法）
図５は、ヒステリシス特性の検出方法の一例の流れを示すフローチャートである。

また、図６は、ヒステリシス特性の検出例を説明する図である。図６において、横軸はオフセット量（またはそれに対応する調整コード（デジタル値））を示し、縦軸は出力電圧Ｖｏｕｔを示している。

まず、制御部１４は、スイッチＳＷ１をオンにして、入力電圧Ｖｉｎｐ＝Ｖｉｎｎとする（ステップＳ１０）。なお、このとき比較回路１１の各入力端子には、図示しないバイアス電圧生成部により、バイアス電圧が印加される。

次に、制御部１４は、調整コードＤｏｓｃｐを最大値（ｍａｘ）とし、調整コードＤｏｓｃｎを０とする（ステップＳ１１）。調整コードＤｏｓｃｐは、図４に示したように、オフセット調整部１２ａに供給され、プラス側のオフセット調整に用いられる。調整コードＤｏｓｃｎは、図４に示したように、オフセット調整部１２ｂに供給され、マイナス側のオフセット調整に用いられる。調整コードＤｏｓｃｐ，Ｄｏｓｃｎは、例えば、デジタル値である。

ステップＳ１１の処理では、制御部１４は、調整コードＤｏｓｃｐ＝ｍａｘとすることで、例えば、図４に示したようなスイッチｓａ１〜ｓａ３がすべてオンし、図６に示すようにプラス側のオフセット量が最大（ＭＡＸ）となる。

次に、制御部１４は、比較回路１１の出力電圧Ｖｏｕｔの論理レベルがＬレベルであるか否かを判定し（ステップＳ１２）、Ｌレベルでない場合には、調整コードＤｏｓｃｐが０より大きいか否かを判定する（ステップＳ１３）。調整コードＤｏｓｃｐが０より大きいときには、制御部１４は、調整コードＤｏｓｃｐをデクリメントして（ステップＳ１４）、プラス側のオフセット量を小さくしていき、ステップＳ１２からの処理を繰り返す。調整コードＤｏｓｃｐが０となると、制御部１４は、調整コードＤｏｓｃｎをインクリメントして（ステップＳ１５）、マイナス側のオフセット量を大きくしていき、ステップＳ１２からの処理を繰り返す。ヒステリシス特性が、オフセット量がマイナス側の領域で現れる場合も考えられるためである。

プラス側のオフセット量を小さくしていく（またはマイナス側のオフセット量を大きくしていく）と、出力電圧Ｖｏｕｔの論理レベルが、あるポイントでＨレベルからＬレベルに反転する。図６の例では、オフセット量ｏｆｆａのときに、出力電圧Ｖｏｕｔの論理レベルが、ＨレベルからＬレベルに反転している。制御部１４は、このときの調整コードＤｏｓｃｐ，Ｄｏｓｃｎの差（Ｄｏｓｃｐ−Ｄｏｓｃｎ）を、デジタル値Ｄｈｙｓｌとして記憶部１５に記憶する（ステップＳ１６）。

次に、制御部１４は、調整コードＤｏｓｃｎを最大値（ｍａｘ）とし、調整コードＤｏｓｃｐを０とする（ステップＳ１７）。ステップＳ１７の処理では、制御部１４は、調整コードＤｏｓｃｎ＝ｍａｘとすることで、例えば、図４に示したようなオフセット調整部１２ｂのスイッチｓｂ１〜ｓｂ３がすべてオンする。これにより、図６に示すようにマイナス側のオフセット量が最大（オフセットとしては最小となるので、“ＭＩＮ”と表記している）となる。

次に、制御部１４は、比較回路１１の出力電圧Ｖｏｕｔの論理レベルがＨレベルであるか否かを判定し（ステップＳ１８）、Ｈレベルでない場合には、調整コードＤｏｓｃｎが０より大きいか否かを判定する（ステップＳ１９）。調整コードＤｏｓｃｎが０より大きいときには、制御部１４は、調整コードＤｏｓｃｎをデクリメントして（ステップＳ２０）、マイナス側のオフセット量を小さくしていき、ステップＳ１８からの処理を繰り返す。調整コードＤｏｓｃｎが０となると、制御部１４は、調整コードＤｏｓｃｐをインクリメントして（ステップＳ２１）、プラス側のオフセット量を大きくしていき、ステップＳ１８からの処理を繰り返す。

マイナス側のオフセット量を小さくしていく（またはプラス側のオフセット量を大きくしていく）と、出力電圧Ｖｏｕｔの論理レベルが、あるポイントでＬレベルからＨレベルに反転する。図６の例では、オフセット量ｏｆｆｂのときに、出力電圧Ｖｏｕｔの論理レベルが、ＬレベルからＨレベルに反転している。制御部１４は、このときの調整コードＤｏｓｃｐ，Ｄｏｓｃｎの差（Ｄｏｓｃｐ−Ｄｏｓｃｎ）を、デジタル値Ｄｈｙｓｈとして記憶部１５に記憶する（ステップＳ２２）。

次に、制御部１４は、デジタル値Ｄｈｙｓｌ，Ｄｈｙｓｈを記憶部１５から読み出し、両者の差（Ｄｈｙｓｈ−Ｄｈｙｓｌ）により、ヒステリシス量（ｏｆｆｂ−ｏｆｆａ）に対応するデジタル値を算出する（ステップＳ２３）。

以上のような処理により、比較回路１１のヒステリシス特性が検出できる。
なお、図６に示すように、制御部１４は、オフセット量を変更する速度を比較回路１１の入力信号の周波数に基づいて決めるようにしてもよい。制御部１４は、例えば、入力信号の周波数に比例または入力信号の周波数と同じ速さで、オフセット量を変更する。これにより、入力信号の周波数に依存するヒステリシス特性を検出できる。

また、ステップＳ１１〜Ｓ１６の処理と、ステップＳ１７〜Ｓ２２の処理は、順序を逆に行ってもよい。すなわち、ステップＳ１７〜Ｓ２２の処理を行った後、ステップＳ１１〜Ｓ１６の処理を行うようにしてもよい。

次に、ノイズにより出力電圧Ｖｏｕｔの論理レベルが反転したときにも、誤ったヒステリシス特性が検出されることを抑制する、ノイズを考慮したヒステリシス特性の検出方法の例を説明する。

（ノイズを考慮したヒステリシス特性の検出方法）
図７は、ノイズを考慮したヒステリシス特性の検出方法の一例の流れを示すフローチャートである。

ステップＳ３０，Ｓ３１の処理は、図５に示したステップＳ１０，Ｓ１１の処理と同じである。
ステップＳ３１の処理の後、制御部１４は、出力電圧Ｖｏｕｔの値を複数（以下ではＭ個）サンプル取得する（ステップＳ３２）。そして、制御部１４は、取得したＭ個のうち、出力電圧Ｖｏｕｔの論理レベルがＬレベルのサンプル数Ｎ０と、Ｈレベルのサンプル数Ｎ１を計数する（ステップＳ３３）。そして、制御部１４は、Ｎ０＞Ｎ１であるか否かを判定する（ステップＳ３４）。

Ｎ０＞Ｎ１ではないときには、制御部１４は、出力電圧Ｖｏｕｔの論理レベルは反転していないと判定して、ステップＳ３５，Ｓ３６，Ｓ３７の処理を行う。ステップＳ３５〜Ｓ３７の処理は、図５に示したステップＳ１３〜Ｓ１５の処理と同じである。ステップＳ３６，Ｓ３７の処理後は、ステップＳ３２からの処理が繰り返される。

Ｎ０＞Ｎ１であるときには、制御部１４は、出力電圧Ｖｏｕｔの論理レベルは反転したと判定して、このときの調整コードＤｏｓｃｐ，Ｄｏｓｃｎの差（Ｄｏｓｃｐ−Ｄｏｓｃｎ）を、デジタル値Ｄｈｙｓｌとして記憶部１５に記憶する（ステップＳ３８）。

その後、図５に示したステップＳ１７の処理と同様に、制御部１４は、調整コードＤｏｓｃｎを最大値（ｍａｘ）とし、調整コードＤｏｓｃｐを０とする（ステップＳ３９）。ステップＳ４０，Ｓ４１の処理は、ステップＳ３２，Ｓ３３の処理と同じである。Ｌレベルの数Ｎ０とＨレベルの数Ｎ１の計数後、制御部１４は、Ｎ０＜Ｎ１であるか否かを判定する（ステップＳ４２）。

Ｎ０＜Ｎ１ではないときには、制御部１４は、出力電圧Ｖｏｕｔの論理レベルは反転していないと判定して、ステップＳ４３，Ｓ４４，Ｓ４５の処理を行う。ステップＳ４３〜Ｓ４５の処理は、図５に示したステップＳ１９〜Ｓ２１の処理と同じである。ステップＳ４４，Ｓ４５の処理後は、ステップＳ４０からの処理が繰り返される。

Ｎ０＜Ｎ１であるときには、制御部１４は、出力電圧Ｖｏｕｔの論理レベルは反転したと判定して、このときの調整コードＤｏｓｃｐ，Ｄｏｓｃｎの差（Ｄｏｓｃｐ−Ｄｏｓｃｎ）を、デジタル値Ｄｈｙｓｈとして記憶部１５に記憶する（ステップＳ４６）。その後のステップＳ４７の処理は、図５に示したステップＳ２３の処理と同じである。

以上のように、図７の処理では、制御部１４は、出力電圧Ｖｏｕｔを複数サンプル取得して、各論理レベルのサンプル数の比較結果から、論理レベルが反転したか判定している。これにより、ノイズにより出力電圧Ｖｏｕｔの論理レベルが反転したときにも、誤ったヒステリシス特性が検出されることを抑制できる。

次に、ヒステリシス調整部１３を用いた、ヒステリシス特性の調整例を説明する。
（ヒステリシス特性の調整例）
図８は、ヒステリシス特性の調整処理の一例の流れを示すフローチャートである。

制御部１４は、例えば、ユーザからの入力などに基づき、ヒステリシス量Ｖｈｙｓの目標値Ｖｔａを設定し、目標値Ｖｔａを記憶部１５に格納する（ステップＳ５０）。また、制御部１４は、初期設定としてヒステリシス調整部１３に供給される出力電圧Ｖｏｕｔを０にする（ステップＳ５１）。続いて、図５または図７に示したようなヒステリシス特性の検出処理が行われる（ステップＳ５２）。

制御部１４は、ヒステリシス特性の検出処理で検出されたヒステリシス量Ｖｈｙｓが、目標値Ｖｔａと等しいか否かを判定する（ステップＳ５３）。ヒステリシス量Ｖｈｙｓが目標値Ｖｔａと等しくないときには、制御部１４は、ヒステリシス量Ｖｈｙｓが目標値Ｖｔａより大きいか否かを判定する（ステップＳ５４）。ヒステリシス量Ｖｈｙｓが目標値Ｖｔａより小さいとき、制御部１４は、調整コードＤｆｂｐｏｌでフィードバックの極性をポジティブに設定する（ステップＳ５５）。

本実施の形態では、フィードバックの極性をポジティブに設定するとは、比較回路１１の出力電圧Ｖｏｕｔｐの論理レベルがＨレベルのとき、比較回路１１での次の比較時に、Ｖｉｎｐ−Ｖｉｎｎが大きくなるように調整することを意味する。

そのような調整を行うために、制御部１４は、調整コードＤｆｂｐｏｌにより、フィードバック極性変更部１３ｃのスイッチｓｃ３，ｓｃ４をオンし、スイッチｓｃ１，ｓｃ２をオフする。これにより、出力電圧Ｖｏｕｔｐの論理レベルがＨレベルのとき、フィードバックゲイン調整部１３ａのスイッチｓａ６はオンし、フィードバックゲイン調整部１３ｂのスイッチｓｂ６はオフする。なお、ここでは、スイッチｓａ６，ｓｂ６が、Ｈレベルの信号でオン、Ｌレベルの信号でオフするものとしている。また、出力電圧Ｖｏｕｔｐの論理レベルがＬレベルのときには、逆にスイッチｓａ６がオフし、スイッチｓｂ６がオンする。

フィードバックの極性をポジティブに設定後、制御部１４から供給される調整コードＤｆｂｇｃに基づき、フィードバックゲイン調整部１３ａまたはフィードバックゲイン調整部１３ｂのゲイン調整が行われる（ステップＳ５６）。ゲイン調整は、トランジスタｔｒ１またはトランジスタｔｒ２のドレインに接続するキャパシタｃａ４，ｃａ５，ｃｂ４，ｃｂ５を、スイッチｓａ４，ｓａ５，ｓｂ４，ｓｂ５により有効または無効にすることで行われる。なお、ゲイン調整はアナログ方式で行ってもよい。その後、ステップＳ５２からの処理が繰り返される。

一方、ヒステリシス量Ｖｈｙｓが目標値Ｖｔａより大きいとき、制御部１４は、調整コードＤｆｂｐｏｌでフィードバックの極性をネガティブに設定する（ステップＳ５７）。
本実施の形態では、フィードバックの極性をネガティブにするとは、比較回路１１の出力電圧Ｖｏｕｔｐの論理レベルがＨレベルのとき、比較回路１１での次の比較時に、Ｖｉｎｐ−Ｖｉｎｎが小さくなるように調整することを意味する。

そのような調整を行うために、制御部１４は、調整コードＤｆｂｐｏｌにより、フィードバック極性変更部１３ｃのスイッチｓｃ１，ｓｃ２をオンし、スイッチｓｃ３，ｓｃ４をオフする。これにより、出力電圧Ｖｏｕｔｐの論理レベルがＨレベルのとき、フィードバックゲイン調整部１３ａのスイッチｓａ６はオフし、フィードバックゲイン調整部１３ｂのスイッチｓｂ６はオンする。なお、ここでは、スイッチｓａ６，ｓｂ６が、Ｈレベルの信号でオン、Ｌレベルの信号でオフするものとしている。また、出力電圧Ｖｏｕｔｐの論理レベルがＬレベルのときには、逆にスイッチｓａ６がオンし、スイッチｓｂ６がオフする。

フィードバックの極性をネガティブに設定後、制御部１４から供給される調整コードＤｆｂｇｃに基づき、フィードバックゲイン調整部１３ａまたはフィードバックゲイン調整部１３ｂのゲイン調整が行われる（ステップＳ５８）。ゲイン調整は、トランジスタｔｒ１またはトランジスタｔｒ２のドレインに接続するキャパシタｃａ４，ｃａ５，ｃｂ４，ｃｂ５を、スイッチｓａ４，ｓａ５，ｓｂ４，ｓｂ５により有効または無効にすることで行われる。なお、ゲイン調整はアナログ方式で行ってもよい。その後、ステップＳ５２からの処理が繰り返される。

ステップＳ５３の処理で、制御部１４は、ヒステリシス量Ｖｈｙｓが、目標値Ｖｔａと等しいと判定したとき、ヒステリシス特性の調整処理を終了する。なお、制御部１４は、ヒステリシス量Ｖｈｙｓが、目標値Ｖｔａと完全に一致していなくても、ヒステリシス量Ｖｈｙｓが目標値Ｖｔａに対して所定の範囲内に近づいたときには、ヒステリシス特性の調整処理を終了するようにしてもよい。

このように、ヒステリシス調整部１３は、図５、図７に示したようなヒステリシス特性の検出処理で検出されたヒステリシス特性と、目標値との比較結果に基づき、ゲイン調整を行ってヒステリシス特性（ヒステリシス量）を調整する。

以上のように、第２の実施の形態の半導体装置１０及び比較回路１１のヒステリシス特性検出方法によれば、オフセット調整部１２を図５、図７に示したように制御することで、アナログ入力の設定などの手間が省ける。そのため、比較的容易に比較回路１１のヒステリシス特性を検出、調整できる。また、デジタル値である調整コードによりヒステリシス特性の検出や調整を行えるため、これらの処理をデジタル化、自動化が可能である。

（適用例）
図９は、ヒステリシス特性検出及び調整機能を有する投機型判定帰還等化回路の一例を示す図である。

投機型判定帰還等化回路（以下投機型ＤＦＥ（Decision Feedback Equalizer）という）２０は、例えば、１クロック前のサンプルデータの論理レベルに基づき、複数の閾値と入力信号との複数の比較結果の何れかを選択して、データ判定を行うものである。投機型ＤＦＥ２０は、例えば、高速なデータ通信における受信回路に用いられる。

投機型ＤＦＥ２０は、加算器２１ａ，２１ｂ、比較回路２２ａ，２２ｂ、オフセット調整部２３ａ，２３ｂ、ヒステリシス調整部２４ａ，２４ｂ、デマルチプレクサ（ＤＭＸ）２５、フリップフロップ２６を有する。

加算器２１ａ，２１ｂは、アナログの入力信号に対して係数＋ｈ１，−ｈ１を用いて等化処理を行う。
比較回路２２ａ，２２ｂは、それぞれ異なる閾値と、加算器２１ａ，２１ｂの出力信号とを比較してその比較結果を出力する。

オフセット調整部２３ａ，２３ｂは、図示しない制御部から供給される調整コードに基づき、比較回路２２ａ，２２ｂのオフセット量を調整する。また、オフセット調整部２３ａ，２３ｂは、図５、図７に示したような処理により、オフセット量を調整することで、図示しない制御部で、比較回路２２ａ，２２ｂのヒステリシス特性が検出される。

ヒステリシス調整部２４ａ，２４ｂは、図示しない制御部から供給される調整コードに基づき、図８に示したような処理により、比較回路２２ａ，２２ｂのヒステリシス特性を調整する。

デマルチプレクサ２５は、フリップフロップ２６の出力値（サンプルデータ）に基づき、比較回路２２ａ，２２ｂの何れかでの比較結果を選択して出力する。
フリップフロップ２６は、図示しないクロックに同期して、デマルチプレクサ２５の出力信号を保持し、サンプルデータとして出力する。

本実施の形態のヒステリシス特性の検出方法は、上記のような回路に限定されず、その他、様々な回路に適用できる。
以上、実施の形態に基づき、本発明の比較回路のヒステリシス特性検出方法及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 半導体装置
２ 比較回路
３ オフセット調整部
４ 制御部
５ 記憶部

Claims (7)

1. 制御部が、比較回路のオフセット量を調整するオフセット調整部を制御して、
   前記オフセット量を第１の値から第２の値に向けて変化させ、前記比較回路の出力信号の論理レベルが変化したときの第３の値を検出し、
   前記オフセット量を前記第２の値から前記第１の値に向けて変化させ、前記論理レベルが変化したときの第４の値を検出し、
   前記第３の値と前記第４の値との第１の差分に基づき前記比較回路のヒステリシス特性を検出する、
   ことを特徴とする比較回路のヒステリシス特性検出方法。
2. 前記制御部は、デジタルの第１の調整コードで前記オフセット調整部を制御し、前記オフセット量が前記第３の値となるときの前記第１の調整コードの第１のデジタル値と、前記オフセット量が前記第４の値となるときの前記第１の調整コードの第２のデジタル値を記憶部に記憶し、
   前記制御部は、前記第１のデジタル値と前記第２のデジタル値との第２の差分により、前記第１の差分に対応する第３のデジタル値を求める、ことを特徴とする請求項１に記載の比較回路のヒステリシス特性検出方法。
3. 前記制御部は、前記オフセット調整部に前記オフセット量を変化させるたびに、前記出力信号を複数サンプル取得し、前記複数サンプルに含まれる第１の論理レベルの第１のサンプル数と第２の論理レベルの第２のサンプル数との比較結果に基づき、前記論理レベルが変化したか否かを判定する、ことを特徴とする請求項１または２に記載の比較回路のヒステリシス特性検出方法。
4. 前記制御部は、前記比較回路の入力信号の周波数に基づく速度で、前記オフセット量を変化させる、ことを特徴とする請求項１乃至３の何れか一項に記載の比較回路のヒステリシス特性検出方法。
5. 前記制御部は、前記第１の差分と目標値とを比較し、前記比較回路の前記出力信号を受けるヒステリシス調整部を制御して、前記第１の差分が前記目標値に一致するように、前記ヒステリシス調整部のゲインを調整させる、ことを特徴とする請求項１乃至４の何れか一項に記載の比較回路のヒステリシス特性検出方法。
6. 前記制御部は、デジタルの第２の調整コードで、前記ヒステリシス調整部を制御する、ことを特徴とする請求項５に記載の比較回路のヒステリシス特性検出方法。
7. 第１の入力信号の値と第２の入力信号の値を比較し、比較結果を出力する比較回路と、
   前記比較回路のオフセット量を調整するオフセット調整部と、
   前記オフセット調整部を制御して、前記オフセット量を第１の値から第２の値に向けて変化させ、前記比較回路の出力信号の論理レベルが変化したときの第３の値を検出し、前記オフセット量を前記第２の値から前記第１の値に向けて変化させ、前記論理レベルが変化したときの第４の値を検出し、前記第３の値と前記第４の値との差分に基づき前記比較回路のヒステリシス特性を検出する制御部と、
   を有することを特徴とする半導体装置。

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