JP5201584B2

JP5201584B2 - コンパレータ回路

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Publication number: JP5201584B2
Application number: JP2008287227A
Authority: JP
Inventors: 正尚山岸
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2008-11-08
Filing date: 2008-11-08
Publication date: 2013-06-05
Anticipated expiration: 2028-11-08
Also published as: JP2010114787A

Description

本発明は、ヒステリシス特性を有するコンパレータ回路に関する。

従来のこの種のコンパレータ回路は、入力段を構成する差動対トランジスタの一方の入力端子に入力される入力信号と、他方の入力端子に入力される基準信号とを比較して、その比較結果を出力信号とし、差動対トランジスタが定電流源に接続される共通接続点の共通電位と、差動対トランジスタの各入力端子の電位との電位差が異なるように、上記出力信号に基づいて制御することによりヒステリシス特性を持たせるようにしている（例えば、特許文献１参照）。

ヒステリシス特性を持たせるための具体的な手段は、差動対トランジスタ（ＭＯＳ）の各ソースと共通接続点の間に抵抗器を設け、これに並列接続したスイッチを出力信号により排他的にオン／オフして抵抗器を短絡／開放するというものである。

特開2004−194124号公報（第４頁−第５頁、図１）

上述した従来のコンパレータ回路は、ヒステリシス特性を持たせるための抵抗器をゲート側からソース側に移すことにより、ヒステリシス幅が電源電圧の影響を受けることなく、また大きな抵抗比を必要としないようにしたものの、抵抗器を短絡／開放するためのスイッチが抵抗器と並列接続されることとなるため、スイッチのオン抵抗が変動すると、差動利得に大きな影響を与えてしまうという問題点がある。

そこで、本発明の目的は、ヒステリシス幅が電源電圧の影響を受けることなく、また大きな抵抗比を必要としない上に、ヒステリシス特性を持たせるための抵抗器を短絡／開放するためのスイッチのオン抵抗変動があっても差動利得に殆ど影響を与えないコンパレータ回路を提供することにある。

本発明のコンパレータ回路は、差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、差動出力信号に対応する少なくとも一方の負荷抵抗器の両端の電位を切り替えて次段回路の入力側へ差動出力信号として導く切替え手段と、切替え手段の出力に基づいて、切替えの時には差動出力信号の少なくとも一方がヒステリシス幅だけ垂直的に変化するように制御する制御手段を設けたことを特徴とする。

そして、切替え手段は、それぞれの一端が負荷抵抗器に接続され、他端が次段回路の入力側に接続された２つのスイッチであって、該スイッチは制御手段からの切替え信号により排他的にオン／オフするように構成してもよい。

より詳しくは、本発明の第１のコンパレータ回路（図１）は、差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、電源とアースの間に存する、２組の直列接続されたトランジスタ，負荷抵抗器および定電流源とから構成されて差動出力信号を出力する第２段のエミッタフォロワ回路と、エミッタフォロワ回路の２組の内の一方において、負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、差動出力信号に基づいて、第１のスイッチと第２のスイッチを排他的にオン／オフするインバータを設けたことを特徴とする。

また、本発明の第２のコンパレータ回路（図４）は、差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、電源とアースの間に存する、２組の直列接続されたトランジスタ，負荷抵抗器および定電流源とから構成されて差動出力信号を出力する第２段のエミッタフォロワ回路と、エミッタフォロワ回路の２組の内の一方において、負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、エミッタフォロワ回路の２組の内の他方において、負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第３のスイッチおよび第４のスイッチと、差動出力信号に基づいて、第１のスイッチおよび第４のスイッチと、第２のスイッチおよび第３のスイッチを排他的にオン／オフするインバータを設けたことを特徴とする。

また、本発明の第３のコンパレータ回路（図６）は、差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、電源とアースの間に存する、２組の直列接続されたトランジスタ，負荷抵抗器および定電流源とから構成されて差動出力信号を出力する第２段のエミッタフォロワ回路と、差動回路の２組の内の一方において、負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、差動出力信号に基づいて、第１のスイッチと第２のスイッチを排他的にオン／オフするインバータを設けたことを特徴とする。

また、本発明の第４のコンパレータ回路は、差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、電源とアースの間に存する、２組の直列接続されたトランジスタおよび定電流源とから構成されて差動出力信号を出力する第２段の定電流回路と、差動回路の２組の内の一方において、負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、差動回路の２組の内の他方において、負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第３のスイッチおよび第４のスイッチと、差動出力信号に基づいて、第１のスイッチおよび第４のスイッチと、第２のスイッチおよび第３のスイッチを排他的にオン／オフするインバータを設けたことを特徴とする。

なお、スイッチが設けられた側の負荷抵抗器の抵抗値は、スイッチが設けられない側の負荷抵抗器の抵抗値の２倍とするのが好ましい。

また、負荷抵抗器とスイッチをラダー接続し、該スイッチを外部からの信号で選択することによりヒステリシス幅を変更するように外部調整機能を持たせることとしてもよい。

また、差動出力信号をリミットアンプに接続することによりデジタル信号に変換し、インバータにより論理調整後にスイッチの制御に供するようにしてもよい。

本発明よれば、負荷抵抗の両端に切替え手段ないしは２つのスイッチを設けて、切替え手段の他端を次段回路への入力へ導き、その論理反転信号により切替え手段を排他的に切替え制御することによってヒステリシス特性を付与することとしたため、切替え手段の抵抗が次段回路のベース抵抗等の入力抵抗となるので、切替え手段の抵抗が変動しても差動利得に大きな影響を与えないという効果を得ることができる。

次に、本発明のコンパレータ回路の実施形態について説明する。本発明のコンパレータ回路の第１の実施例を示す図１を参照すると、このコンパレータ回路は、アナログの差動入力信号がヒステリシスアンプ１に入力され、ヒステリシスアンプ１の出力Ａおよび出力Ｂは、アナログの差動出力信号となるとともに、リミッティングアンプ２に入力している。リミッティングアンプ２は差動出力信号をデジタル論理信号に変換してインバータ（ＩＮＶ）３に出力する。ＩＮＶ３は、入力を論理反転してＩＮＶ４に入力し、ＩＮＶ４は更に論理反転して、差動出力信号に対応するデジタル信号として出力する。ＩＮＶ３の出力はヒステリシスアンプ１に帰還される。

ヒステリシスアンプ１は、第１段の差動回路と第２段のエミッタフォロワ回路とで構成される。差動回路は、電源とアースの間に存する、直列接続された抵抗（Ｒ）５およびトランジスタ（ＴＲ）７と、直列接続された抵抗（Ｒ）６およびトランジスタ（ＴＲ）８と、その共通エミッタ接続点が接続された電流源（Ｉｒ）９とから構成されている。アナログの差動入力信号がＴＲ７とＴＲ８のベースに入力し、Ｒ５，Ｒ６がＴＲ７，ＴＲ８の負荷抵抗となり、電流源Ｉｒ９が差動回路の定電流源となる。ＴＲ７とＴＲ８は同じ特性を有する。

エミッタフォロワ回路は、差動回路の出力としてエミッタフォロワ動作を行なう。エミッタフォロワ回路において、ＴＲ１０のベースが差動回路のＴＲ７のコレクタに接続され、ＴＲ１１のベースが差動回路のＴＲ８のコレクタに接続されている。ＴＲ１０のエミッタにはＲ１２と電流源（Ｉｒ）１６とが直列接続され、ＴＲ１１のエミッタにはＲ１８と電流源（Ｉｒ）１７とが直列接続されている。ＴＲ１０とＴＲ１１、Ｉｒ１６とＩｒ１７は、それぞれ同じ特性を有する。Ｒ１２の両端と出力Ａとの間には２つのスイッチ（ＳＷ）１３，１４が設けられている。

Ｒ１２とＴＲ１０のエミッタ側端子との接続点にはＳＷ１３の一方の端子が接続され、Ｒ１２とＩｒ１６側端子との接続点にはＳＷ１４の一方の端子が接続されている。ＳＷ１３およびＳＷ１４の他方の端子は共通接続されてヒステリシスアンプ１の一方の出力Ａに接続されている。ヒステリシスアンプ１の他方の出力ＢはＲ１８とＩｒ１７との接続点に接続されている。Ｒ１２，Ｒ１３，ＳＷ１３およびＳＷ１４がヒステリシス回路を構成する。このように、エミッタフォロワ回路にヒステリシス機能を合わせて持たせることにより、微小信号入力に対する雑音による誤動作の防止を図ると共に、消費電流の削減を行なっている。

ＳＷ１３は、帰還されてくるＩＮＶ３の出力によりオン／オフ制御され、スイッチＳＷ１４は、帰還されてくるＩＮＶ３の出力に対するＩＮＶ１５による反転出力によりオフ／オン制御される。つまり、一方のスイッチがオンなら他方のスイッチはオフという排他的制御がされることになる。以下の説明において、R12はＲ１２の抵抗値、Ir16はＩｒ１６の電流値というように、半角英数字は値を表すこととする。

さて、Ｒ１２にはＩｒ１６により決められた電流が流れ、R12*Ir16の値で電圧降下しており、Ｒ１３にはＩｒ１７により決められた電流が流れ、R18*Ir17の値で電圧降下している。Ｒ１２の両端に発生する電圧をV19（Hi電圧側）とV20（Lo電圧側）とし、R18×Ir17の値を（V19−V20）の中間値とする。これは、ＴＲ１０とＴＲ１１、Ｉｒ１６とＩｒ１７が、それぞれ同じ特性を有することから、Ir16=Ir17、R12=2*R18であることを意味する。

図２は出力Ａ（実線）の電圧Vaと出力Ｂ（破線）の電圧Vbの波形を示す。時刻t1までは、ＳＷ１３がオン、ＳＷ１４がオフとする。このとき、V19が出力Ａに導かれてVa=V19、V20が出力Ｂに導かれVb=V20+R18*Ir17となる。差動入力信号がヒステリシスアンプ１に入力すると、ヒステリシスアンプ１の第１段の差動回路が差動入力信号を増幅する。増幅された差分入力信号は第２段のエミッタフォロワ回路においてバッファリングされて差動出力信号となる。この差動出力信号は、リミッティングアンプ２によりデジタル論理信号に変換され、更にＩＮＶ３にて論理反転されてＳＷ１３およびＳＷ１４を制御する。

いま、差動入力信号の瞬時値により、ＴＲ７とＴＲ８に対するIr9の配分が逆転し、時刻t1において電圧Vaが下降、電圧Vbが上昇し始めたとする。この下降と上昇の勾配は同じである。そして、時刻t2において電圧Vaと電圧Vbがクロスすると、ＳＷ１３がオンからオフ、ＳＷ１４がオフからオンに転じる。クロスポイントでは、電圧VaはＲ１２による電圧降下分R12*Ir16だけ不連続的に下降する。これがヒステリシス幅R12*Ir16である。

時刻t2以後は、時刻t1〜時刻t2におけるのと同じ勾配で、電圧Vaは下降、電圧Vbは上昇を継続し、同時刻t3において電圧Va=V20、Vb=V19-R18*Ir17となる。時刻t3〜時刻t4の間は、差動入力信号の瞬時値がＴＲ７とＴＲ８に対するIr9の配分が再逆転を生起するまでには至らず、Va=V20、Vb=V19-R18*Ir17を維持している。

時刻t4において、差動入力信号の瞬時値により、ＴＲ７とＴＲ８に対するIr9の配分が再逆転すると、時刻t1におけるのと同様に、しかし、このときは電圧Vaと電圧Vbの立場が入れ代わって、電圧Vbが下降、電圧Vaが上昇し始める。この下降と上昇の勾配は時刻t1〜時刻t3と同じである。そして、時刻t5において電圧Vaと電圧Vbがクロスすると、ＳＷ１３がオフからオン、ＳＷ１４がオンからオフに転じる。クロスポイントでは、電圧VaはＲ１２による電圧降下分R12*Ir16だけ不連続的に上昇する。これがヒステリシス幅R12*Ir16である。

時刻t5以後は、時刻t4〜時刻t5におけるのと同じ勾配で、電圧Vaは上昇、電圧Vbは下降を継続し、同時刻t6において電圧Va=V19、Vb=V19-R18*Ir17となって当初の状態に戻る。

以上のように、本発明では、ヒステリシス特性を持たせるための抵抗器を短絡／開放するためのスイッチをトランジスタの入力（ベース）側に配備している。この結果、スイッチのオン抵抗の変動があっても差動利得に殆ど影響を与えない。この特長を説明するために、図３に一般的な作動アンプの回路を示す。

いま、ＴＲのベース寄生抵抗をrb、ＴＲのエミッタ寄生抵抗をre、ＴＲの電流増幅率をβとすると、図３の差動アンプの利得Adは、電子回路学の教えるところにより、次式のように与えられる。

ＴＲの電流増幅率βは通常50〜500であり、このように電流増幅率βが大きいため、上式から、利得Adへのベース側抵抗（Rb+rb）の寄与率よりも、エミッタ側抵抗（Re+re）の寄与率の方が50〜500倍も大きくなることが分かる。即ち、従来技術では、スイッチのオン抵抗の変動がエミッタ側で起こるため、利得Adへ大きな影響を与えてしまうが、本発明においては、スイッチのオン抵抗の変動がベース側で起こるので、利得Adには殆ど影響を与えないのである。

[発明の他の実施の形態]
図４は、本発明のコンパレータ回路の第２の実施例を示す。図１に示した第１の実施例では、エミッタフォロワ回路の片側にのみヒステリシス回路を設けているが、ここでは、エミッタフォロワ回路の両方に同構成のヒステリシス回路を設けている。

即ち、Ｒ１８の両端と出力Ｂとの間にも２つのＳＷ１９，２０が設けられている。Ｒ１８とＴＲ１１のエミッタ側端子との接続点にはＳＷ１９の一方の端子が接続され、Ｒ１８と１７側端子との接続点にはＳＷ２０の一方の端子が接続されている。ＳＷ１９およびＳＷ２０の他方の端子は共通接続されてヒステリシスアンプ１の一方の出力Ｂに接続されている。

ＳＷ１９は、帰還されてくるＩＮＶ３の出力を論理反転するＩＮＶ２２の出力によりオン／オフ制御され、スイッチＳＷ２０は、ＩＮＶ２２の出力に対するＩＮＶ２１による反転出力によりオフ／オン制御される。つまり、一方のスイッチがオンなら他方のスイッチはオフという排他的に制御されることになる。ＩＮＶ２２の存在により、ＳＷ１３とＳＷ１９、ＳＷ１４とＳＷ２０はそれぞれ排他的に制御される。つまり、ＳＷ１３がオンのときＳＷ１９はオフ、ＳＷ１４がオフのときＳＷ２０はオンとなる。この結果、ＳＷ１３およびＳＷ２０のセットと、ＳＷ１４およびＳＷ１９のセットとが排他的に制御される。

Ｒ１２にはＩｒ１６により決められた電流が流れ、R12*Ir16の値が電圧降下しており、Ｒ１８にはＩｒ１７により決められた電流が流れ、R18*Ir17の値が電圧降下している。Ｒ１２の両端に発生する電圧をV23（Hi電圧側）とV24（Lo電圧側）とし、Ｒ１８の両端に発生する電圧をV25（Hi電圧側）とV26（Lo電圧側）とする。ここに、Ir16=Ir17、R12=R18、V23=V25、V24=V26である。

以上のような構成の結果、このコンパレータ回路における出力Ａ（実線）の電圧Vaと出力Ｂ（破線）の電圧Vbの波形は図５に示すようになる。図５を参照すると、時刻t2におけるクロスポイントでは、ＳＷ１３がオンからオフ、ＳＷ１４がオフからオンに転じると同時に、ＳＷ１９がオフからオン、ＳＷ２０がオンからオフに転じる。この結果、電圧VaはＲ１２による電圧降下分R12*Ir16だけ不連続的に下降すると共に、電圧VbはＲ１８による電圧降下分R18*Ir17だけ不連続的に上昇するため、ヒステリシス幅は（R12*Ir16+R18*Ir17）となる。

また、時刻t5におけるクロスポイントでは、ＳＷ１３がオフからオン、ＳＷ１４がオンからオフに転じると同時に、ＳＷ１９がオンからオフ、ＳＷ２０がオフからオンに転じる。この結果、電圧VaはＲ１２による電圧降下分R12*Ir16だけ不連続的に上昇すると共に、電圧VbはＲ１８による電圧降下分R18*Ir17だけ不連続的に下降するため、ヒステリシス幅は（R12*Ir16+R18*Ir17）となる。

このように、このコンパレータ回路（図４）によると、微小信号入力に対する雑音による誤動作の防止を図ることができ、消費電流が増加することもない上に、図１に示したコンパレータ回路に比べてヒステリシス幅を拡大することができる。

図６は本発明のコンパレータ回路の第３の実施例を示す。第１の実施例および第２の実施例ではヒステリシスアンプ１内のエミッタフォロワ回路にヒステリシス機能を持たせていたが、このコンパレータ回路では、第１段の差動回路の負荷抵抗部にヒステリシス機能を設けている。

図６を参照すると、差動回路の負荷抵抗の片側、即ち電源とＴＲ８のコレクタとの間に、Ｒ３０とＲ３１が直列に接続されており、（R30+R31）=R5としておくことにより差動回路のバランスを保つことができる。ヒステリシス幅として（R31*Ir9）となるように、Ｒ３１の両端にＳＷ３２（Hi電圧側）とＳＷ３３（Lo電圧側）から成る電気的なスイッチが接続されている。ＳＷ３２とＳＷ３３は、ＩＮＶ３４とＩＮＶ３３により、第１実施例および第２実施例におけるのと同様にオン／オフの排他的な制御がなされる。

なお、図６に示したように差動回路の負荷抵抗の片側のみではなく、図１と図４との間の関係のように、差動回路の負荷抵抗の両方にヒステリシス機能を設けてもよい。

最後に、以上に説明したコンパレータ回路はいずれもバイポーラトランジスタにより構成されているが、ＭＯＳにより構成してもよく、同様の動作が可能である。

また、ヒステリシス回路部に用いる抵抗とスイッチをラダー接続し、スイッチを外部からの信号で選択することによりヒステリシス幅を変更するように外部調整機能を持たせることも可能である。この場合、外部からの信号は図１，図４および図６のＣに供給するようにすればよい。

また、ＩＮＶ３，４を用い論理の調整を行なっているが、必要とする論理によりＩＮＶの個数を増減することもできる。

本発明のコンパレータ回路の第１の実施例を示す回路図図１のコンパレータ回路におけるヒステリシス動作を示すための波形図差動利得を算出するための一般的な作動アンプの回路図本発明のコンパレータ回路の第２の実施例を示す回路図図４のコンパレータ回路におけるヒステリシス動作を示すための波形図本発明のコンパレータ回路の第３の実施例を示す回路図

符号の説明

１ヒステリシスアンプ
２リミッティングアンプ
ＩＮＶインバータ
Ｒ抵抗
ＴＲトランジスタ
Ｉｒ電流源
ＳＷスイッチ

Claims

差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、
前記差動出力信号に対応する少なくとも一方の負荷抵抗器の両端の電位を切り替えて次段回路の入力側へ差動出力信号として導く切替え手段と、
前記切替え手段の出力に基づいて、前記切替えの時には前記差動出力信号の少なくとも一方がヒステリシス幅だけ垂直的に変化するように制御する制御手段を設けたことを特徴とするコンパレータ回路。
前記切替え手段は、それぞれの一端が前記負荷抵抗器に接続され、他端が前記次段回路の入力側に接続された２つのスイッチであって、該スイッチは前記制御手段からの切替え信号により排他的にオン／オフすることを特徴とする請求項１に記載のコンパレータ回路。
差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、
電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、
電源とアースの間に存する、２組の直列接続されたトランジスタ，負荷抵抗器および定電流源とから構成されて前記差動出力信号を出力する第２段のエミッタフォロワ回路と、
前記エミッタフォロワ回路の２組の内の一方において、前記負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、
前記差動出力信号に基づいて、前記第１のスイッチと前記第２のスイッチを排他的にオン／オフするインバータを設けたことを特徴とするコンパレータ回路。
差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、
電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、
電源とアースの間に存する、２組の直列接続されたトランジスタ，負荷抵抗器および定電流源とから構成されて前記差動出力信号を出力する第２段のエミッタフォロワ回路と、
前記エミッタフォロワ回路の２組の内の一方において、前記負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、
前記エミッタフォロワ回路の２組の内の他方において、前記負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第３のスイッチおよび第４のスイッチと、
前記差動出力信号に基づいて、前記第１のスイッチおよび前記第４のスイッチと、前記第２のスイッチおよび前記第３のスイッチを排他的にオン／オフするインバータを設けたことを特徴とするコンパレータ回路。
差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、
電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、
電源とアースの間に存する、２組の直列接続されたトランジスタおよび定電流源とから構成されて前記差動出力信号を出力する第２段の定電流回路と、
前記差動回路の２組の内の一方において、前記負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、
前記差動出力信号に基づいて、前記第１のスイッチと前記第２のスイッチを排他的にオン／オフするインバータを設けたことを特徴とするコンパレータ回路。
差動対トランジスタに入力される差動入力信号を増幅して差動出力信号の電圧比較を行うヒステリシス機能付きのコンパレータ回路において、
電源とアースの間に存する、２組の直列接続された負荷抵抗器およびトランジスタと、その共通エミッタ接続点に接続された定電流源とから構成される第１段の差動回路と、
電源とアースの間に存する、２組の直列接続されたトランジスタおよび定電流源とから構成されて前記差動出力信号を出力する第２段の定電流回路と、
前記差動回路の２組の内の一方において、前記負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第１のスイッチおよび第２のスイッチと、
前記差動回路の２組の内の他方において、前記負荷抵抗器の両端にそれぞれの一端が接続され、他端は次段回路の入力側に接続された第３のスイッチおよび第４のスイッチと、
前記差動出力信号に基づいて、前記第１のスイッチおよび前記第４のスイッチと、前記第２のスイッチおよび前記第３のスイッチを排他的にオン／オフするインバータを設けたことを特徴とするコンパレータ回路。
前記スイッチが設けられた側の負荷抵抗器の抵抗値は、前記スイッチが設けられない側の負荷抵抗器の抵抗値の２倍とすることを特徴とする請求項２〜６に記載のコンパレータ回路。
前記負荷抵抗器と前記スイッチをラダー接続し、該スイッチを外部からの信号で選択することによりヒステリシス幅を変更するように外部調整機能を持たせることを特徴とする請求項２〜７に記載のコンパレータ回路。
前記差動出力信号をリミットアンプに接続することによりデジタル信号に変換し、インバータにより論理調整後に前記スイッチの制御に供することを特徴とする請求項２〜８に記載のコンパレータ回路。