JP2003008409A - 比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 ヒステリシス特性を備え、且つ応答特性の良
い比較回路を提供する。 【解決手段】 電流源と、一端側が電流源に接続された
第１及び第２の半導体素子と、一端側が共通電位に接続
された第３及び第４の半導体素子とを備え、第１の半導
体素子には第１の入力信号が供給され、第２の半導体素
子には第２の入力信号が供給され、第３及び第４の半導
体素子はカレントミラー回路を構成し、第２及び第４の
半導体素子の接続点には出力回路が接続されている比較
回路であって、第４の半導体素子と共通電位との間に接
続された第１のインピーダンス回路を備え、第１のイン
ピーダンス回路のインピーダンスは出力回路の出力信号
に応じて変更される。あるいは、第３の半導体素子と共
通電位との間に接続された第２のインピーダンス回路を
備え、第２のインピーダンス回路のインピーダンスは出
力回路の出力信号に応じて変更される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、様々な制御装置等
に利用される比較回路に関する。

【０００２】

【従来の技術】従来の比較回路について、図１を用いて
説明する。なお、以下では、特に断りがない限り、
「Ｍ」はＭＯＳトランジスタを表す。図１において、電
流源Ｉ１は、第１電位（例えば、５［ｖ］）に接続さ
れ、互いのソースが結合されたＭ１及びＭ２により構成
された差動回路に所定電流を供給する。Ｍ１のゲートに
は第１入力電圧Ｖｉｎ１が入力され、Ｍ２のゲートには
第２入力電圧Ｖｉｎ２が入力されている。Ｍ２のドレイ
ンの電位が、第１入力電圧Ｖｉｎ１及び第２入力電圧Ｖ
ｉｎ２に入力された電圧の比較結果（初段出力）であ
る。Ｍ３、Ｍ４及びＭ５は、各ゲートにＭ３のドレイン
が接続され、カレントミラー回路を構成している。この
カレントミラー回路によって、Ｍ３により基準電流経路
が形成され、Ｍ４により出力電流経路が形成され、Ｍ５
によりバイパス電流経路が形成される。ここで、Ｍ５は
Ｍ６が導通状態になった場合（この例では、Ｖｏｕｔが
「Ｈ」レベルになった場合）に導通状態となり、比較回
路にヒステリシス特性を持たせる。

【０００３】差動回路とカレントミラー回路により、Ｖ
ｉｎ１＜Ｖｉｎ２の場合は、Ｍ１のドレインから出力さ
れる電流よりも、Ｍ２のドレインから出力される電流の
方が少なくなり、Ｍ２のドレインの電位が下がる。逆
に、Ｖｉｎ１＞Ｖｉｎ２の場合は、Ｍ１のドレインから
出力される電流よりも、Ｍ２のドレインから出力される
電流の方が多くなり、Ｍ２のドレインの電位が上がる。
Ｍ７と電流源Ｉ２、Ｍ８ａとＭ８ｂ、Ｍ９ａとＭ９ｂに
よる３つのグループの回路は、各々が反転増幅回路を構
成している。例えば、Ｖｉｎ１＜Ｖｉｎ２となってＭ２
のドレインの電位が「Ｌ」レベルに下がると、Ｍ７がオ
フしてＭ７のドレインの電位は「Ｈ」レベルになる。す
ると、次段ではＭ８ａがオフしてＭ８ｂがオンするの
で、Ｍ８ｂのドレインの電位は「Ｌ」レベルになる。さ
らに、次段ではＭ９ａがオンしてＭ９ｂがオフするの
で、Ｍ９ａのドレインの電位（この場合は、Ｖｏｕｔ）
は「Ｈ」レベルになる。図２に、Ｖｉｎ１、Ｖｉｎ２及
びＶｏｕｔの関係を示す。そして、Ｖｏｕｔ（比較回路
の出力）が「Ｈ」レベルになると、Ｍ６がオンしてＭ２
のドレインからの電流経路がＭ４に加えてＭ５も加わる
ため、Ｖｏｕｔが「Ｌ」レベルになる際、Ｍ２のドレイ
ンが「Ｈ」レベルになり難くなることで、図２に示すヒ
ステリシスが形成される。

【０００４】次に、ヒステリシスの必要性について図３
を用いて説明する。入力電圧Ｖｉｎ１とＶｉｎ２の比較
に基づいて出力電圧Ｖｏｕｔが出力されるが、入力電圧
Ｖｉｎ１及びＶｉｎ２には、実際には様々なノイズ成分
が重畳されている。図３の上図のように見える場合で
も、時間軸及び電圧軸を拡大すれば、図３の下図のよう
な波形であることが少なくない。この場合、比較回路に
ヒステリシス特性を設けていないと、図３の下図に示す
ように出力電圧Ｖｏｕｔがチャタリングする。出力電圧
Ｖｏｕｔがチャタリングすると、後続する回路が誤動作
する可能性がある。そこで、このような出力電圧Ｖｏｕ
ｔのチャタリングを防止するために、比較回路にヒステ
リシス特性が設けられている。

【０００５】

【発明が解決しようとする課題】従来の比較回路は、ヒ
ステリシス特性を設けるために、Ｍ２のドレインにヒス
テリシス用のＭ５のドレインを接続していた。このた
め、Ｍ５のドレイン・ソース間及びドレイン・ゲート間
に存在する寄生容量等により、出力電圧Ｖｏｕｔの応答
時間が遅れる。例えば、図４に示すように、時間軸を数
ｎｓｅｃレベルまで上げると、出力電圧Ｖｏｕｔが立上
る際の遅れ時間（ＴＤＨ）と、立下る際の遅れ時間（Ｔ
ＤＬ）を確認できる。この数ｎｓｅｃの遅れであっても
制御装置等の応答特性が悪くなる。しかし、応答特性を
速くするためにヒステリシス回路（この場合は、Ｍ５）
を削除してしまうと、制御装置等がノイズ等により誤動
作する可能性がある。本発明は、このような点に鑑みて
創案されたものであり、ヒステリシス特性を備え、且つ
応答特性の良い比較回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
の本発明の第１発明は、請求項１に記載されたとおりの
比較回路である。請求項１に記載の比較回路では、電流
源と、一端側が電流源に接続された第１及び第２の半導
体素子と、一端側が共通電位に接続された第３及び第４
の半導体素子とを備え、第１の半導体素子には第１の入
力信号が供給され、第２の半導体素子には第２の入力信
号が供給され、第３及び第４の半導体素子はカレントミ
ラー回路を構成し、第２及び第４の半導体素子の接続点
には出力回路が接続されている比較回路であって、第４
の半導体素子と共通電位との間に接続された第１のイン
ピーダンス回路を備え、第１のインピーダンス回路のイ
ンピーダンスは出力回路の出力信号に応じて変更され
る。請求項１に記載の比較回路を用いれば、出力回路の
出力に応じて、第１のインピーダンス回路のインピーダ
ンス特性を変更することでヒステリシス特性を備えるこ
とができる。また、初段出力（第２及び第４の半導体素
子の接続点）には出力回路のみが接続されており、出力
回路以外の回路による寄生容量等が存在せず、応答特性
の良い比較回路を構成できる。

【０００７】また、本発明の第２発明は、請求項２に記
載されたとおりの比較回路である。請求項２に記載の比
較回路では、第３の半導体素子と共通電位との間に接続
された第２のインピーダンス回路を備え、第２のインピ
ーダンス回路のインピーダンスは出力回路の出力信号に
応じて変更される。請求項２に記載の比較回路を用いれ
ば、出力回路の出力に応じて、第２のインピーダンス回
路のインピーダンス特性を変更することでヒステリシス
特性を備えることができる。また、このヒステリシス特
性は、第１発明とは異なるヒステリシス特性である。ま
た、初段出力（第２及び第４の半導体素子の接続点）に
は出力回路のみが接続されており、出力回路以外の回路
による寄生容量等が存在せず、応答特性の良い比較回路
を構成できる。

【０００８】また、本発明の第３発明は、請求項３に記
載されたとおりの比較回路である。請求項３に記載の比
較回路では、第４の半導体素子と共通電位との間に接続
された第１のインピーダンス回路と、第３の半導体素子
と共通電位との間に接続された第２のインピーダンス回
路とを備え、第１及び第２のインピーダンス回路のイン
ピーダンスは出力回路の出力信号に応じて変更される。
請求項３に記載の比較回路を用いれば、出力回路の出力
に応じて、第１及び第２のインピーダンス回路のインピ
ーダンス特性を各々変更することでヒステリシス特性を
備えることができる。また、このヒステリシス特性は、
第１発明及び第２発明とは異なるヒステリシス特性であ
る。また、初段出力（第２及び第４の半導体素子の接続
点）には出力回路のみが接続されており、出力回路以外
の回路による寄生容量等が存在せず、応答特性の良い比
較回路を構成できる。

【０００９】また、本発明の第４発明は、請求項４に記
載されたとおりの比較回路である。請求項４に記載の比
較回路では、第１及び第２インピーダンス回路には、抵
抗とＭＯＳトランジスタ、あるいは複数のＭＯＳトラン
ジスタを用いる。請求項４に記載の比較回路を用いれ
ば、抵抗とＭＯＳトランジスタで構成した場合は単純に
構成することが可能であり、複数のＭＯＳトランジスタ
で構成した場合は集積回路として構成する時にチップの
占有面積を、より小さくすることができる。

【００１０】また、本発明の第５発明は、請求項５に記
載されたとおりの比較回路である。請求項５に記載の比
較回路では、第１〜第４の半導体素子には、ＭＯＳトラ
ンジスタを用いる。請求項５に記載の比較回路を用いれ
ば、集積回路としてＩＣチップ上に、容易に構成でき
る。また、ＩＣチップの面積を、より小さくできる。

【００１１】

【発明の実施の形態】以下に本発明の実施の形態を図面
を用いて説明する。図５は、本発明の比較回路の第１の
実施の形態の概略回路図を示している。 ◆［第１の実施の形態］ 図５は、図１に示した従来の比較回路に対して、Ｍ５及
びＭ６を廃止している。その代わりに、抵抗Ｒ３（第２
インピーダンス回路）をＭ３のソースと第２電位（例え
ば、ＧＮＤ（共通電位））の間に接続し、抵抗Ｒ４とＭ
４１の並列回路（第１インピーダンス回路）をＭ４のソ
ースと第２電位（例えば、ＧＮＤ（共通電位））の間に
接続することによりヒステリシス特性を持たせている。
Ｍ４１のドレインは、Ｍ４のソースに接続され、Ｍ４１
のソースは、第２電位に接続され、Ｍ４１のゲートに
は、出力回路の出力電圧Ｖｏｕｔと同電位の電圧が入力
されている。この回路構成により、初段出力（この例で
は、Ｍ２のドレインとＭ４のドレインの接続点）には、
出力回路（この例では、Ｍ７のゲート）のみが接続され
ている。

【００１２】次に、入力電圧Ｖｉｎ１とＶｉｎ２の状態
と出力電圧Ｖｏｕｔ及びヒステリシス特性の関係につい
て説明する。 ［Ｖｉｎ１＞Ｖｉｎ２の状態］Ｍ１とＭ２を含む差動回
路により、電流源Ｉ１から供給される電流Ｉが、Ｍ１と
Ｍ２に振り分けられる。Ｍ１とＭ２を流れる電流を各々
Ｉ（Ｍ１）、Ｉ（Ｍ２）とすると、Ｉ（Ｍ１）＜Ｉ（Ｍ
２）になる。また、Ｉ＝Ｉ（Ｍ１）＋Ｉ（Ｍ２）であ
る。この電流が、Ｍ３とＭ４を含むカレントミラー回路
に流れ込む。カレントミラー回路は、Ｍ３とＭ４の互い
のゲートが接続されるとともに、Ｍ３のドレインとＭ３
のゲートが接続されている。よって、Ｍ３側が基準電流
経路になり、Ｍ４側が出力電流経路になる。このカレン
トミラー回路によって、Ｍ３を流れる電流Ｉ（Ｍ３）
（＝Ｉ（Ｍ１））とＭ４を流れる電流Ｉ（Ｍ４）は、所
定比に調節される。以下では、所定比が１：１である場
合について説明する。Ｍ４には、Ｍ２から電流Ｉ（Ｍ
２）が供給されるが、Ｍ４を流れる電流はＭ３の作用に
よって制限されるため、Ｍ４のドレイン側の電位が上昇
して「Ｈ」レベルになる。

【００１３】Ｍ４のドレインが「Ｈ」レベルになったこ
とにより、Ｍ７がオンするのでＭ７のドレインが「Ｌ」
レベルになる。続いて、Ｍ７のドレインが「Ｌ」レベル
になったことにより、Ｍ８ａがオンしてＭ８ｂがオフす
るのでＭ８ａのドレインが「Ｈ」レベルになる。更に、
Ｍ８ａのドレインが「Ｈ」レベルになったことにより、
Ｍ９ａがオフしてＭ９ｂがオンするのでＭ９ｂのドレイ
ン（この場合、出力回路の出力電圧Ｖｏｕｔ）が「Ｌ」
レベルになる。出力電圧Ｖｏｕｔが「Ｌ」レベルになる
と、Ｍ４１はオフする。ここで、Ｍ４１のオフ抵抗値は
抵抗Ｒ４の抵抗値に比べて非常に大きいため、Ｍ４１の
オフ抵抗値は無視することができる。したがって、この
場合、抵抗Ｒ４とＭ４１の並列回路（第１インピーダン
ス回路）は、抵抗Ｒ４のみの回路と等価である。

【００１４】［Ｖｉｎ１＜Ｖｉｎ２の状態］Ｍ１とＭ２
を含む差動回路により、電流源Ｉ１から供給される電流
Ｉが、Ｍ１とＭ２に振り分けられる。Ｍ１とＭ２を流れ
る電流を各々Ｉ（Ｍ１）、Ｉ（Ｍ２）とすると、Ｉ（Ｍ
１）＞Ｉ（Ｍ２）になる。また、Ｉ＝Ｉ（Ｍ１）＋Ｉ
（Ｍ２）である。この電流が、Ｍ３とＭ４を含むカレン
トミラー回路に流れ込む。このカレントミラー回路によ
って、Ｍ３を流れる電流Ｉ（Ｍ３）（＝Ｉ（Ｍ１））と
同じ電流Ｉ（Ｍ４）がＭ４に流れる。しかし、Ｍ４に実
際に供給される電流は、Ｉ（Ｍ２）であり、Ｉ（Ｍ１）
より少量の電流が供給される。これにより、Ｍ４のドレ
イン側の電位が下降して「Ｌ」レベルになる。

【００１５】Ｍ４のドレインが「Ｌ」レベルになったこ
とにより、Ｍ７がオフするのでＭ７のドレインが「Ｈ」
レベルになる。続いて、Ｍ７のドレインが「Ｈ」レベル
になったことにより、Ｍ８ａがオフしてＭ８ｂがオンす
るのでＭ８ｂのドレインが「Ｌ」レベルになる。更に、
Ｍ８ｂのドレインが「Ｌ」レベルになったことにより、
Ｍ９ａがオンしてＭ９ｂがオフするのでＭ９ａのドレイ
ン（この場合、出力回路の出力電圧Ｖｏｕｔ）が「Ｈ」
レベルになる。出力電圧Ｖｏｕｔが「Ｈ」レベルになる
と、Ｍ４１はオンする。この場合、Ｍ４のソースには、
Ｍ４１のオン抵抗と抵抗Ｒ４の並列回路が接続された状
態となる。並列回路のため、Ｍ４１のオン抵抗と抵抗Ｒ
４の合成抵抗は、抵抗Ｒ４のみの抵抗値より小さくな
り、Ｍ３とＭ４の電流比が１：１より１：ｋ（ｋ＞１）
に変化する。

【００１６】次に、図６を用いて、図５に示す比較回路
のヒステリシス特性について説明する。図６は、縦軸に
電圧、横軸に時間を設定している。上記に記載したよう
に、Ｍ４１は、Ｖｏｕｔが「Ｈ」レベルになった場合に
オンする。つまり、Ｖｏｕｔの出力を逆にする（「Ｈ」
から「Ｌ」にする）には、Ｍ３とＭ４の電流比が１：ｋ
（ｋ＞１）であるためＭ２のドレインを「Ｈ」にするに
は、電流比が１：１の時に比べてより大量のＩ（Ｍ２）
すなわち、より低いＶｉｎ２が必要となる。以上より、
Ｖｏｕｔを「Ｈ」から「Ｌ」にする時にヒステリシスが
現れる。ここで、図６は、応答遅れ時間を表していな
い。実際には、図４と同様に、立上り時間の遅れ（ＴＤ
Ｈ）と立下り時間の遅れ（ＴＤＬ）が存在する。しか
し、Ｍ２のドレインの電位（初段出力）には出力回路の
Ｍ７のゲートのみが接続されることで、応答時間は約１
０％〜４０％向上することを確認できた。

【００１７】次に、図５の抵抗Ｒ３、Ｒ４をＭＯＳトラ
ンジスタで構成した（ＭＯＳトランジスタのオン抵抗を
利用した）、第２の実施の形態を、図７に示す。 ◆［第２の実施の形態］ 図７は、図５に示した第１の実施の形態の概略回路図に
対して、抵抗Ｒ３の代わりに常時オンするＭ３２を接続
し、抵抗Ｒ４の代わりに常時オンするＭ４２を接続して
いる。他は図５と同一である。Ｍ３２とＭ４２のゲート
は互いに接続されるとともに、第１電位（例えば、５
［ｖ］）に接続されている。また、Ｍ３２のドレインは
Ｍ３のソースに接続され、Ｍ３２のソースは、第２電位
（例えば、ＧＮＤ（共通電位））に接続されている。ま
た、Ｍ４２のドレインはＭ４のソースに接続され、Ｍ４
２のソースは、第２電位（例えば、ＧＮＤ（共通電
位））に接続されている。また、Ｍ４２には、図５の回
路と同様に、出力電圧Ｖｏｕｔに応じてオン／オフする
Ｍ４１が並列に接続され、ヒステリシス特性を持たせて
いる。Ｍ３２が第２インピーダンス回路を構成し、Ｍ４
２とＭ４１の並列回路が第１インピーダンス回路を構成
している。この回路構成により、初段出力（この例で
は、Ｍ２のドレインとＭ４のドレインの接続点）には、
出力回路（この例では、Ｍ７のゲート）のみが接続され
ている。

【００１８】Ｍ３２とＭ４２は、ゲートに第１電位を接
続し常時オンさせて、そのオン抵抗をインピーダンス回
路として利用する。ここで、入力電圧Ｖｉｎ１とＶｉｎ
２の状態と出力電圧Ｖｏｕｔ及びヒステリシス特性の関
係については、図５と同じなので、説明を省略する。

【００１９】次に、図５のＭ４１を廃止して、抵抗Ｒ３
に並列にＭ３１を接続した、第３の実施の形態を、図８
に示す。 ◆［第３の実施の形態］ 図８は、図５に示した第１の実施の形態の概略回路図に
対して、抵抗Ｒ４に並列に接続されたＭ４１の代わり
に、抵抗Ｒ３に並列に接続されたＭ３１を接続すること
により、ヒステリシス特性を持たせている。Ｍ３１のド
レインは、Ｍ３のソースに接続され、Ｍ３１のソース
は、第２電位に接続され、Ｍ３１のゲートは、出力回路
の出力電圧Ｖｏｕｔと異なる極性の電圧（この例では、
Ｖｏｕｔの１段前の反転部Ｍ８ａ及びＭ８ｂのドレイン
の出力電圧）が入力されている。他は図５と同一であ
る。Ｍ３１と抵抗Ｒ３の並列回路が第２インピーダンス
回路を構成し、抵抗Ｒ４が第１インピーダンス回路を構
成している。この回路構成により、初段出力（この例で
は、Ｍ２のドレインとＭ４のドレインの接続点）には、
出力回路（この例では、Ｍ７のゲート）のみが接続され
ている。

【００２０】次に、入力電圧Ｖｉｎ１とＶｉｎ２の状態
と出力電圧Ｖｏｕｔ及びヒステリシス特性の関係につい
て説明する。 ［Ｖｉｎ１＞Ｖｉｎ２の状態］図５と同様に、Ｍ１とＭ
２を流れる電流を各々Ｉ（Ｍ１）、Ｉ（Ｍ２）とする
と、Ｉ（Ｍ１）＜Ｉ（Ｍ２）になる。また、Ｉ＝Ｉ（Ｍ
１）＋Ｉ（Ｍ２）である。第１の実施の形態と同様、Ｍ
３とＭ４を含むカレントミラー回路によって、Ｍ３を流
れる電流Ｉ（Ｍ３）（＝Ｉ（Ｍ１））とＭ４を流れる電
流Ｉ（Ｍ４）は所定比（例えば１：１）に調節される。
しかし、Ｍ４には、Ｍ２から電流Ｉ（Ｍ２）が供給され
るが、Ｍ４を流れる電流はＭ３の作用によって制限され
るため、Ｍ４のドレイン側の電位が上昇して「Ｈ」レベ
ルになる。

【００２１】Ｍ４のドレインが「Ｈ」レベルになったこ
とにより、Ｍ７がオンするのでＭ７のドレインが「Ｌ」
レベルになる。続いて、Ｍ７のドレインが「Ｌ」レベル
になったことにより、Ｍ８ａがオンしてＭ８ｂがオフす
るのでＭ８ａのドレインが「Ｈ」レベルになる。更に、
Ｍ８ａのドレインが「Ｈ」レベルになったことにより、
Ｍ９ａがオフしてＭ９ｂがオンするのでＭ９ｂのドレイ
ン（この場合、出力回路の出力電圧Ｖｏｕｔ）が「Ｌ」
レベルになる。Ｍ８ａのドレインが「Ｈ」レベルになる
と、Ｍ３１はオンする。この場合、Ｍ３のソースには、
Ｍ３１のオン抵抗と抵抗Ｒ３の並列回路が接続される。
並列回路のため、Ｍ３１のオン抵抗と抵抗Ｒ３の合成抵
抗は、抵抗Ｒ３のみの抵抗値より小さくなり、Ｍ３とＭ
４の電流比が１：１からｋ：１（ｋ＞１）に変化する。
よって、Ｖｏｕｔを「Ｌ」から「Ｈ」にするには、より
大量のＩ（Ｍ１）すなわち、より低いＶｉｎ１が必要と
なりヒステリシスが現れる。

【００２２】［Ｖｉｎ１＜Ｖｉｎ２の状態］図５と同様
に、Ｍ１とＭ２を流れる電流を各々Ｉ（Ｍ１）、Ｉ（Ｍ
２）とすると、Ｉ（Ｍ１）＞Ｉ（Ｍ２）になる。また、
Ｉ＝Ｉ（Ｍ１）＋Ｉ（Ｍ２）である。第１の実施の形態
と同様、Ｍ３とＭ４を含むカレントミラー回路によっ
て、Ｍ３を流れる電流Ｉ（Ｍ３）（＝Ｉ（Ｍ１））とＭ
４を流れる電流Ｉ（Ｍ４）は所定比（例えば１：１）に
調節される。しかし、Ｍ４には、Ｍ２から電流Ｉ（Ｍ
２）が供給されるが、Ｍ４を流れる電流はＭ３の作用に
よって制限されるため、Ｍ４のドレイン側の電位が下降
して「Ｌ」レベルになる。

【００２３】Ｍ４のドレインが「Ｌ」レベルになったこ
とにより、Ｍ７がオフするのでＭ７のドレインが「Ｈ」
レベルになる。続いて、Ｍ７のドレインが「Ｈ」レベル
になったことにより、Ｍ８ａがオフしてＭ８ｂがオンす
るのでＭ８ｂのドレインが「Ｌ」レベルになる。更に、
Ｍ８ｂのドレインが「Ｌ」レベルになったことにより、
Ｍ９ａがオンしてＭ９ｂがオフするのでＭ９ａのドレイ
ン（この場合、出力回路の出力電圧Ｖｏｕｔ）が「Ｈ」
レベルになる。Ｍ８ｂのドレインが「Ｌ」レベルになる
と、Ｍ３１はオフする。ここで、Ｍ３１のオフ抵抗値は
抵抗Ｒ３の抵抗値に比べて非常に大きいため、Ｍ３１の
オフ抵抗値は無視することができる。したがって、この
場合、抵抗Ｒ３とＭ３１の並列回路（第２インピーダン
ス回路）は、抵抗Ｒ３のみの回路と等価である。

【００２４】次に、図９を用いて、図８に示す比較回路
のヒステリシス特性について説明する。図９は、縦軸に
電圧、横軸に時間を設定している。上記に記載したよう
に、Ｍ３１は、Ｖｏｕｔと異なる極性の電圧（この場合
は、Ｖｏｕｔの１段前の反転部Ｍ８ａ及びＭ８ｂのドレ
インの出力電圧）が「Ｈ」レベルになった場合にオンす
る。つまり、Ｍ３とＭ４の電流比がｋ：１（ｋ＞１）で
あるためＭ２のドレインを「Ｌ」にするには、電流比が
１：１の時に比べてより大量のＩ（Ｍ１）すなわち、よ
り高いＶｉｎ２が必要となる。以上より、Ｖｏｕｔを
「Ｌ」から「Ｈ」にする時にヒステリシスが現れる。こ
こで、図９は、応答遅れ時間を表していない。実際に
は、図４と同様に、立上り時間の遅れ（ＴＤＨ）と立下
り時間の遅れ（ＴＤＬ）が存在する。しかし、Ｍ２のド
レインの電位（初段出力）には出力回路のＭ７のゲート
のみが接続されることで、応答時間は向上する。

【００２５】次に、図８の抵抗Ｒ３、Ｒ４をＭＯＳトラ
ンジスタで構成した（ＭＯＳトランジスタのオン抵抗を
利用した）、第４の実施の形態を、図１０に示す。 ◆［第４の実施の形態］ 図１０は、図８に示した第３の実施の形態の概略回路図
に対して、抵抗Ｒ３の代わりに常時オンするＭ３２を接
続し、抵抗Ｒ４の代わりに常時オンするＭ４２を接続し
ている。他は図８と同一である。Ｍ３２とＭ４２のゲー
トは互いに接続されるとともに、第１電位（例えば、５
［ｖ］）に接続されている。また、Ｍ３２のドレインは
Ｍ３のソースに接続され、Ｍ３２のソースは、第２電位
（例えば、ＧＮＤ（共通電位））に接続されている。ま
た、Ｍ４２のドレインはＭ４のソースに接続され、Ｍ４
２のソースは、第２電位（例えば、ＧＮＤ（共通電
位））に接続されている。また、Ｍ３２には、図８の回
路と同様に、出力電圧Ｖｏｕｔと異なる極性の電圧（こ
の例では、Ｖｏｕｔの１段前の反転部Ｍ８ａ及びＭ８ｂ
のドレインの出力電圧）に応じてオン／オフするＭＯＳ
トランジスタＭ３１が並列に接続され、ヒステリシス特
性を持たせている。Ｍ３２とＭ３１の並列回路が、第２
インピーダンス回路を構成し、Ｍ４２が、第１インピー
ダンス回路を構成している。この回路構成により、初段
出力（この例では、Ｍ２のドレインとＭ４のドレインの
接続点）には、出力回路（この例では、Ｍ７のゲート）
のみが接続されている。

【００２６】Ｍ３２とＭ４２は、ゲートに第１電位を接
続し常時オンさせて、そのオン抵抗をインピーダンス回
路として利用する。ここで、入力電圧Ｖｉｎ１とＶｉｎ
２の状態と出力電圧Ｖｏｕｔ及びヒステリシス特性の関
係については、図８と同じなので、説明を省略する。

【００２７】次に、図５の回路に対して、抵抗Ｒ３に並
列にＭ３１を接続した、第５の実施の形態を、図１１に
示す。 ◆［第５の実施の形態］ 図１１は、図５に示した第１の実施の形態の概略回路図
に対して、抵抗Ｒ３に並列に接続されたＭ３１を追加し
ている。Ｍ３１のドレインは、Ｍ３のソースに接続さ
れ、Ｍ３１のソースは、第２電位に接続され、Ｍ３１の
ゲートは、出力回路の出力電圧Ｖｏｕｔと異なる極性の
電圧（この例では、Ｖｏｕｔの１段前の反転部Ｍ８ａ及
びＭ８ｂのドレインの出力電圧）が入力されている。他
は図５と同一である。Ｍ３１と抵抗Ｒ３の並列回路が第
２インピーダンス回路を構成し、Ｍ４１と抵抗Ｒ４の並
列回路が第１インピーダンス回路を構成している。この
回路構成により、初段出力（この例では、Ｍ２のドレイ
ンとＭ４のドレインの接続点）には、出力回路（この例
では、Ｍ７のゲート）のみが接続されている。

【００２８】次に、入力電圧Ｖｉｎ１とＶｉｎ２の状態
と出力電圧Ｖｏｕｔ及びヒステリシス特性の関係につい
て説明する。 ［Ｖｉｎ１＞Ｖｉｎ２の状態］図５と同様に、Ｍ１とＭ
２を流れる電流を各々Ｉ（Ｍ１）、Ｉ（Ｍ２）とする
と、Ｉ（Ｍ１）＜Ｉ（Ｍ２）になる。また、Ｉ＝Ｉ（Ｍ
１）＋Ｉ（Ｍ２）である。第１の実施の形態と同様、Ｍ
３とＭ４を含むカレントミラー回路によって、Ｍ３を流
れる電流Ｉ（Ｍ３）（＝Ｉ（Ｍ１））とＭ４を流れる電
流Ｉ（Ｍ４）は所定比（例えば１：１）に調節される。
しかし、Ｍ４には、Ｍ２から電流Ｉ（Ｍ２）が供給され
るが、Ｍ４を流れる電流はＭ３の作用によって制限され
るため、Ｍ４のドレイン側の電位が上昇して「Ｈ」レベ
ルになる。

【００２９】Ｍ４のドレインが「Ｈ」レベルになったこ
とにより、Ｍ７がオンするのでＭ７のドレインが「Ｌ」
レベルになる。続いて、Ｍ７のドレインが「Ｌ」レベル
になったことにより、Ｍ８ａがオンしてＭ８ｂがオフす
るのでＭ８ａのドレインが「Ｈ」レベルになる。更に、
Ｍ８ａのドレインが「Ｈ」レベルになったことにより、
Ｍ９ａがオフしてＭ９ｂがオンするのでＭ９ｂのドレイ
ン（この場合、出力回路の出力電圧Ｖｏｕｔ）が「Ｌ」
レベルになる。Ｍ８ａのドレインが「Ｈ」レベルになる
と、Ｍ３１はオンする。この場合、Ｍ３のソースには、
Ｍ３１のオン抵抗と抵抗Ｒ３の並列回路が接続される。
並列回路のため、Ｍ３１のオン抵抗と抵抗Ｒ３の合成抵
抗は、抵抗Ｒ３のみの抵抗値より小さくなり、Ｍ３とＭ
４の電流比が１：１からｋ：１（ｋ＞１）に変化する。
よって、Ｖｏｕｔを「Ｌ」から「Ｈ」にするには、より
大量のＩ（Ｍ１）すなわち、より低いＶｉｎ１が必要と
なりヒステリシスが現れる。

【００３０】［Ｖｉｎ１＜Ｖｉｎ２の状態］図５と同様
に、Ｍ１とＭ２を流れる電流を各々Ｉ（Ｍ１）、Ｉ（Ｍ
２）とすると、Ｉ（Ｍ１）＞Ｉ（Ｍ２）になる。また、
Ｉ＝Ｉ（Ｍ１）＋Ｉ（Ｍ２）である。第１の実施の形態
と同様、Ｍ３とＭ４を含むカレントミラー回路によっ
て、Ｍ３を流れる電流Ｉ（Ｍ３）（＝Ｉ（Ｍ１））とＭ
４を流れる電流Ｉ（Ｍ４）は所定比（例えば１：１）に
調節される。しかし、Ｍ４には、Ｍ２から電流Ｉ（Ｍ
２）が供給されるが、Ｍ４を流れる電流はＭ３の作用に
よって制限されるため、Ｍ４のドレイン側の電位が下降
して「Ｌ」レベルになる。

【００３１】Ｍ４のドレインが「Ｌ」レベルになったこ
とにより、Ｍ７がオフするのでＭ７のドレインが「Ｈ」
レベルになる。続いて、Ｍ７のドレインが「Ｈ」レベル
になったことにより、Ｍ８ａがオフしてＭ８ｂがオンす
るのでＭ８ｂのドレインが「Ｌ」レベルになる。更に、
Ｍ８ｂのドレインが「Ｌ」レベルになったことにより、
Ｍ９ａがオンしてＭ９ｂがオフするのでＭ９ａのドレイ
ン（この場合、出力回路の出力電圧Ｖｏｕｔ）が「Ｈ」
レベルになる。出力電圧Ｖｏｕｔが「Ｈ」レベルになる
と、Ｍ４１はオンする。この場合、Ｍ４のソースには、
Ｍ４１のオン抵抗と抵抗Ｒ４の並列回路が接続される。
並列回路のため、Ｍ４１のオン抵抗と抵抗Ｒ４の合成抵
抗は、抵抗Ｒ４のみの抵抗値より小さくなり、Ｍ３とＭ
４の電流比が１：１より１：ｋ（ｋ＞１）に変化する。
つまり、図１１の回路は、図５の回路のヒステリシス
と、図８の回路のヒステリシスの両方を備えた回路とな
る。

【００３２】次に、図１２を用いて、図１１に示す比較
回路のヒステリシス特性について説明する。図１２は、
縦軸に電圧、横軸に時間を設定している。上記に記載し
たように、Ｍ４１は、Ｖｏｕｔが「Ｈ」レベルになった
場合にオンする。つまり、Ｖｏｕｔの出力を逆にする
（「Ｈ」から「Ｌ」にする）には、Ｍ３とＭ４の電流比
が１：ｋ（ｋ＞１）であるためＭ２のドレインを「Ｈ」
にするには、電流比が１：１の時に比べてより大量のＩ
（Ｍ２）すなわち、より低いＶｉｎ２が必要となる。以
上より、Ｖｏｕｔを「Ｈ」から「Ｌ」にする時にヒステ
リシスが現れる。また、Ｍ３１は、Ｖｏｕｔと異なる極
性の電圧（この場合は、Ｖｏｕｔの１段前の反転部Ｍ８
ａ及びＭ８ｂのドレインの出力電圧）が「Ｈ」レベルに
なった場合にオンする。つまり、Ｍ３とＭ４の電流比が
ｋ：１（ｋ＞１）であるためＭ２のドレインを「Ｌ」に
するには、電流比が１：１の時に比べてより大量のＩ
（Ｍ１）すなわち、より高いＶｉｎ２が必要となる。以
上より、Ｖｏｕｔを「Ｌ」から「Ｈ」にする時にヒステ
リシスが現れる。ここで、図１２は、応答遅れ時間を表
していない。実際には、図４と同様に、立上り時間の遅
れ（ＴＤＨ）と立下り時間の遅れ（ＴＤＬ）が存在す
る。しかし、Ｍ２のドレインの電位（初段出力）には出
力回路のＭ７のゲートのみが接続されることで、応答時
間は向上する。

【００３３】次に、図１１の抵抗Ｒ３、Ｒ４をＭＯＳト
ランジスタで構成した（ＭＯＳトランジスタのオン抵抗
を利用した）、第６の実施の形態を、図１３に示す。 ◆［第６の実施の形態］ 図１３は、図１１に示した第５の実施の形態の概略回路
図に対して、抵抗Ｒ３の代わりに常時オンするＭ３２を
接続し、抵抗Ｒ４の代わりに常時オンするＭ４２を接続
している。他は図１１と同一である。Ｍ３２とＭ４２の
ゲートは互いに接続されるとともに、第１電位（例え
ば、５［ｖ］）に接続されている。また、Ｍ３２のドレ
インはＭ３のソースに接続され、Ｍ３２のソースは、第
２電位（例えば、ＧＮＤ（共通電位））に接続されてい
る。また、Ｍ４２のドレインはＭ４のソースに接続さ
れ、Ｍ４２のソースは、第２電位（例えば、ＧＮＤ（共
通電位））に接続されている。また、Ｍ３２には、図１
１の回路と同様に、出力電圧Ｖｏｕｔと異なる極性の電
圧（この例では、Ｖｏｕｔの１段前の反転部Ｍ８ａ及び
Ｍ８ｂのドレインの出力電圧）に応じてオン／オフする
Ｍ３１が並列に接続されている。Ｍ３２とＭ３１の並列
回路が、第２インピーダンス回路を構成し、Ｍ４２とＭ
４１の並列回路が、第１インピーダンス回路を構成して
いる。この回路構成により、初段出力（この例では、Ｍ
２のドレインとＭ４のドレインの接続点）には、出力回
路（この例では、Ｍ７のゲート）のみが接続されてい
る。

【００３４】Ｍ３２とＭ４２は、ゲートに第１電位を接
続し常時オンさせて、そのオン抵抗をインピーダンス回
路として利用する。ここで、入力電圧Ｖｉｎ１とＶｉｎ
２の状態と出力電圧Ｖｏｕｔ及びヒステリシス特性の関
係については、図１１と同じなので、説明を省略する。

【００３５】以上、本実施の形態で説明した各回路は、
異なる３通りのヒステリシス特性を持たせている。どの
ヒステリシス特性の回路を用いるか、後続する回路及び
制御装置等での使用目的に応じて選択される。

【００３６】本発明の比較回路は、本実施の形態で説明
した構成に限定されず、本発明の要旨を変更しない範囲
で種々の変更、追加、削除が可能である。また、本実施
の形態で説明した比較回路を、ディスクリート品で構成
してもよいし、集積回路の一部としてＩＣ内に構成して
もよい。構成及び組み込みの方法は、種々の方法が可能
である。また、本実施の形態で説明した比較回路は、Ｍ
ＯＳトランジスタを用いて構成したが、バイポーラトラ
ンジスタ等、他の半導体素子を用いて構成してもよい。
例えば、Ｍ１〜Ｍ４を全てバイポーラトランジスタで構
成してもよいし、Ｍ１及びＭ２をＭＯＳトランジスタで
構成してＭ３及びＭ４をバイポーラトランジスタで構成
してもよいし、Ｍ１及びＭ２をバイポーラトランジスタ
で構成してＭ３及びＭ４をＭＯＳトランジスタで構成し
てもよい。また、ｎチャネルＭＯＳとｐチャネルＭＯＳ
を逆にして、差動回路（実施の形態でのＭ１及びＭ２）
とカレントミラー回路（実施の形態でのＭ３及びＭ４）
を上下逆にした構成（第１電位、インピーダンス回路、
カレントミラー回路、差動回路、電流源、第２電位の順
にした構成）も可能であり、種々の構成が可能である。
また、本実施の形態では、第１及び第２インピーダンス
回路をカレントミラー回路と第２電位の間に設けたが、
第１及び第２インピーダンス回路をどこに設けてもよ
い。また、各ＭＯＳトランジスタの特性（オン抵抗値
等）、各抵抗の特性（インピーダンス値等）は、種々の
値に設定可能である。また、以上（≧）、以下（≦）、
より大きい（＞）、未満（＜）等は、等号を含んでも含
まなくてもよい。また、本実施の形態の説明に用いた数
値は一例であり、この数値に限定されるものではない。

【００３７】

【発明の効果】以上説明したように、請求項１〜５のい
ずれかに記載の比較回路を用いれば、ヒステリシス特性
を備え、且つ応答特性の良い比較回路を提供できる。

【図面の簡単な説明】

【図１】従来の比較回路の概略回路図である。

【図２】従来の比較回路のヒステリシス特性を説明する
図である。

【図３】ヒステリシスを持たない場合の、比較回路の動
作を説明する図である。

【図４】比較回路の応答遅れ時間を説明する図である。

【図５】本発明の比較回路の一実施の形態の概略回路図
である。

【図６】図５に示す比較回路のヒステリシス特性を説明
する図である。

【図７】図５に示す比較回路の別の構成例を示す図であ
る。

【図８】本発明の比較回路の他の実施の形態の概略回路
図である。

【図９】図８に示す比較回路のヒステリシス特性を説明
する図である。

【図１０】図８に示す比較回路の別の構成例を示す図で
ある。

【図１１】本発明の比較回路の他の実施の形態の概略回
路図である。

【図１２】図１１に示す比較回路のヒステリシス特性を
説明する図である。

【図１３】図１１に示す比較回路の別の構成例を示す図
である。

【符号の説明】

Ｖｉｎ１ 第１入力電圧 Ｖｉｎ２ 第２入力電圧 Ｖｏｕｔ 出力電圧 Ｉ１、Ｉ２ 電流源 Ｍ１〜Ｍ９ｂ ＭＯＳトランジスタ Ｒ３、Ｒ４ 抵抗

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AD02 AD03 AD23 AD56 AD63 5J039 DA08 DB08 DB19 KK17 KK18 MM03 MM08

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電流源と、一端側が前記電流源に接続さ
   れた第１及び第２の半導体素子と、一端側が共通電位に
   接続された第３及び第４の半導体素子とを備え、前記第
   １の半導体素子には第１の入力信号が供給され、前記第
   ２の半導体素子には第２の入力信号が供給され、前記第
   ３及び第４の半導体素子はカレントミラー回路を構成
   し、前記第２及び第４の半導体素子の接続点には出力回
   路が接続されている比較回路であって、 前記第４の半導体素子と前記共通電位との間に接続され
   た第１のインピーダンス回路を備え、前記第１のインピ
   ーダンス回路のインピーダンスは前記出力回路の出力信
   号に応じて変更される、ことを特徴とする比較回路。
2. 【請求項２】 電流源と、一端側が前記電流源に接続さ
   れた第１及び第２の半導体素子と、一端側が共通電位に
   接続された第３及び第４の半導体素子とを備え、前記第
   １の半導体素子には第１の入力信号が供給され、前記第
   ２の半導体素子には第２の入力信号が供給され、前記第
   ３及び第４の半導体素子はカレントミラー回路を構成
   し、前記第２及び第４の半導体素子の接続点には出力回
   路が接続されている比較回路であって、 前記第３の半導体素子と前記共通電位との間に接続され
   た第２のインピーダンス回路を備え、前記第２のインピ
   ーダンス回路のインピーダンスは前記出力回路の出力信
   号に応じて変更される、ことを特徴とする比較回路。
3. 【請求項３】 電流源と、一端側が前記電流源に接続さ
   れた第１及び第２の半導体素子と、一端側が共通電位に
   接続された第３及び第４の半導体素子とを備え、前記第
   １の半導体素子には第１の入力信号が供給され、前記第
   ２の半導体素子には第２の入力信号が供給され、前記第
   ３及び第４の半導体素子はカレントミラー回路を構成
   し、前記第２及び第４の半導体素子の接続点には出力回
   路が接続されている比較回路であって、 前記第４の半導体素子と前記共通電位との間に接続され
   た第１のインピーダンス回路と、前記第３の半導体素子
   と前記共通電位との間に接続された第２のインピーダン
   ス回路とを備え、前記第１及び第２のインピーダンス回
   路のインピーダンスは出力回路の出力信号に応じて変更
   される、ことを特徴とする比較回路。
4. 【請求項４】 請求項１〜３のいずれかに記載の比較回
   路であって、 前記第１及び第２インピーダンス回路は、抵抗とＭＯＳ
   トランジスタ、あるいは複数のＭＯＳトランジスタで構
   成される、ことを特徴とする比較回路。
5. 【請求項５】 請求項１〜４のいずれかに記載の比較回
   路であって、 前記第１〜第４の半導体素子は、ＭＯＳトランジスタで
   ある、ことを特徴とする比較回路。