JP5040824B2 - 積分回路 - Google Patents

Description

本発明は、積分回路に関するものである。

従来、反転増幅回路の帰還抵抗をコンデンサに置き換えて構成した積分回路がよく知られている。

上記した積分回路の構成を図３に示す。図に示すように、この積分回路は、演算増幅器７０、入力抵抗７１およびコンデンサ７２を有している。

この積分回路は、反転積分回路として構成されており、また、演算増幅器の反転入力端子、非反転入力端子、出力端子等の各端子の各電圧範囲は電源電圧ＶＤＤ以下に制限される。このため、例えば、入力端子Ｖｉｎに印加される電圧が０Ｖになった場合に演算増幅器の出力電圧Ｖｏｕｔも電源電圧ＶＤＤ以下となるようにする必要がある。したがって、例えば、電源電圧ＶＤＤ＝５Ｖの場合、リファレンス電圧Ｖｒｅｆ＝２．５Ｖとして、入力端子Ｖｉｎの電圧範囲０〜２．５Ｖに対し、出力電圧Ｖｏｕｔ＝５〜２．５Ｖを得ることが可能である。

しかし、このような積分回路は、上記したように反転積分回路として構成されているので、入力端子Ｖｉｎの電圧範囲が制限され、実質的な入力端子Ｖｉｎの電圧範囲がＶＤＤ／２程度となってしまうといった問題がある。

本発明は上記問題に鑑みたもので、入力端子の電圧範囲をより広くすることを目的とする。

上記目的を達成するため、請求項１に記載の発明は、カレントミラー接続された第１、第２のトランジスタ（１１、１３）を有し、第１のトランジスタ（１１）に流れる電流と比例した電流を第２のトランジスタ（１３）に流すように構成された第１のカレントミラー回路（１０）と、第１のトランジスタ（１１）と直列に接続された第３のトランジスタ（２１）と、入力端子（ＩＮ１）に反転入力端子が接続された演算増幅器（２４）を有し、入力端子（ＩＮ１）に印加される入力電圧（Ｖｉｎ）の増加に伴って第３のトランジスタ（２１）に流れる電流が増加するように構成された可変定電流回路（２０）と、第２のトランジスタ（１３）と直列に接続され、当該第２のトランジスタ（１３）との接続点に出力端子（ＯＵＴ）が接続されたコンデンサ（３０）と、コンデンサ（３０）と並列に接続され、入力端子（ＩＮ２）に入力される信号に応じてオンオフするスイッチ回路（３５ａ）を有し、第２の入力端子（ＩＮ２）に入力される信号に応じてスイッチ回路（３５ａ）をオンさせてコンデンサ（３０）に蓄積された電荷を放電させる放電回路（３５）と、可変定電流回路（２０）は、基準電圧（Ｖｒｅｆ）を生成する電源回路（２３）と、当該電源回路（２３）と第３のトランジスタ（２１）の間に設けられた抵抗（２２）と、を有し、第３のトランジスタ（２１）は、演算増幅器（２４）の出力端子にゲート端子が接続されたＮチャネルＭＯＳＦＥＴにより構成されており、第３のトランジスタ（２１）のソース端子にゲート端子が接続されたＰチャネルＭＯＳＦＥＴ（５１）を有する定電流回路（５０）と、ＰチャネルＭＯＳＦＥＴ（５１）と直接に接続された第６のトランジスタ（４１）と、当該第６のトランジスタ（４１）とカレントミラー接続された第７のトランジスタ（４２）を有し、第６のトランジスタ（４１）に流れる電流と比例した電流を第７のトランジスタ（４２）に流すように構成された第２のカレントミラー回路（４０）と、第７のトランジスタ（４２）と直列に接続された第８、第９のトランジスタ（６１、６２）と、抵抗（２２）と第３のトランジスタ（２１）の接続点と接地端子（ＧＮＤ）との間に直列に配置された第１０、第１１のトランジスタ（６３、６４）と、出力端子（ＯＵＴ）と接地端子（ＧＮＤ）との間に直列に配置された第１２、第１３のトランジスタ（６５、６６）と、を有し、第８、第９のトランジスタ（６１、６２）に流れる電流に比例した電流が第１０、第１１のトランジスタ（６３、６４）と、第１２、第１３のトランジスタ（６５、６６）にそれぞれ流れるように構成された第３のカレントミラー回路（６０）と、を備えたことを特徴としている。

このような構成によれば、入力端子（ＩＮ１）に印加される入力電圧（Ｖｉｎ）の増加に伴って第３のトランジスタ（２１）に流れる電流が増加し、この第３のトランジスタ（２１）に流れる電流と等しい電流が第１のトランジスタ（１１）に流れ、この第１のトランジスタ（１１）に流れる電流に比例した電流が第２のトランジスタ（１３）に流れ、この第２のトランジスタ（１３）に流れる電流に応じた量の電荷がコンデンサ（３０）に蓄積され、このコンデンサ（３０）と第２のトランジスタ（１３）との接続点に接続された出力端子（ＯＵＴ）から入力電圧を非反転出力した電圧（Ｖｏ）が出力され、非反転積分回路として動作するので、入力端子の電圧範囲をより広くすることができる。
また、入力端子（ＩＮ１）に印加される入力電圧（Ｖｉｎ）が低く、演算増幅器（２４）の出力端子にゲート端子が接続された第３のトランジスタ（２１）がオフしていても、第３のトランジスタ（２１）のソース端子にゲート端子が接続されたＰチャネルＭＯＳＦＥＴ（５１）がオンとなり、このＰチャネルＭＯＳＦＥＴ（５１）に流れる電流と等しい電流が第６のトランジスタ（４１）に流れ、この第６のトランジスタ（４１）に流れる電流に比例した電流が第７のトランジスタ（４２）に流れ、この第７のトランジスタ（４２）に流れる電流と等しい電流が第８、第９のトランジスタ（６１、６２）に流れ、この第８、第９のトランジスタ（６１、６２）に流れる電流と等しい電流が、電源回路（２３）から抵抗（２２）を介して第１０、第１１のトランジスタ（６３、６４）に流れるので、第３のトランジスタ（２１）のドレイン端子の電位を低下させ、第３のトランジスタ（２１）をオンさせることが可能となり、第１のトランジスタ（１１）に流れる電流と、第２のトランジスタ（１３）に流れる電流の電流特性の歪みを改善することが可能である。

また、請求項２に記載の発明は、第１のカレントミラー回路（１０）は、第１のトランジスタ（１１）と直接に接続された第４のトランジスタ（１２）と、第２のトランジスタ（１３）と直接に接続された第５のトランジスタ（１４）を有し、第４、第５のトランジスタ（１２、１４）はカレントミラー接続され、第１、第４のトランジスタ（１１、１２）に流れる電流と比例した電流を第２、第５のトランジスタ（１３、１４）に流すように構成されており、コンデンサ（３０）は、第５のトランジスタ（１４）を介して第２のトランジスタ（１３）に接続され、当該第５のトランジスタ（１４）との接続点に出力端子（ＯＵＴ）が接続されていることを特徴としている。

このような構成によれば、コンデンサ（３０）は、第５のトランジスタ（１４）を介して第２のトランジスタ（１３）に接続されており、コンデンサ（３０）に電荷が蓄積され、出力端子（ＯＵＴ）の電圧が上昇しても、第４のトランジスタ（１３）のドレイン−ソース間電圧Ｖｄｓが変化しにくくなるので、第１、第２のトランジスタ（１１、１３）に流れる電流と、第４、第５のトランジスタ（１２、１４）に流れる電流の誤差を低減することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の一実施形態に係る積分回路の構成を図１に示す。本積分回路は、カレントミラー回路１０、可変定電流回路２０、コンデンサ３０、放電回路３５、カレントミラー回路４０、定電流回路５０およびカレントミラー回路６０を備えている。

カレントミラー回路１０は、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ１１、１３と、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ１２、１４とを有している。ＰチャネルＭＯＳＦＥＴ１１とＰチャネルＭＯＳＦＥＴ１２が直列に接続され、ＰチャネルＭＯＳＦＥＴ１３とＰチャネルＭＯＳＦＥＴ１４が直列に接続されており、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流と等しい電流がＰチャネルＭＯＳＦＥＴ１３、１４に流れるようになっている。

本カレントミラー回路１０は、このようにカレントミラー接続されたＰチャネルＭＯＳＦＥＴ１１、１３とカレントミラー接続されたＰチャネルＭＯＳＦＥＴ１２、１４をカスコード接続した所謂カスコードカレントミラー回路として構成されている。

なお、ＰチャネルＭＯＳＦＥＴ１２、１４の各ゲート端子は互いに接続され、各ゲート端子には、バイアス端子ＢＩＡＳ１が接続されている。このバイアス端子ＢＩＡＳ１には、一定のバイアス電圧Ｖ１が印加されるようになっている。

可変定電流回路２０は、カレントミラー回路１０のＰチャネルＭＯＳＦＥＴ１１、１２と直列に接続されたＮチャネルＭＯＳＦＥＴ２１と、基準電圧Ｖｒｅｆを生成するための基準電源２３と、ＮチャネルＭＯＳＦＥＴ２１と基準電源２３との間に配置された抵抗２２と、入力端子ＩＮ１に反転入力端子が接続され、ＮチャネルＭＯＳＦＥＴ２１のゲート端子に出力端子が接続された演算増幅器２４を備えている。

入力端子ＩＮ１には、図示しない差動増幅回路より入力電圧Ｖｉｎが印加されるようになっている。基準電源２３は、この差動増幅回路より入力される入力電圧Ｖｉｎのレベルを調整するためのものであり、本実施形態においては、基準電圧Ｖｒｅｆ＝０．５Ｖとなっている。

可変定電流回路２０は、入力端子ＩＮ１に印加される入力電圧Ｖｉｎの増加に伴ってＮチャネルＭＯＳＦＥＴ２１に流れる電流が増加するように構成されている。

コンデンサ３０は、カレントミラー回路１０のＰチャネルＭＯＳＦＥＴ１３、１４と直列に接続されている。

放電回路３５は、コンデンサ３０と並列に接続されたＮチャネルＭＯＳＦＥＴ３５ａを有している。このＮチャネルＭＯＳＦＥＴ３５ａのゲート端子には入力端子ＩＮ２が接続されており、この入力端子ＩＮ２には、外部よりローレベルまたはハイレベルの信号が入力されるようになっている。

ＮチャネルＭＯＳＦＥＴ３５ａは、入力端子ＩＮ２に入力されるローレベルまたはハイレベルの信号に応じてオンオフするようになっている。すなわち、入力端子ＩＮ２にローレベルの信号が入力されると、ＮチャネルＭＯＳＦＥＴ３５ａは開路状態（オフ）となり、コンデンサ３０には、カレントミラー回路１０のＰチャネルＭＯＳＦＥＴ１３、１４に電流れる電流に応じた量の電荷が蓄積される。また、入力端子ＩＮ２にハイレベルの信号が入力されると、ＮチャネルＭＯＳＦＥＴ３５ａは閉路状態（オン）となり、このＮチャネルＭＯＳＦＥＴ３５ａを介してコンデンサ３０に蓄積された電荷が放電される。

本積分回路は、入力端子ＩＮ２に入力される信号によりコンデンサ３０に蓄積された電荷を放電させるようになっている。

また、コンデンサ３０とＰチャネルＭＯＳＦＥＴ１３の接続点には出力端子ＯＵＴが接続されており、この出力端子ＯＵＴから出力電圧Ｖｏが出力されるようになっている。

カレントミラー回路４０、定電流回路５０およびカレントミラー回路６０は、スタートアップ回路を構成するものである。

本積分回路は、入力電圧Ｖｉｎの電圧変動範囲を０．５Ｖ（基準電圧Ｖｒｅｆ）〜４Ｖ程度をとして、入力電圧Ｖｉｎを積分した出力電圧Ｖｏを出力端子ＯＵＴから出力する。しかし、本可変定電流回路２０においては、入力端子ＩＮ１に印加される入力電圧Ｖｉｎが低く、演算増幅器２４の出力電圧がＮチャネルＭＯＳＦＥＴ２１の閾値電圧Ｖｔ（例えば、０．６Ｖ）未満になっていると、ＮチャネルＭＯＳＦＥＴ２１がオフしており、入力電圧Ｖｉｎを０．６Ｖ程度まで上昇させると、ＮチャネルＭＯＳＦＥＴ２１がオンするようになっている。すなわち、入力電圧Ｖｉｎを基準電圧Ｖｒｅｆから０．６Ｖ程度まで上昇させるまでの間、ＮチャネルＭＯＳＦＥＴ２１がオフしているため、入力電圧Ｖｉｎを基準電圧Ｖｒｅｆから４Ｖ程度まで上昇させると、ＰチャネルＭＯＳＦＥＴ１１、１２やＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流の電流特性に歪みが生じてしまうといった現象が生じる。

本実施形態では、上記スタートアップ回路を設けることにより、入力電圧Ｖｉｎを変動させた場合のＰチャネルＭＯＳＦＥＴ１１、１２やＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流の電流特性の歪みを改善するようにしている。

カレントミラー回路４０は、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ４１、４２を有しており、ＰチャネルＭＯＳＦＥＴ４１に流れる電流と等しい電流がＰチャネルＭＯＳＦＥＴ４２に流れるようになっている。

定電流回路５０は、直列に接続された抵抗５２およびＰチャネルＭＯＳＦＥＴ５１を備えている。これらの抵抗５２およびＰチャネルＭＯＳＦＥＴ５１は、カレントミラー回路４０のＰチャネルＭＯＳＦＥＴ４１と直列に接続されている。

ＰチャネルＭＯＳＦＥＴ５１のゲート端子は、ＮチャネルＭＯＳＦＥＴ２１のソース端子に接続されており、ＰチャネルＭＯＳＦＥＴ５１がオンするとＰチャネルＭＯＳＦＥＴ４１から抵抗５２に定電流が流れるようになっている。

カレントミラー回路６０は、直列に接続されたＮチャネルＭＯＳＦＥＴ６１、６２と、直列に接続されたＮチャネルＭＯＳＦＥＴ６３、６４と、直列に接続されたＮチャネルＭＯＳＦＥＴ６５、６６と、を有している。ＮチャネルＭＯＳＦＥＴ６１、６３、６５と、ＮチャネルＭＯＳＦＥＴ６２、６４、６６は、それぞれカレントミラー接続されており、ＮチャネルＭＯＳＦＥＴ６１、６２に流れる電流と等しい電流が、ＮチャネルＭＯＳＦＥＴ６３、６４と、ＮチャネルＭＯＳＦＥＴ６５、６６にそれぞれ流れるようになっている。

なお、ＮチャネルＭＯＳＦＥＴ６１、６３、６５の各ゲート端子には、バイアス端子ＢＩＡＳ２が接続されている。このバイアス端子ＢＩＡＳ２には、一定のバイアス電圧Ｖ２が印加されるようになっている。

本実施形態のカレントミラー回路１０におけるＰチャネルＭＯＳＦＥＴ１２、１４は、出力端子ＯＵＴから出力される出力電圧Ｖｏが上昇してきた場合に、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流と、ＮチャネルＭＯＳＦＥＴ１３、１４に流れ込む電流の誤差を少なくするために設けられている。

例えば、カレントミラー回路１０におけるＰチャネルＭＯＳＦＥＴ１２、１４を省略し、カレントミラー回路１０をＰチャネルＭＯＳＦＥＴ１１、１３のみで構成した場合、ＰチャネルＭＯＳＦＥＴ１１のドレイン−ソース間電圧Ｖｄｓ１１＝ＰチャネルＭＯＳＦＥＴ１１のゲート−ソース間電圧Ｖｇｓ１１＝ＰチャネルＭＯＳＦＥＴ１３のゲート−ソース間電圧Ｖｇｓ１３となる。しかし、この場合、ＰチャネルＭＯＳＦＥＴ１３のドレイン端子にコンデンサ３０が接続されることになるため、出力電圧Ｖｏが上昇するとＰチャネルＭＯＳＦＥＴ１３のドレイン−ソース間電圧Ｖｄｓが変化し、ＰチャネルＭＯＳＦＥＴ１１のドレイン−ソース間電圧Ｖｄｓ１１≠ＰチャネルＭＯＳＦＥＴ１３のドレイン−ソース間電圧Ｖｄｓ１３となる。したがって、ＰチャネルＭＯＳＦＥＴ１１とＰチャネルＭＯＳＦＥＴ１３に流れる各電流に誤差が生じてしまう。

本実施形態のカレントミラー回路１０は、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ１１、１３と、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ１２、１４とをカスコード接続した構成となっており、コンデンサ３０は、ＰチャネルＭＯＳＦＥＴ１４を介してＰチャネルＭＯＳＦＥＴ１３に接続されているので、コンデンサ３０に電荷が蓄積し、出力電圧Ｖｏが上昇してもＰチャネルＭＯＳＦＥＴ１３のドレイン−ソース間電圧Ｖｄｓ１３が変化しにくくなり、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流と、ＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流の誤差が少なくなるように構成されている。

次に、本積分回路の動作について説明する。上記した構成において、入力端子ＩＮ１に０Ｖの入力電圧Ｖｉｎが印加されると、演算増幅器２４の出力端子にゲート端子が接続されたＮチャネルＭＯＳＦＥＴ２１がオフしていても、ＰチャネルＭＯＳＦＥＴ５１はオンとなり、ＰチャネルＭＯＳＦＥＴ４１から抵抗５２に定電流Ｉ３が流れ、このＰチャネルＭＯＳＦＥＴ４１に流れる電流Ｉ３と等しい電流Ｉ３がＰチャネルＭＯＳＦＥＴ４２に流れる。更に、ＰチャネルＭＯＳＦＥＴ４２に流れる電流と等しい電流Ｉ３がＮチャネルＭＯＳＦＥＴ６１、６２と、ＮチャネルＭＯＳＦＥＴ６３、６４と、ＮチャネルＭＯＳＦＥＴ６５、６６に、それぞれ流れる。

ここで、ＮチャネルＭＯＳＦＥＴ６３、６４には、基準電源２３から抵抗２２を介して電流Ｉ３が流れる。すなわち、基準電源２３から抵抗２２を介してＮチャネルＭＯＳＦＥＴ６３、６４に電流Ｉ３が流れることによって、ＮチャネルＭＯＳＦＥＴ２１のドレイン端子の電圧が低下する。

そして、入力電圧Ｖｉｎを０Ｖから上昇させていくと、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ＝０．５Ｖとなる前に、ＮチャネルＭＯＳＦＥＴ２１のドレイン端子の電圧が閾値電圧Ｖｔ以上となり、ＮチャネルＭＯＳＦＥＴ２１がオンするようになっている。

このように、ＰチャネルＭＯＳＦＥＴ５１とＮチャネルＭＯＳＦＥＴ２１が共にオンしている場合、ＮチャネルＭＯＳＦＥＴ２１に流れる電流Ｉ４と、ＮチャネルＭＯＳＦＥＴ２１から抵抗２２へ流れる電流Ｉ１の関係は、Ｉ１＝Ｉ４−Ｉ３となる。

また、ＮチャネルＭＯＳＦＥＴ２１には、直列にＰチャネルＭＯＳＦＥＴ１１、１２が接続されており、これらのＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流と等しい電流がＰチャネルＭＯＳＦＥＴ１３、１４に流れる。

したがって、ＰチャネルＭＯＳＦＥＴ１３、１４には、ＮチャネルＭＯＳＦＥＴ２１に流れる電流Ｉ４と等しい電流Ｉ４が流れる。また、ＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流Ｉ４の一部は、ＮチャネルＭＯＳＦＥＴ６５、６６に流れるため、コンデンサ３０に流れ込む電流Ｉ２は、Ｉ２＝Ｉ４−Ｉ３となる。すなわち、コンデンサ３０に流れ込む電流Ｉ２は、ＮチャネルＭＯＳＦＥＴ２１から抵抗２２へ流れる電流Ｉ１と等しくなる。

そして、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ＝０．５Ｖよりも大きくなり、入力電圧Ｖｉｎの増加に伴ってＮチャネルＭＯＳＦＥＴ２１に流れる電流Ｉ４が増加すると、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流Ｉ４、ＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流Ｉ４も増加する。そして、コンデンサ３０には、ＰチャネルＭＯＳＦＥＴ１３、１４に電流れる電流Ｉ４に応じた量の電荷が蓄積され、出力端子ＯＵＴから図２（ｂ）に示すような出力電圧Ｖｏが出力される。

図２に、本積分回路の入出力特性を示す。（ａ）は、入力端子ＩＮ１に印加する入力電圧を示したもので、（ｂ）は、（ａ）に示した入力電圧に対する出力電圧Ｖｏの特性を示したものである。図２（ａ）に示すように、入力電圧Ｖｉｎを基準電圧Ｖｒｅｆ＝０．５Ｖよりも大きくすると、図２（ｂ）に示すように、出力端子ＯＵＴから出力される出力電圧Ｖｏも大きくなる。

そして、入力電圧Ｖｉｎを一定値（４Ｖ）まで上昇させた後、入力電圧Ｖｉｎを徐々に低下させると、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流Ｉ４、ＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流Ｉ４も減少し、コンデンサ３０に蓄積される電荷の量も一定となり、図２（ｂ）に示すように、出力電圧Ｖｏも一定（２Ｖ程度）となる。

そして、再度、入力電圧Ｖｉｎを上昇させると、更に、出力端子ＯＵＴから出力される出力電圧Ｖｏも大きくなる。

なお、図２には示されてないが、入力端子ＩＮ２にハイレベルの信号が入力されると、ＮチャネルＭＯＳＦＥＴ３５ａはオンとなり、このＮチャネルＭＯＳＦＥＴ３５ａを介してコンデンサ３０に蓄積された電荷が放電され、出力端子ＯＵＴから出力される出力電圧Ｖｏも低下する。

上記した構成によれば、入力端子ＩＮ１に印加される入力電圧Ｖｉｎの増加に伴ってＮチャネルＭＯＳＦＥＴ２１に流れる電流が増加し、このＮチャネルＭＯＳＦＥＴ２１に流れる電流と等しい電流がＰチャネルＭＯＳＦＥＴ１１、１２に流れ、このＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流に比例した電流がＰチャネルＭＯＳＦＥＴ１３、１４に流れ、このＰチャネルＭＯＳＦＥＴ１３、１４に流れる電流に応じた量の電荷がコンデンサ３０に蓄積され、このコンデンサ３０とＰチャネルＭＯＳＦＥＴ１４との接続点に接続された出力端子（ＯＵＴ）から入力電圧を非反転出力した電圧Ｖｏが出力され、非反転積分回路として動作するので、入力端子の電圧範囲をより広くすることができる。

また、入力端子ＩＮ１に印加される入力電圧Ｖｉｎが低く、演算増幅器２４の出力端子にゲート端子が接続されたＮチャネルＭＯＳＦＥＴ２１がオフしていても、ＮチャネルＭＯＳＦＥＴ２１のソース端子にゲート端子が接続されたＰチャネルＭＯＳＦＥＴ５１がオンとなり、このＰチャネルＭＯＳＦＥＴ５１に流れる電流と等しい電流がＰチャネルＭＯＳＦＥＴ４１に流れ、このＰチャネルＭＯＳＦＥＴ４１に流れる電流に比例した電流がＰチャネルＭＯＳＦＥＴ４２に流れ、このＰチャネルＭＯＳＦＥＴ４２に流れる電流と等しい電流がＮチャネルＭＯＳＦＥＴ６１、６２に流れ、このＮチャネルＭＯＳＦＥＴ６１、６２に流れる電流と等しい電流が、電源回路２３から抵抗２２を介してＮチャネルＭＯＳＦＥＴ６３、６４に流れるので、ＮチャネルＭＯＳＦＥＴ２１のドレイン端子の電位を低下させ、ＮチャネルＭＯＳＦＥＴ２１をオンさせることが可能となり、ＰチャネルＭＯＳＦＥＴ１１に流れる電流と、ＰチャネルＭＯＳＦＥＴ１３に流れる電流の電流特性の歪みを改善することが可能である。

なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々なる形態で実施することができる。

例えば、上記実施形態では、カレントミラー回路１０において、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ１１、１３と、カレントミラー接続されたＰチャネルＭＯＳＦＥＴ１２、１４とを備えた構成を示したが、ＰチャネルＭＯＳＦＥＴ１２、１４を省略し、ＰチャネルＭＯＳＦＥＴ１１、１３のみでカレントミラー回路１０を構成してもよい。この場合、ＰチャネルＭＯＳＦＥＴ１１のドレイン端子をＮチャネルＭＯＳＦＥＴ２１のソース端子に接続し、ＰチャネルＭＯＳＦＥＴ１３のドレイン端子を出力端子（ＯＵＴ）に接続すればよい。

また、上記実施形態では、カレントミラー回路１０において、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流と等しい電流がＰチャネルＭＯＳＦＥＴ１３、１４に流れるように構成したが、ＰチャネルＭＯＳＦＥＴ１１、１２に流れる電流と比例する電流がＰチャネルＭＯＳＦＥＴ１３、１４に流れるように構成してもよい。同様に、カレントミラー回路４０においても、ＰチャネルＭＯＳＦＥＴ４１に流れる電流と比例する電流がＰチャネルＭＯＳＦＥＴ４２に流れるように構成してもよく、カレントミラー回路６０においても、ＮチャネルＭＯＳＦＥＴ６１、６２に流れる電流と比例する電流がＮチャネルＭＯＳＦＥＴ６３、６４と、ＮチャネルＭＯＳＦＥＴ６５、６６にそれぞれ流れるように構成してもよい。

また、上記実施形態では、カレントミラー回路４０、定電流回路５０およびカレントミラー回路６０から成るスタートアップ回路を備えた構成を示したが、このスタートアップ回路を省略して構成してもよい。

また、上記実施形態では、第１のトランジスタ１１〜１４、２１、４１、４２、５１、６１〜６６をＭＯＳＦＥＴにより構成したが、ＭＯＳＦＥＴに限定されるものではない。

また、上記実施形態では、コンデンサ３０と並列に接続されたＮチャネルＭＯＳＦＥＴ３５ａにより放電回路３５を構成したが、このようなＮチャネルＭＯＳＦＥＴ３５ａに限定されるものではない。

本発明の一実施形態に係る積分回路の構成を示す図である。 本発明の一実施形態に係る積分回路の入出力特性を示す図である。 課題を説明するための図である。

符号の説明

１０ カレントミラー回路
１１〜１４ ＰチャネルＭＯＳＦＥＴ
２０ 可変定電流回路
２１ ＮチャネルＭＯＳＦＥＴ
２２ 抵抗
２３ 基準電源
２４ 演算増幅器
３０ コンデンサ
３５ 放電回路
３５ａ ＮチャネルＭＯＳＦＥＴ
４０ カレントミラー回路
４１、４２ ＰチャネルＭＯＳＦＥＴ
５０ 定電流回路
５１ ＰチャネルＭＯＳＦＥＴ
５２ 抵抗
６０ カレントミラー回路
６１〜６６ ＮチャネルＭＯＳＦＥＴ

Claims (2)

1. カレントミラー接続された第１、第２のトランジスタ（１１、１３）を有し、前記第１のトランジスタ（１１）に流れる電流と比例した電流を前記第２のトランジスタ（１３）に流すように構成された第１のカレントミラー回路（１０）と、
   前記第１のトランジスタ（１１）と直列に接続された第３のトランジスタ（２１）と、入力端子（ＩＮ１）に反転入力端子が接続された演算増幅器（２４）を有し、前記入力端子（ＩＮ１）に印加される入力電圧（Ｖｉｎ）の増加に伴って前記第３のトランジスタ（２１）に流れる電流が増加するように構成された可変定電流回路（２０）と、
   前記第２のトランジスタ（１３）と直列に接続され、当該第２のトランジスタ（１３）との接続点に出力端子（ＯＵＴ）が接続されたコンデンサ（３０）と、
   前記コンデンサ（３０）と並列に接続され、入力端子（ＩＮ２）に入力される信号に応じてオンオフするスイッチ回路（３５ａ）を有し、第２の入力端子（ＩＮ２）に入力される信号に応じて前記スイッチ回路（３５ａ）をオンさせて前記コンデンサ（３０）に蓄積された電荷を放電させる放電回路（３５）と、を備え、
   前記可変定電流回路（２０）は、基準電圧（Ｖｒｅｆ）を生成する電源回路（２３）と、当該電源回路（２３）と前記第３のトランジスタ（２１）の間に設けられた抵抗（２２）と、を有し、
   前記第３のトランジスタ（２１）は、前記演算増幅器（２４）の出力端子にゲート端子が接続されたＮチャネルＭＯＳＦＥＴにより構成されており、
   前記第３のトランジスタ（２１）のソース端子にゲート端子が接続されたＰチャネルＭＯＳＦＥＴ（５１）を有する定電流回路（５０）と、
   前記ＰチャネルＭＯＳＦＥＴ（５１）と直接に接続された第６のトランジスタ（４１）と、当該第６のトランジスタ（４１）とカレントミラー接続された第７のトランジスタ（４２）を有し、前記第６のトランジスタ（４１）に流れる電流と比例した電流を前記第７のトランジスタ（４２）に流すように構成された第２のカレントミラー回路（４０）と、
   前記第７のトランジスタ（４２）と直列に接続された第８、第９のトランジスタ（６１、６２）と、前記抵抗（２２）と第３のトランジスタ（２１）の接続点と接地端子（ＧＮＤ）との間に直列に配置された第１０、第１１のトランジスタ（６３、６４）と、前記出力端子（ＯＵＴ）と接地端子（ＧＮＤ）との間に直列に配置された第１２、第１３のトランジスタ（６５、６６）と、を有し、前記第８、第９のトランジスタ（６１、６２）に流れる電流に比例した電流が前記第１０、第１１のトランジスタ（６３、６４）と、第１２、第１３のトランジスタ（６５、６６）にそれぞれ流れるように構成された第３のカレントミラー回路（６０）と、を備えたことを特徴とする積分回路。
2. 前記第１のカレントミラー回路（１０）は、前記第１のトランジスタ（１１）と直接に接続された第４のトランジスタ（１２）と、前記第２のトランジスタ（１３）と直接に接続された第５のトランジスタ（１４）を有し、前記第４、第５のトランジスタ（１２、１４）はカレントミラー接続され、前記第１、第４のトランジスタ（１１、１２）に流れる電流と比例した電流を前記第２、第５のトランジスタ（１３、１４）に流すように構成されており、
   前記コンデンサ（３０）は、前記第５のトランジスタ（１４）を介して前記第２のトランジスタ（１３）に接続され、当該第５のトランジスタ（１４）との接続点に出力端子（ＯＵＴ）が接続されていることを特徴とする請求項１に記載の積分回路。

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