JPWO2009041010A1 - 半導体集積回路装置、通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置および移動体 - Google Patents

半導体集積回路装置、通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置および移動体 Download PDF

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Abstract

半導体集積回路の電源遮断構造において、瞬時電流およびそれに起因する電源ノイズの発生を抑制するために、本発明は、被制御回路に対する電源の供給制御を行うスイッチ回路を備える。スイッチ回路は、それぞれ異なる電流能力を有する複数のトランジスタを備える。前記トランジスタを、ある規則性を有して電流能力の小さいものから大きいものまで順次設ける。

Description

本発明は、半導体集積回路の低消費電力化技術である電源遮断技術およびソースバイアス制御技術に関するものである。
図１６は従来の一般的な電源遮断技術を示す。被制御回路１６０１は電源１６０４と擬似グランド１６０６とに接続されている。スイッチ回路配置領域１６０３では、擬似グランド１６０６とグランド１６０５との間には、一つもしくは複数個のトランジスタからなるスイッチ回路１６０２が配置されている。各トランジスタはそれぞれのゲート、ドレイン、ソースが共通に接続された構造である。各トランジスタのゲートのすべては、制御信号入力端子１６０７に接続されており、制御信号入力端子１６０７には、半導体集積回路から電源供給制御用の制御信号が供給される。
被制御回路１６０１の動作時には、スイッチ回路１６０２をオンさせる制御信号が制御信号入力端子１６０７に入力される。これにより擬似グランド１６０６とグランド１６０５とがショートされて被制御回路１６０１が通常動作を行うことになる。また逆に、被制御回路１６０１の静止時には、スイッチ回路１６０２をオフさせる制御信号が制御信号入力端子１６０７に入力される。これにより擬似グランド１６０６とグランド１６０５とは遮断された状態になる。電源遮断時において擬似グランド１６０６の電位は、被制御回路１６０１の静止時リーク電流とスイッチ回路１６０２のリーク電流とが釣り合うところまで上昇する。被制御回路１６０１の静止状態において電源を遮断するこの電源制御形態は、同静止状態で電源遮断を行わない他の電源制御形態に比して、リーク電流を大きく削減することが出来る。
以上説明したように、回路の動作やデータ保持に不要となるブロックにおいて選択的に電源遮断制御を行う電源遮断技術を採用すると、リーク電流を削減することが出来る。そのため、この技術はＬＳＩの消費電力の低減に大きな効果を発揮する。しかしながら、このような電源遮断技術には、瞬時電流の発生という課題がある。以下、説明する。図１７は電源遮断技術における瞬時電流を簡単に説明する図である。
電源遮断状態において、擬似グランド１６０６は電圧レベル１７０１まで上昇しているが、スイッチ回路１６０２がオンして電源供給状態に移行すると擬似グランド１６０６は電圧レベル１７０２まで急激に降下する。このとき、被制御回路１６０１に蓄積されている電荷がスイッチ回路１６０２を通してグランド１６０５に向かって引き抜かれることになり、大きな瞬時電流１７０５が流れる。瞬時電流１７０５が発生する前は電源遮断状態のリーク電流１７０３が流れており、瞬時電流１７０５が発生した後は電源供給状態のリーク電流１７０４が流れている。またこのリーク電流１７０４はリーク電流１７０３より大きい。
瞬時電流１７０５が流れると、寄生抵抗によるＩＲ−Ｄｒｏｐが発生しグランド１６０５の電位にノイズが発生する。そのため、静止状態であるこの回路ブロックに動作状態である他の回路ブロックがグランド１６０５を介して接続されていると、静止状態であるこの回路ブロックで生じたノイズが動作状態である他の回路ブロックに伝播してしまい、このことが誤動作の要因になる。
この瞬時電流の課題対策として従来から様々な提案がなされている。図１８は特許文献１に提示された第１の提案を簡単に説明したものである。第１の提案では、被制御回路１８０１とスイッチ回路配置領域１８０３との間に電流モニター回路１８０９が設けられる。スイッチ回路１８０２にはＬＳＩ側から制御信号が入力されず、これに換わって電源遮断スイッチ制御回路１８０８からその出力信号が入力される。このとき電源遮断スイッチ制御回路１８０８は電流モニター回路１８０９からの信号に基づいて、スイッチ回路１８０２に出力する出力信号を決定する。これによりスイッチ回路１８０２を流れる電流が一定電流値以上になることが抑えられる。
しかしながら、第１の提案では電源遮断スイッチ制御回路１８０８や電流モニター回路１８０９などの回路が必要であり、それらの制御系は複雑なものとなる。また、電流モニター回路１８０９の配置では、電流モニター回路１８０９の影響が被制御回路１８０１に及ばないように寄生抵抗などの発生を考慮した設計をする必要がある。このように、第１の提案においても容易に瞬時電流の課題を解決できるものではない。
図１９は特許文献２に提示された第２の提案を簡単に説明したものである。第２の提案では、スイッチ回路１９０２の各基板ノードは基板バイアス制御回路１９０８に接続される。電源遮断状態から電源供給状態に遷移するとき瞬時電流が流れるが、このとき基板バイアス制御回路１９０８から出力される逆方向基板バイアスがスイッチ回路１９０２に印加される。これにより、スイッチ回路１９０２の電流能力が低減される。その結果、瞬時電流が削減される。
しかしながら、第２の提案では、スイッチ回路１９０２の電流能力を基板バイアス制御により抑制するため、その効果は限られたものであり、瞬時電流を根本的に解決できるものではない。
また、特許文献３は出力回路に関するもので対象と用途が異なり、これは電流能力の小さいものから大きいものまでを時間をずらしながら駆動するものである。この考え方を電源遮断制御に用いれば、多少の瞬時電流削減は可能であるが、回路の誤動作を根本的に解決するだけの瞬時電流の削減効果は保証できなない。
特開２００７−１７９３４５号公報 特開２００７−２０１４１４号公報 特開平１−２７９６３１号公報
上記した通り、従来の電源遮断技術は、ＬＳＩのリーク電流削減に効果的であるものの、瞬時電流が課題であった。この瞬時電流の対策として上述した複数の提案がなされているが、回路構成が複雑で適用が困難である、ある程度の効果はあるものの根本的解決にならないなど、その効果は十分なものとはいえない。
上記課題を解決するために本発明の半導体集積回路装置は、
被制御回路に対する電源の供給制御を行うスイッチ回路を備え、
前記スイッチ回路は、それぞれ異なる電流能力を有する複数のトランジスタを備え、
前記トランジスタは、ある規則性を有して電流能力の小さいものから大きいものまで順次設けられている。
本発明は、
前記スイッチ回路を制御する制御器を、
さらを備え、
前記複数のトランジスタは、前記被制御回路に並列に接続されており、
前記制御器は、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御することで、前記トランジスタに前記規則性を付与する、
という態様がある。
本発明は、
前記制御器は、非導通状態の前記複数のトランジスタを、最小の電流能力を有する前記トランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に一定の時間間隔で遷移させる、
という態様がある。
本発明は、
前記トランジスタそれぞれの電流能力は、各トランジスタが導通状態に遷移した際に前記被制御回路で生じる電源電位の変化が一定になるように設定されている、
という態様がある。
本発明は、
前記制御器は、導通状態の前記複数のトランジスタを、最大の電流能力を有する前記トランジスタから最小の電流能力を有するトランジスタまで順次導通状態から非導通状態に一定の時間間隔で遷移させる、
という態様がある。
本発明は、
前記トランジスタそれぞれの電流能力は、各トランジスタが非導通状態に遷移した際に前記被制御回路で生じる電源電位の変化が一定になるように設定されている、
という態様がある。
本発明は、
前記制御器は、基準クロックに基づいて生成される制御信号を遅延させる遅延回路をさらに備え当該遅延回路の出力と前記制御信号との組み合わせによって規定される一定時間間隔で、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御する、
という態様がある。
本発明は、
前記遅延回路は、前記トランジスタそれぞれに対応して複数設けられるとともに、互いに直列に接続され、
前記遅延回路それぞれの出力端は、対応する前記トランジスタのベースにも接続され、
前記遅延回路それぞれは、列先頭に位置する前記遅延回路に入力される前記制御信号を、その列位置に応じて遅延したうえで、対応する前記トランジスタのベースに供給する、
という態様がある。
本発明は、
前記制御器は、基準クロックに基づいて生成される制御信号によって規定される一定時間間隔で、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御する、
という態様がある。
本発明は、
前記制御器は制御信号供給源をさらに備え、
前記制御信号供給源は、前記トランジスタそれぞれに対応して前記一定時間間隔で出力変移する前記制御信号を前記基準クロックに基づいて生成して、前記トランジスタのベースに供給する、
という態様がある。
本発明は、
前記制御器は、単一の前記制御信号と複数の前記遅延回路との組み合わせに基づいて前記一定時間間隔を規定する、
という態様がある。
本発明は、
前記制御器は、
複数の遅延回路部と、
各遅延回路部固有の前記制御信号を生成して前記遅延回路部それぞれに供給する制御信号供給源と、
を有し、
前記遅延回路部は、互いに直列に接続された複数の遅延回路を備え、
前記制御信号供給源は、各遅延回路部における最大遅延時間に相当する時間分だけ互いに時間的にずれた前記制御信号を生成して前記遅延回路部それぞれに供給する、
という態様がある。
本発明は、
前記被制御回路のソースバイアスを制御するソースバイアス制御回路を、
さらに備え、
前記制御器は、前記ソースバイアス制御回路が、ソースバイアス制御状態からソースバイアス解除状態に遷移する際には、非導通状態の前記複数のトランジスタを、最小の電流能力を有する前記トランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に一定の時間間隔で遷移させ、
前記制御器は、前記ソースバイアス制御回路が、ソースバイアス解除状態からソースバイアス制御状態に遷移する際には、導通状態の前記複数のトランジスタを、最大の電流能力を有する前記トランジスタから最小の電流能力を有するトランジスタまで順次導通状態から非導通状態に一定の時間間隔で遷移させる、
という態様がある。
本発明は、
前記被制御回路は、高電圧側電源と低電圧側電源とを備え、
前記トランジスタは前記高電圧側電源による前記被制御回路への電源供給を制御する、
という態様がある。
本発明は、
前記被制御回路は、高電圧側電源と低電圧側電源とを備え、
前記トランジスタは前記低電圧側電源による前記被制御回路への電源供給を制御する、
という態様がある。
本発明の通信装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続された高周波送受信インターフェース部と、
前記半導体集積回路装置に接続された外部入力インターフェース部と、
を備え、
前記制御器は、前記高周波送受信インターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の情報再生装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたチューナと、
前記半導体集積回路装置に接続されたインターフェース部と、
を備え、
前記制御器は、前記チューナまたは前記インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の画像表示装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたネットワークインターフェース部と、
前記半導体集積回路装置に接続された外部入力インターフェース部と、
を備え、
前記制御器は、前記ネットワークインターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の電子装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたＣＣＤインターフェース部と、
前記半導体集積回路装置に接続された外部入力インターフェース部と、
を備え、
前記制御器は、前記ＣＣＤインターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の電子制御装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたナビゲーションインターフェース部と、
を備え、
前記制御器は、前記ナビゲーションインターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の移動体は、
本発明の電子制御装置と、
前記半導体集積回路装置に接続されたエンジントランスミッションインターフェース部と、
を備え、
前記制御器は、前記ナビゲーションインターフェース部または前記エンジントランスミッションインターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明は、ＬＳＩのリーク電流削減に効果的な電源遮断技術における大きな課題である瞬時電流を抑制することが出来、瞬時電流を起因とする電源ノイズの発生およびそれによる回路の誤動作を防ぐことが出来る。
また、本発明は、
・被制御回路のソースバイアスを制御してリーク電流を削減するソースバイアス制御技術に応用することができる、
・ソースバイアス制御時とソースバイアス解除時の間の遷移中におけるソース電位の急峻な変化を抑制することができる、
ことから、ソースバイアス制御時に被制御回路で保持されているデータが破壊される危険を回避することが可能となる。
以上のように、本発明を用いることでＬＳＩの低消費電力化技術の課題を解決することができて、結果的にＬＳＩの低消費電力化を実現することができる。
本発明の第１の実施形態を示す回路図 本発明の擬似グランドの電位および電流の変化を示す図 本発明の第２の実施形態を示す回路図 本発明の第３の実施形態を示す回路図 本発明の第４の実施形態を示す回路図 本発明に係る半導体集積回路装置を備えた通信装置の概観図 本発明と通信装置の関係を示したブロック図 本発明に係る半導体集積回路装置を備えた情報再生装置の概観図 本発明と情報再生装置の関係を示したブロック図 本発明に係る半導体集積回路装置を備えた画像表示装置の概観図 本発明と画像表示装置の関係を示したブロック図 本発明に係る半導体集積回路装置を備えた電子装置の概観図 本発明と電子装置の関係を示したブロック図 本発明に係る半導体集積回路装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観図 本発明と電子制御装置及びその電子制御装置を備えた移動体との関係を示したブロック図 従来時術の電源遮断制御を示す回路図 従来技術の擬似グランドの電位および電流の変化を示す図 従来技術の瞬時電流削減対策１を示す回路図 従来技術の瞬時電流削減対策２を示す回路図
符号の説明
１０１ 被制御回路
１０２ スイッチ回路
１０３ スイッチ回路配置領域
１０４1〜n 遅延回路
１０４Ａ1〜m 遅延回路部
１０４Ｂ1〜i 遅延回路
ＰＳＷ1〜n トランジスタ
ＰＳＷＡ1〜m トランジスタ部
ＰＳＷＢ1〜i トランジスタ
１０５ 遅延回路配置領域
１０６ 電源
１０７ グランド
１０８ 擬似グランド
１０９1〜m 制御信号入力端子
１３０Ａ 制御器
１３０Ｂ 制御器
１３０Ｃ 制御器
１３１Ａ 制御信号供給源
１３１Ｂ 制御信号供給源
２０１ 電源遮断時の擬似グランド電圧値
２０２ 電源供給時の擬似グランド電圧値
２０３ 電源遮断時の擬似グランド電流値
２０４ 電源供給時の擬似グランド電流値
２０５ 瞬時電流
５１０ ソースバイアス制御回路
６０１ 携帯電話
６０２ ベースバンドＬＳＩ
６０３ アプリケーションＬＳＩ
８０１ 光ディスク装置
８０２ メディア信号処理ＬＳＩ
８０３ 誤り訂正・サーボ処理ＬＳＩ
１００１ テレビジョン受像機
１００２ 画像・音声処理ＬＳＩ
１００３ ディスプレイ・音源制御ＬＳＩ
１２０１ デジタルカメラ
１２０２ 信号処理ＬＳＩ
１４０１ 自動車
１４０２ 電子制御装置
１４０３ エンジン・トランスミッション制御ＬＳＩ
１４０４ ナビゲーション装置
１４０５ ナビゲーション用ＬＳＩ
１５０１ 高周波インターフェース部
１５０２ 外部入力インターフェース部
１５０３ インターフェース部
１５０４ チューナ
１５０５ ネットワークインターフェース部
１５０６ 外部入力インターフェース部
１５０７ 外部入力インターフェース部
１５０８ ＣＣＤインターフェース部
１５０９ エンジントランスミッションインターフェース部
１５１０ ナビゲーションインターフェース部
（第１の実施の形態）
図１は本発明の第１の実施の形態を示したものである。本実施の形態の半導体集積回路装置は、被制御回路１０１と、スイッチ回路配置領域１０３と、遅延回路配置領域１０５とを有する。被制御回路１０１は電源１０６および擬似グランド１０８に接続されている。スイッチ回路配置領域１０３にはスイッチ回路１０２が設けられている。スイッチ回路１０２は電源の供給および遮断を制御する機能を有する複数のトランジスタＰＳＷ1〜n（ｎはトランジスタ総数）から構成されている。各トランジスタＰＳＷ1〜nは、電流能力が連続的に異なっている。つまり、スイッチ回路配置領域１０３には、最小電流能力を有するトランジスタＰＳＷ1から最大電流能力を有するトランジスタＰＳＷnに至る複数のトランジスタからなるスイッチ回路１０２が設けられている。トランジスタＰＳＷ1〜nは、スイッチ回路配置領域１０３においてその電流能力順に沿って並列配置される、という規則性に沿って設けられている。各トランジスタＰＳＷ1〜nは、擬似グランド１０８とグランド１０７との間に並列配置されている。全てのトランジスタＰＳＷ1〜nにおいて、そのドレインは擬似グランド１０８に接続され、そのソースとその基板とはグランド１０７に接続されている。
遅延回路配置領域１０５には、トランジスタＰＳＷ1〜nと同数の遅延回路１０４1〜nが配置されている。遅延回路１０４1〜nそれぞれは全て同じ遅延値になるようにその特性が調整されている。遅延回路１０４1〜nは複数の第１〜第ｍの遅延回路部１０４Ａ1〜m（ｍは遅延回路部総数）に分けられている。第１の遅延回路部１０４Ａ1は、回路接続方向先頭に位置し、第ｍの遅延回路部１０４Ａmは、末尾に位置する。第１〜第ｍの遅延回路部１０４Ａ1〜mそれぞれは、複数の遅延回路１０４Ｂ1〜i（図１では、ｉは３）から構成されている。各遅延回路部１０４Ａ1〜mにおいては、各部を構成する遅延回路１０４Ｂ1〜iどうしが直列接続されている。すなわち、その入力端とその出力端とが互いにチェーン状に連結接続されている。さらに各遅延回路１０４1〜nの出力端は、その遅延回路１０４1〜nに対応して設けられたトランジスタＰＳＷ1〜nのゲートに接続されている。このように、本実施の形態の説明では、同一の遅延回路に、遅延回路１０４全体における通し番号符号１０４1〜nと、第１〜第ｍの遅延回路部１０４Ａ1〜mにおける通し番号符号１０４Ｂ1〜iという２つの符号が付されている。
さらに本実施の形態の半導体集積回路装置は、ＬＳＩの基準クロックに基づいて第１〜第ｍの遅延回路部１０４Ａ1〜m固有の制御信号を生成して第１〜第ｍの遅延回路部１０４Ａ1〜mそれぞれに供給する制御信号供給源１３１Ａを備える。本実施の形態では、制御信号供給源１３１Ａと遅延回路１０４1〜nとから制御器１３０Ａが構成されている。
上記のようにして遅延回路１０４1〜nに接続されているトランジスタＰＳＷ1〜nは、遅延回路１０４1〜nと同様、複数の第１〜第ｍのトランジスタ部ＰＳＷＡ1〜m（ｍはトランジスタ部総数）に分けらたうえで、第１〜第ｍのトランジスタ部ＰＳＷＡ1〜mは、複数のトランジスタＰＳＷＢ1〜i（図１では、ｉは３）から構成されている。
第１〜第ｍの遅延回路部１０４Ａ1〜mそれぞれに対応して第１〜第ｍの制御信号入力端子１０９1〜mが設けられている。第１〜第ｍの制御信号入力端子１０９1〜mには、制御信号供給源１３１Ａで生成される制御信号が入力される。第ｘの制御信号入力端子１０９xは、対応する第ｘの遅延回路部１０４Ａxにおいて、回路接続方向の先頭に位置する遅延回路１０４Ｂ1に接続されている（ｘは、１からｍの間の任意の自然数）。したがって、第ｘの制御信号入力端子１０９xに入力される制御信号は、第ｘの遅延回路部１０４Ａxの回路接続方向先頭に位置する遅延回路１０４Ｂ1に入力されたのち、第ｘの遅延回路部１０４Ａxを構成する各遅延回路１０４Ｂ1〜iで順次遅延されながら遅延回路部内で伝達されたうえで各遅延回路１０４Ｂ1〜iから、その遅延回路１０４Ｂ1〜iに対応するトランジスタＰＳＷＢ1〜iのゲートに供給される。
遅延回路１０４1〜nとトランジスタＰＳＷ1〜nとの間の接続構成は、次のように設定されている。すなわち、最小の電流能力を有するトランジスタＰＳＷ1が最初に導通し、そののち、電流能力の低い順に沿って各トランジスタＰＳＷ1〜nが順次導通し、最後に最大の電流能力を有するトランジスタＰＳＷnが導通する導通順序が実現されるように上記接続構成は設定されている。
具体的には、任意の第ｙの遅延回路部１０４Ａyと、その第ｙの遅延回路部１０４Ａyに対応する第ｙのトランジスタ部ＰＳＷＡyとを想定した場合（ｙは、１からｍの間の自然数）、
・第ｙの遅延回路部１０４Ａyにおいて回路接続方向の先頭に位置する遅延回路１０４Ｂ1は、第ｙのトランジスタ部ＰＳＷＡyにおいて最小電流能力を有するトランジスタＰＳＷＢ1に接続される、
・回路接続方向の次に位置する遅延回路１０４Ｂ2は、第ｙのトランジスタ部ＰＳＷＡyにおいて２番目に小さい電流能力を有するトランジスタＰＳＷＢ2に接続される、
・回路接続方向の末尾に位置する遅延回路１０４Ｂiは、第ｙのトランジスタ部ＰＳＷＡyにおいて最も大きい電流能力を有するトランジスタＰＳＷＢiに接続される、
といったように、
第ｙの遅延回路部１０４Ａyを構成する遅延回路１０４Ｂ1〜iはその回路接続方向の降順に沿い、かつ第ｙのトランジスタ部ＰＳＷＡyを構成するトランジスタＰＳＷＢ1〜iはその電流能力の昇順に沿って、第ｙの遅延回路部１０４Ａyと第ｙのトランジスタ部ＰＳＷＡyとは互いに順次接続されている。
トランジスタＰＳＷ1〜nにおいて、前述した導通順序を実現させるためには、上述したトランジスタＰＳＷ1〜nと遅延回路１０４1〜nとの間の接続構成を備えたうえで、さらに、制御信号供給源１３０Ａが第１〜第ｍの制御信号入力端子１０９1〜mに供給する制御信号において、次のような供給制御が実施される。
隣接する第ｐの遅延回路部１０４Ａpと第ｐ＋１の遅延回路部１０４Ａp+1（ｐは、１からｍ−１の間の任意の自然数）とにそれぞれ供給される制御信号を、それぞれ第ｐの制御信号、第ｐ＋１の制御信号とし、各遅延回路１０４1〜nによって制御信号が遅延される時間量を遅延時間Ｔとすると、第ｐの制御信号が遅延回路部１０４Ａpに供給されるタイミングＴＭpと、第ｐ＋１の制御信号が第ｐ＋１の遅延回路部１０４Ａp+1に供給されるタイミングＴＭp+1との間の差分ｄｆは、第ｐの遅延回路部１０４Ａpを構成する遅延回路１０４Ｂ1〜iの総遅延時間Ｔ×ｉに余裕時間αを加算した時間長に設定される（ｄｆ＝Ｔ×ｉ＋α）。
このような構成を備えた本実施の形態の半導体集積回路装置において、電源遮断状態から電源供給状態に復帰する場合、まず、遅延回路接続方向の先頭に位置する第１の遅延回路部１０４Ａ1に接続された制御信号入力端子１０９1に第１のトランジスタ部ＰＳＷＡ1の各トランジスタＰＳＷＢ1〜iをオンさせる第１の制御信号が制御信号供給源１３１Ａから供給されると、電流能力の最も小さいトランジスタＰＳＷＢ1から順番に遅延回路１０４の遅延時間ｄだけ順次遅れて各トランジスタＰＳＷＢ1〜iがそれぞれオンしていく。そして、第１の遅延回路部１０４Ａ1に接続された第１のトランジスタ部ＰＳＷＡ1のトランジスタＰＳＷ1〜iが全てオンした後さらに一定の余裕時間αが経つと、第２の遅延回路部１０４Ａ2に接続された第２の制御信号入力端子１０９2に第２の制御信号が制御信号供給源１３１Ａから供給される。このようにして、トランジスタＰＳＷ1〜nは、第１〜第ｍのトランジスタ部ＰＳＷ1〜mに区分されているにも拘わらず、電流能力が小さいものから順番にオンしていく動作をする。
図２は第１の実施の形態における電源遮断状態から電源供給状態への復帰時の擬似グランド１０８と、そこを流れる電流特性を表している。電流能力が小さいものから順番にトランジスタＰＳＷ1〜nがオンすることで、電源遮断時の擬似グランド１０８の電位レベル２０１から電源供給時の擬似グランド１０８の電位レベル２０２まで、擬似グランド１０８の電位が階段状に落ちていく。図２おけるＴ１〜Ｔｎはそれぞれ遅延回路１０４1〜nにより作られる遅延時間であり、基本的に同じ値のものである。Ｖ１〜ＶｎはトランジスタＰＳＷ1〜nがオンすることにより発生する電位差である。電位差Ｖ１〜Ｖｎも基本的には同じ電位差であることが望ましい。トランジスタＰＳＷ1〜nのサイズを決定する際には被制御回路１０１およびスイッチ回路１０２（トランジスタＰＳＷ1〜n）の加工プロセス,印加電圧,発生温度などの各ばらつきを考慮して決定しなければならない。
このようにトランジスタＰＳＷ1〜nを、段階的にかつ電流能力の小さなものから順番にオンさせることで、被制御回路１０１に溜まった電荷を少しずつ段階的に引き抜くことが出来る。そのため、瞬時電流２０５を問題のない極めて小さいレベルまで小さくすることが可能となる。なお、瞬時電流２０５が流れる前は電源遮断時のリーク電流２０３が流れ、瞬時電流２０５が流れた後は電源供給時のリーク電流２０４が流れる。このとき、リーク電流２０３はリーク電流２０４より小さくなる。
なお、遅延時間Ｔ１〜Ｔｎは遅延回路１０４1〜nにより自由に決定することが可能であり、全体の電位変化傾きを小さくするほど瞬時電流削減に効果が望める。また、電位差Ｖ１〜ＶｎはトランジスタＰＳＷ1〜nの電流能力を調整することで決定することが出来る。また、トランジスタＰＳＷ1〜nの電流能力は例えばトランジスタのチャネル長、チャネル幅などにより自由に調整することが可能である。この電位差Ｖ１〜Ｖｎの値を小さくすればするほど、瞬時電流削減に効果が望める。
なお、遅延回路１０４1〜nの個数は基本的にトランジスタＰＳＷ1〜nと同じ数であるが、各トランジスタＰＳＷ1〜nが一定の時間間隔でオンしていけるのであれば、遅延回路グループ１０４Ａ1〜mにおいて、回路接続方向の先頭に位置する遅延回路１０４Ｂ1を省略することも可能である。
なお、遅延時間Ｔ１〜Ｔｎおよび電位差Ｖ１〜Ｖｎの値は基本的に同じであるが、効率的に瞬時電流を下げるため、また遷移時間を問題ないレベルまで早めるために意図的に値を変えることも可能である。
（第２の実施の形態）
図３は本発明の第２の実施の形態を示したものである。基本的な構成は第１の実施の形態と同じであるが、本実施の形態の制御器１３０Ｂでは実施の形態１とは異なり制御信号入力端子１０９は一つしか存在せず、また、制御信号供給源１３１Ａは設けられていない。制御器１３０Ｂでは、ＬＳＩの基準クロックに基づいて生成される単一の制御信号が制御器１３０Ｂに供給される。また、遅延回路１０４1〜nは、グループ分けされることなく、すべて直列に接続されており、先頭の遅延回路１０４1に制御信号が供給される。
スイッチ回路１０２を構成するトランジスタＰＳＷ1〜nを、単一の制御信号に基づいてその電流能力の小さいものから順次オンさせていく時間間隔は遅延回路１０４1〜nにおける遅延時間調整により行われる。この実施形態の制御器１３０Ｂでは、単一の御信号入力端子１０９を設けることで、遅延回路１０４1〜nとトランジスタ1〜nとをグループ分けしていない。この実施の形態で得られる瞬時電流削減効果は第１の実施の形態と同じであるが、さらに制御信号が一つで済むので半導体集積回路側の制御機構（制御信号供給源）や信号線のレイアウトが容易である。
（実施の形態３）
図４は本発明の第３の実施の形態を示したものである。基本的な構成は第１の実施の形態と同じであるが、この実施の形態の制御器１３０Ｃでは第１の実施の形態とは異なり、遅延回路１０４1〜nは設けられておらず、それに換って、制御信号供給源１３１Ｂが設けられている。また、制御信号入力端子１０７1〜nがトランジスタＰＳＷ1〜nと同じ数だけ存在し、それぞれ異なるトランジスタＰＳＷ1〜nのゲートに接続されている。制御信号供給源１３１Ｂは、トランジスタＰＳＷ1〜nそれぞれに対応して一定時間間隔で出力変移する第１〜第ｎの制御信号をＬＳＩの基準クロックに基づいて生成したうえで、生成した第１〜第ｎの制御信号を各制御信号入力端子１０７1〜nを供給している。制御信号入力端子１０７1〜nは、受け取った第１〜第ｎの制御信号を、対応するトランジスタＰＳＷ1〜nそれぞれに供給している。
各トランジスタＰＳＷ1〜nのオン制御は次のように実施される。すなわち、制御信号入力端子１０７1〜nに入力第１〜第ｎの制御信号に基づいて、トランジスタＰＳＷ1〜nは電流能力の小さい方から順次オン制御される。この実施形態の得られる瞬時電流削減効果としては第１の実施の形態と同じであるが、さらに遅延回路を用いないため小面積化が可能である。
（実施の形態４）
図５は本発明の第４の実施の形態を示したものである。基本的な構成は第１の実施の形態と同じであるが、この実施の形態の制御器１３０Ｄでは、第１の実施の形態の構成（制御器１３０Ａ）に、さらにソースバイアス制御回路５１０を追加している。ソースバイアス制御回路５１０は電流源や抵抗素子からなり、グランド１０７と擬似グランド１０８との間に配置されている。ソースバイアス制御回路５１０は、スイッチ回路１０２が遮断状態になっても、ソースバイアス制御回路５１０に流れる電流と、被制御回路１０１に流れるリーク電流とが釣り合う電圧に擬似グランド１０８を固定するものである。ソースバイアス制御回路５１０を設けることは、電源制御と同様の効果があり、回路ブロックの制御単位を細かく出来ることから技術的な優位性がある。
但し、この技術は擬似グランド１０８の電位変化が急峻であると、被制御回路１０１で保持されているデータを破壊させる可能性がある。そこで、第１の実施の形態と同様に擬似グランド１０８の電位変化を調整する事により、ソースバイアス制御回路５１０の誤動作を回避することが可能となる。
以上、本発明の実施形態を説明したが、本発明はグランド側を制御する電源制御やソースバイアスのみならず、電源側を制御する場合でも同様の構成で作ることが出来、同様の効果を得ることが出来る。
なお、本発明のスイッチ回路１０２はスイッチ回路領域に配置されているが、このスイッチ回路領域１０５は分割して配置されてもかまわない。
なお、本発明は電源遮断状態から電源供給状態への遷移時だけではなく、同様に電源供給状態から電源遮断状態への遷移時にも応用できる。その場合は一定の時間間隔で電流能力の大きい側から順番にスイッチ回路１０２をオフしていくことで容易に実現できる。
次に、本発明の半導体集積回路を備えた実施の形態に関して説明する。図６は、本発明に係る半導体集積回路装置を備えた通信装置の一例である携帯電話６０１の概観を示す。携帯電話６０１は、ベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３を備えている。ベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３は、本発明に係る半導体集積回路装置を有する半導体集積回路である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３並びにこれらを備えた携帯電話６０１についてもまた低電力動作が可能となる。さらに、携帯電話６０１が備えている半導体集積回路であってベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図７は本発明と通信装置の関係を示したブロック図である。ベースバンドＬＳＩ６０２における本発明の動作は、
・ベースバンドＬＳＩ６０２内のタイマーを認識した結果に基づいて定期的に電気信号が高周波送受信インターフェース部１５０１または外部入力インターフェース部１５０２を通りベースバンドＬＳＩ６０２へ伝わること、
・携帯電話６０１のアンテナで受信した高周波信号に基づいて電気信号が高周波送受信インターフェース部１５０１を通りベースバンドＬＳＩ６０２へ伝わること、
・携帯電話６０１のキーボードに対する入力等に基づいて電気信号が外部入力インターフェース部１５０２を通りベースバンドＬＳＩ６０２へ伝わること、
で実行される。
また、アプリケーションＬＳＩ６０３における本発明の動作は、
・携帯電話６０１のキーボードに対する入力等に基づいて電気信号が外部入力インターフェース部１５０２を通りアプリケーションＬＳＩ６０３へ伝わること、
で実行される。
なお、図７は本発明と通信装置の関係を一例として示したものであり、携帯電話６０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
また、本発明に係る半導体集積回路装置を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機/受信機や、データ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線/無線や光通信/電気通信の別を問わず、また、デジタル方式/アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
図８は、本発明に係る半導体集積回路装置を備えた情報再生装置の一例である光ディスク装置８０１の概観を示す。光ディスク装置８０１は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ８０２と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ８０３とを備えている。メディア信号処理ＬＳＩ８０２と誤り訂正・サーボ処理ＬＳＩ８０３とは、本発明に係る半導体集積回路装置を有する半導体集積回路である。
本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ８０２と誤り訂正・サーボ処理ＬＳＩ８０３とは低電力動作が可能となる。さらにはこれらのＬＳＩ８０２,８０３を備えた光ディスク装置８０１もまた低電力動作が可能となる。
さらに、光ディスク装置８０１が備えている半導体集積回路であってメディア信号処理ＬＳＩ８０２や誤り訂正・サーボ処理ＬＳＩ８０３以外の半導体集積回路についても、その半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図９は本発明と情報再生装置の関係を示したブロック図である。メディア信号処理ＬＳＩ８０２における本発明の動作は、
・光ディスク装置８０１に対する赤外線入力やボタン入力、
・光ディスク装置８０１が有するアンテナに対する電波（高周波）入力、
・ＤＶＤ信号の出力、
等に基づいて、電気信号がインターフェース部１５０３やチューナ１５０４を通りメディア信号処理ＬＳＩ８０２へ伝わることで実行される。
また、誤り訂正・サーボ処理ＬＳＩ８０３における本発明の動作は、
・光ディスク装置８０１に対する赤外線入力やボタン入力、
・ＤＶＤ信号の出力、
等に基づいて、電気信号がインターフェース部１５０３を通り誤り訂正・サーボ処理ＬＳＩ８０３へ伝わることで実行される。
なお、図９は本発明と情報再生装置の関係を一例として示したものであり、光ディスク装置８０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
なお、本発明に係る半導体集積回路装置を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
図１０は、本発明に係る半導体集積回路装置を備えた画像表示装置の概観を示す。テレビジョン受像機１００１は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ１００２と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ１００３とを備えている。そして、画像・音声処理ＬＳＩ１００２及びディスプレイ・音源制御ＬＳＩ１００３は、本発明に係る半導体集積回路装置を有する半導体集積回路である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ１００２とディスプレイ・音源制御ＬＳＩ１００３とは低電力動作が可能となる。さらには、これらのＬＳＩ１００２,１００３を備えたテレビジョン受像機１００１もまた低電力動作が可能となる。
さらに、テレビジョン受像機１００１が備えている半導体集積回路であって画像・音声処理ＬＳＩ１００２やディスプレイ・音源制御ＬＳＩ１００３以外の半導体集積回路についても、その半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図１１は本発明と画像表示装置の関係を示したブロック図である。画像・音声処理ＬＳＩ１００２における本発明の動作は、
・テレビジョン受像機１００１に対する赤外線入力やボタン入力、
・テレビジョン受像機１００１が有するアンテナに対する電波（高周波）入力、
・テレビジョン受像機１００１に対するビデオ信号入力、
等に基づいて、電気信号がネットワークインターフェース部１５０５または外部入力インターフェース部１５０６を通り画像・音声処理ＬＳＩ１００２へ伝わることで実行される。
また、ディスプレイ・音源制御ＬＳＩ１００３における本発明の動作は、
・テレビジョン受像機１００１に対する赤外線入力やボタン入力、
・テレビジョン受像機１００１が有するアンテナに対する電波（高周波）入力、
・テレビジョン受像機１００１に対するビデオ信号入力、
等に基づいて電気信号がネットワークインターフェース部１５０５または外部入力インターフェース部１５０６を通りディスプレイ・音源制御ＬＳＩ１００３へ伝わることで実行される。
なお、図１１は本発明と情報再生装置の関係を一例として示したものであり、テレビジョン受像機１００１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
なお、本発明に係る半導体集積回路装置を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
図１２は、本発明に係る半導体集積回路装置を備えた電子装置の一例であるデジタルカメラ１２０１の概観を示す。デジタルカメラ１２０１は、本発明に係る半導体集積回路装置を有する半導体集積回路である信号処理ＬＳＩ１２０２を備えている。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ１２０２は低電力動作が可能となる。さらには、信号処理ＬＳＩ１２０２を備えたデジタルカメラ１２０１もまた低電力動作が可能となる。
さらに、デジタルカメラ１２０１が備えている半導体集積回路であって信号処理ＬＳＩ１２０２以外の半導体集積回路についても、その半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図１３は本発明と電子装置の関係を示したブロック図である。信号処理ＬＳＩ１２０２における本発明の動作は、
・デジタルカメラ１２０１に対する赤外線入力やボタン入力、
・デジタルカメラ１２０１が有するＣＣＤからの出力、
等に基づいて、電気信号が外部入力インターフェース部１５０７７ＣＣＤインターフェース部１５０８を通り信号処理ＬＳＩ１２０２へ伝わることで実行される。
なお、図１３は本発明と電子装置の関係を一例として示したものであり、デジタルカメラ１２０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
また、本発明に係る半導体集積回路装置を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
図１４は、本発明の半導体集積回路装置が組み込まれた電子制御装置を備えた移動体の一例である自動車１４０１の概観を示す。自動車１４０１は、電子制御装置１４０２を備えている。電子制御装置１４０２は、本発明に係る半導体集積回路装置を有する半導体集積回路であって、自動車１４０１のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ１４０３を備えている。また、自動車１４０１は、ナビゲーション装置１４０４を備えている。ナビゲーション装置１４０４もまた電子制御装置１４０２と同様に、本発明に係る半導体集積回路装置を有する半導体集積回路であるナビゲーション用ＬＳＩ１４０５を備えている。
本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ１４０３やこれを備えた電子制御装置１４０２ｙは低電力動作が可能となる。同様に、ナビゲーション用ＬＳＩ１４０５やこれを備えたナビゲーション装置１４０４もまた低電力動作が可能となる。
さらに、電子制御装置１４０２が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ１４０３以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置１４０４についても同様のことが言える。そして、電子制御装置１４０２の低消費電力化によって、自動車１４０１における消費電力も低減することができる。
図１５は本発明と電子制御装置及びその電子制御装置を備えた移動体の関係を示したブロック図である。エンジン・トランスミッション制御ＬＳＩ１４０３における本発明の動作は、
・自動車１４０１のアクセル、ブレーキ、ギアなどの動作を電子制御装置１４０２が感知することで生成される電気信号がエンジントランスミッションインターフェース部１５０９を通り、エンジン・トランスミッション制御ＬＳＩ１４０３へ伝わることで実行される。
また、ナビゲーション用ＬＳＩ１４０５における本発明の動作は、
・自動車１４０１が有するＴＶアンテナに対する電波（高周波）入力、
・ナビゲーション装置１４０４に対する赤外線入力やボタン入力などをナビゲーション装置１４０４が感知することで生成される電気信号がナビゲーションインターフェース部１５１０を通り、ナビゲーション用ＬＳＩ１４０５へ伝わることで実行される。
なお、図１５は本発明と電子制御装置及びその電子制御装置を備えた移動体の関係を一例として示したものであり、自動車１４０１及び電子制御装置１４０２、ナビゲーション装置１４０４の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
なお、本発明に係る半導体集積回路装置を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
また、本発明に係る半導体集積回路装置を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
本発明により、電源遮断技術、ソースバイアス制御技術の回路誤動作の課題を解決することが出来る。また、その方法は非常に簡単かつ容易に実現できるため、応用例も期待できる。以上のようにＬＳＩの低消費電力化技術を適用した場合の大きな課題を解決することが出来、結果としてＬＳＩの低消費電力化効果を最大限大きくすることが出来る。
本発明は、半導体集積回路の低消費電力化技術である電源遮断技術およびソースバイアス制御技術に関するものである。
図１６は従来の一般的な電源遮断技術を示す。被制御回路１６０１は電源１６０４と擬似グランド１６０６とに接続されている。スイッチ回路配置領域１６０３では、擬似グランド１６０６とグランド１６０５との間には、一つもしくは複数個のトランジスタからなるスイッチ回路１６０２が配置されている。各トランジスタはそれぞれのゲート、ドレイン、ソースが共通に接続された構造である。各トランジスタのゲートのすべては、制御信号入力端子１６０７に接続されており、制御信号入力端子１６０７には、半導体集積回路から電源供給制御用の制御信号が供給される。
被制御回路１６０１の動作時には、スイッチ回路１６０２をオンさせる制御信号が制御信号入力端子１６０７に入力される。これにより擬似グランド１６０６とグランド１６０５とがショートされて被制御回路１６０１が通常動作を行うことになる。また逆に、被制御回路１６０１の静止時には、スイッチ回路１６０２をオフさせる制御信号が制御信号入力端子１６０７に入力される。これにより擬似グランド１６０６とグランド１６０５とは遮断された状態になる。電源遮断時において擬似グランド１６０６の電位は、被制御回路１６０１の静止時リーク電流とスイッチ回路１６０２のリーク電流とが釣り合うところまで上昇する。被制御回路１６０１の静止状態において電源を遮断するこの電源制御形態は、同静止状態で電源遮断を行わない他の電源制御形態に比して、リーク電流を大きく削減することが出来る。
以上説明したように、回路の動作やデータ保持に不要となるブロックにおいて選択的に電源遮断制御を行う電源遮断技術を採用すると、リーク電流を削減することが出来る。そのため、この技術はＬＳＩの消費電力の低減に大きな効果を発揮する。しかしながら、このような電源遮断技術には、瞬時電流の発生という課題がある。以下、説明する。図１７は電源遮断技術における瞬時電流を簡単に説明する図である。
電源遮断状態において、擬似グランド１６０６は電圧レベル１７０１まで上昇しているが、スイッチ回路１６０２がオンして電源供給状態に移行すると擬似グランド１６０６は電圧レベル１７０２まで急激に降下する。このとき、被制御回路１６０１に蓄積されている電荷がスイッチ回路１６０２を通してグランド１６０５に向かって引き抜かれることになり、大きな瞬時電流１７０５が流れる。瞬時電流１７０５が発生する前は電源遮断状態のリーク電流１７０３が流れており、瞬時電流１７０５が発生した後は電源供給状態のリーク電流１７０４が流れている。またこのリーク電流１７０４はリーク電流１７０３より大きい。
瞬時電流１７０５が流れると、寄生抵抗によるＩＲ−Ｄｒｏｐが発生しグランド１６０５の電位にノイズが発生する。そのため、静止状態であるこの回路ブロックに動作状態である他の回路ブロックがグランド１６０５を介して接続されていると、静止状態であるこの回路ブロックで生じたノイズが動作状態である他の回路ブロックに伝播してしまい、このことが誤動作の要因になる。
この瞬時電流の課題対策として従来から様々な提案がなされている。図１８は特許文献１に提示された第１の提案を簡単に説明したものである。第１の提案では、被制御回路１８０１とスイッチ回路配置領域１８０３との間に電流モニター回路１８０９が設けられる。スイッチ回路１８０２にはＬＳＩ側から制御信号が入力されず、これに換わって電源遮断スイッチ制御回路１８０８からその出力信号が入力される。このとき電源遮断スイッチ制御回路１８０８は電流モニター回路１８０９からの信号に基づいて、スイッチ回路１８０２に出力する出力信号を決定する。これによりスイッチ回路１８０２を流れる電流が一定電流値以上になることが抑えられる。
しかしながら、第１の提案では電源遮断スイッチ制御回路１８０８や電流モニター回路１８０９などの回路が必要であり、それらの制御系は複雑なものとなる。また、電流モニター回路１８０９の配置では、電流モニター回路１８０９の影響が被制御回路１８０１に及ばないように寄生抵抗などの発生を考慮した設計をする必要がある。このように、第１の提案においても容易に瞬時電流の課題を解決できるものではない。
図１９は特許文献２に提示された第２の提案を簡単に説明したものである。第２の提案では、スイッチ回路１９０２の各基板ノードは基板バイアス制御回路１９０８に接続される。電源遮断状態から電源供給状態に遷移するとき瞬時電流が流れるが、このとき基板バイアス制御回路１９０８から出力される逆方向基板バイアスがスイッチ回路１９０２に印加される。これにより、スイッチ回路１９０２の電流能力が低減される。その結果、瞬時電流が削減される。
しかしながら、第２の提案では、スイッチ回路１９０２の電流能力を基板バイアス制御により抑制するため、その効果は限られたものであり、瞬時電流を根本的に解決できるものではない。
また、特許文献３は出力回路に関するもので対象と用途が異なり、これは電流能力の小さいものから大きいものまでを時間をずらしながら駆動するものである。この考え方を電源遮断制御に用いれば、多少の瞬時電流削減は可能であるが、回路の誤動作を根本的に解決するだけの瞬時電流の削減効果は保証できなない。
特開２００７−１７９３４５号公報 特開２００７−２０１４１４号公報 特開平１−２７９６３１号公報
上記した通り、従来の電源遮断技術は、ＬＳＩのリーク電流削減に効果的であるものの、瞬時電流が課題であった。この瞬時電流の対策として上述した複数の提案がなされているが、回路構成が複雑で適用が困難である、ある程度の効果はあるものの根本的解決にならないなど、その効果は十分なものとはいえない。
上記課題を解決するために本発明の半導体集積回路装置は、
各々異なる電流能力を有する複数のトランジスタを有し、被制御回路に対する電源の供給制御を行うスイッチ回路と、
非導通状態の前記複数のトランジスタを、最小の電流能力を有するトランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に遷移させる制御器と、
を備え、
前記複数のトランジスタは、前記被制御回路に並列に接続されており、電流能力の小さいものから大きいものまで順次接続され、
前記複数のトランジスタの各々は、各トランジスタが導通状態に遷移した際に前記被制御回路で生じる電源電位の変化が一定になる電流能力を有している。
本発明には、
前記制御器は、非導通状態の前記複数のトランジスタを、最小の電流能力を有するトランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に一定の時間間隔で遷移させる、
という態様がある。
本発明には、
前記制御器は、基準クロックに基づいて生成される制御信号を遅延させる遅延回路をさらに備え当該遅延回路の出力と前記制御信号との組み合わせによって規定される一定時間間隔で、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御する、
という態様がある。
本発明には、
前記遅延回路は、前記トランジスタそれぞれに対応して複数設けられるとともに、互いに直列に接続され、
前記遅延回路それぞれの出力端は、対応する前記トランジスタのベースにも接続され、
前記遅延回路それぞれは、列先頭に位置する前記遅延回路に入力される前記制御信号を、その列位置に応じて遅延したうえで、対応する前記トランジスタのベースに供給する、
という態様がある。
本発明には、
前記制御器は、基準クロックに基づいて生成される制御信号によって規定される一定時間間隔で、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御する、
という態様がある。
本発明には、
前記制御器は制御信号供給源をさらに備え、
前記制御信号供給源は、前記トランジスタそれぞれに対応して前記一定時間間隔で出力変移する前記制御信号を前記基準クロックに基づいて生成して、前記トランジスタのベースに供給する、
という態様がある。
本発明には、
前記制御器は、単一の前記制御信号と複数の前記遅延回路との組み合わせに基づいて前記一定時間間隔を規定する、
という態様がある。
本発明には、
前記制御器は、
複数の遅延回路部と、
各遅延回路部固有の前記制御信号を生成して前記遅延回路部それぞれに供給する制御信号供給源と、
を有し、
前記遅延回路部は、互いに直列に接続された複数の遅延回路を備え、
前記制御信号供給源は、各遅延回路部における最大遅延時間に相当する時間分だけ互いに時間的にずれた前記制御信号を生成して前記遅延回路部それぞれに供給する、
という態様がある。
本発明には、
前記被制御回路のソースバイアスを制御するソースバイアス制御回路を、
さらに備え、
前記制御器は、前記ソースバイアス制御回路が、ソースバイアス制御状態からソースバイアス解除状態に遷移する際には、非導通状態の前記複数のトランジスタを、最小の電流能力を有する前記トランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に一定の時間間隔で遷移させ、
前記制御器は、前記ソースバイアス制御回路が、ソースバイアス解除状態からソースバイアス制御状態に遷移する際には、導通状態の前記複数のトランジスタを、最大の電流能力を有する前記トランジスタから最小の電流能力を有するトランジスタまで順次導通状態から非導通状態に一定の時間間隔で遷移させる、
という態様がある。
本発明には、
前記被制御回路は、高電圧側電源と低電圧側電源とを備え、
前記トランジスタは前記高電圧側電源による前記被制御回路への電源供給を制御する、
という態様がある。
本発明の通信装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続された高周波送受信インターフェース部と、
前記半導体集積回路装置に接続された外部入力インターフェース部と、
を備え、
前記制御器は、前記高周波送受信インターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の情報再生装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたチューナと、
前記半導体集積回路装置に接続されたインターフェース部と、
を備え、
前記制御器は、前記チューナまたは前記インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の画像表示装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたネットワークインターフェース部と、
前記半導体集積回路装置に接続された外部入力インターフェース部と、
を備え、
前記制御器は、前記ネットワークインターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の電子装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたＣＣＤインターフェース部と、
前記半導体集積回路装置に接続された外部入力インターフェース部と、
を備え、
前記制御器は、前記ＣＣＤインターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の電子制御装置は、
本発明の半導体集積回路装置と、
前記半導体集積回路装置に接続されたナビゲーションインターフェース部と、
を備え、
前記制御器は、前記ナビゲーションインターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明の移動体は、
本発明の電子制御装置と、
前記半導体集積回路装置に接続されたエンジントランスミッションインターフェース部と、
を備え、
前記制御器は、前記ナビゲーションインターフェース部または前記エンジントランスミッションインターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する。
本発明は、ＬＳＩのリーク電流削減に効果的な電源遮断技術における大きな課題である瞬時電流を抑制することが出来、瞬時電流を起因とする電源ノイズの発生およびそれによる回路の誤動作を防ぐことが出来る。
また、本発明は、
・被制御回路のソースバイアスを制御してリーク電流を削減するソースバイアス制御技術に応用することができる、
・ソースバイアス制御時とソースバイアス解除時の間の遷移中におけるソース電位の急峻な変化を抑制することができる、
ことから、ソースバイアス制御時に被制御回路で保持されているデータが破壊される危険を回避することが可能となる。
以上のように、本発明を用いることでＬＳＩの低消費電力化技術の課題を解決することができて、結果的にＬＳＩの低消費電力化を実現することができる。
本発明の第１の実施形態を示す回路図である。 本発明の擬似グランドの電位および電流の変化を示す図である。 本発明の第２の実施形態を示す回路図である。 本発明の第３の実施形態を示す回路図である。 本発明の第４の実施形態を示す回路図である。 本発明に係る半導体集積回路装置を備えた通信装置の概観図である。 本発明と通信装置の関係を示したブロック図である。 本発明に係る半導体集積回路装置を備えた情報再生装置の概観図である。 本発明と情報再生装置の関係を示したブロック図である。 本発明に係る半導体集積回路装置を備えた画像表示装置の概観図である。 本発明と画像表示装置の関係を示したブロック図である。 本発明に係る半導体集積回路装置を備えた電子装置の概観図である。 本発明と電子装置の関係を示したブロック図である。 本発明に係る半導体集積回路装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観図である。 本発明と電子制御装置及びその電子制御装置を備えた移動体との関係を示したブロック図である。 従来時術の電源遮断制御を示す回路図である。 従来技術の擬似グランドの電位および電流の変化を示す図である。 従来技術の瞬時電流削減対策１を示す回路図である。 従来技術の瞬時電流削減対策２を示す回路図である。
（第１の実施の形態）
図１は本発明の第１の実施の形態を示したものである。本実施の形態の半導体集積回路装置は、被制御回路１０１と、スイッチ回路配置領域１０３と、遅延回路配置領域１０５とを有する。被制御回路１０１は電源１０６および擬似グランド１０８に接続されている。スイッチ回路配置領域１０３にはスイッチ回路１０２が設けられている。スイッチ回路１０２は電源の供給および遮断を制御する機能を有する複数のトランジスタＰＳＷ1〜n（ｎはトランジスタ総数）から構成されている。各トランジスタＰＳＷ1〜nは、電流能力が連続的に異なっている。つまり、スイッチ回路配置領域１０３には、最小電流能力を有するトランジスタＰＳＷ1から最大電流能力を有するトランジスタＰＳＷnに至る複数のトランジスタからなるスイッチ回路１０２が設けられている。トランジスタＰＳＷ1〜nは、スイッチ回路配置領域１０３においてその電流能力順に沿って並列配置される、という規則性に沿って設けられている。各トランジスタＰＳＷ1〜nは、擬似グランド１０８とグランド１０７との間に並列配置されている。全てのトランジスタＰＳＷ1〜nにおいて、そのドレインは擬似グランド１０８に接続され、そのソースとその基板とはグランド１０７に接続されている。
遅延回路配置領域１０５には、トランジスタＰＳＷ1〜nと同数の遅延回路１０４1〜nが配置されている。遅延回路１０４1〜nそれぞれは全て同じ遅延値になるようにその特性が調整されている。遅延回路１０４1〜nは複数の第１〜第ｍの遅延回路部１０４Ａ1〜m（ｍは遅延回路部総数）に分けられている。第１の遅延回路部１０４Ａ1は、回路接続方向先頭に位置し、第ｍの遅延回路部１０４Ａmは、末尾に位置する。第１〜第ｍの遅延回路部１０４Ａ1〜mそれぞれは、複数の遅延回路１０４Ｂ1〜i（図１では、ｉは３）から構成されている。各遅延回路部１０４Ａ1〜mにおいては、各部を構成する遅延回路１０４Ｂ1〜iどうしが直列接続されている。すなわち、その入力端とその出力端とが互いにチェーン状に連結接続されている。さらに各遅延回路１０４1〜nの出力端は、その遅延回路１０４1〜nに対応して設けられたトランジスタＰＳＷ1〜nのゲートに接続されている。このように、本実施の形態の説明では、同一の遅延回路に、遅延回路１０４全体における通し番号符号１０４1〜nと、第１〜第ｍの遅延回路部１０４Ａ1〜mにおける通し番号符号１０４Ｂ1〜iという２つの符号が付されている。
さらに本実施の形態の半導体集積回路装置は、ＬＳＩの基準クロックに基づいて第１〜第ｍの遅延回路部１０４Ａ1〜m固有の制御信号を生成して第１〜第ｍの遅延回路部１０４Ａ1〜mそれぞれに供給する制御信号供給源１３１Ａを備える。本実施の形態では、制御信号供給源１３１Ａと遅延回路１０４1〜nとから制御器１３０Ａが構成されている。
上記のようにして遅延回路１０４1〜nに接続されているトランジスタＰＳＷ1〜nは、遅延回路１０４1〜nと同様、複数の第１〜第ｍのトランジスタ部ＰＳＷＡ1〜m（ｍはトランジスタ部総数）に分けらたうえで、第１〜第ｍのトランジスタ部ＰＳＷＡ1〜mは、複数のトランジスタＰＳＷＢ1〜i（図１では、ｉは３）から構成されている。
第１〜第ｍの遅延回路部１０４Ａ1〜mそれぞれに対応して第１〜第ｍの制御信号入力端子１０９1〜mが設けられている。第１〜第ｍの制御信号入力端子１０９1〜mには、制御信号供給源１３１Ａで生成される制御信号が入力される。第ｘの制御信号入力端子１０９xは、対応する第ｘの遅延回路部１０４Ａxにおいて、回路接続方向の先頭に位置する遅延回路１０４Ｂ1に接続されている（ｘは、１からｍの間の任意の自然数）。したがって、第ｘの制御信号入力端子１０９xに入力される制御信号は、第ｘの遅延回路部１０４Ａxの回路接続方向先頭に位置する遅延回路１０４Ｂ1に入力されたのち、第ｘの遅延回路部１０４Ａxを構成する各遅延回路１０４Ｂ1〜iで順次遅延されながら遅延回路部内で伝達されたうえで各遅延回路１０４Ｂ1〜iから、その遅延回路１０４Ｂ1〜iに対応するトランジスタＰＳＷＢ1〜iのゲートに供給される。
遅延回路１０４1〜nとトランジスタＰＳＷ1〜nとの間の接続構成は、次のように設定されている。すなわち、最小の電流能力を有するトランジスタＰＳＷ1が最初に導通し、そののち、電流能力の低い順に沿って各トランジスタＰＳＷ1〜nが順次導通し、最後に最大の電流能力を有するトランジスタＰＳＷnが導通する導通順序が実現されるように上記接続構成は設定されている。
具体的には、任意の第ｙの遅延回路部１０４Ａyと、その第ｙの遅延回路部１０４Ａyに対応する第ｙのトランジスタ部ＰＳＷＡyとを想定した場合（ｙは、１からｍの間の自然数）、
・第ｙの遅延回路部１０４Ａyにおいて回路接続方向の先頭に位置する遅延回路１０４Ｂ1は、第ｙのトランジスタ部ＰＳＷＡyにおいて最小電流能力を有するトランジスタＰＳＷＢ1に接続される、
・回路接続方向の次に位置する遅延回路１０４Ｂ2は、第ｙのトランジスタ部ＰＳＷＡyにおいて２番目に小さい電流能力を有するトランジスタＰＳＷＢ2に接続される、
・回路接続方向の末尾に位置する遅延回路１０４Ｂiは、第ｙのトランジスタ部ＰＳＷＡyにおいて最も大きい電流能力を有するトランジスタＰＳＷＢiに接続される、
といったように、
第ｙの遅延回路部１０４Ａyを構成する遅延回路１０４Ｂ1〜iはその回路接続方向の降順に沿い、かつ第ｙのトランジスタ部ＰＳＷＡyを構成するトランジスタＰＳＷＢ1〜iはその電流能力の昇順に沿って、第ｙの遅延回路部１０４Ａyと第ｙのトランジスタ部ＰＳＷＡyとは互いに順次接続されている。
トランジスタＰＳＷ1〜nにおいて、前述した導通順序を実現させるためには、上述したトランジスタＰＳＷ1〜nと遅延回路１０４1〜nとの間の接続構成を備えたうえで、さらに、制御信号供給源１３０Ａが第１〜第ｍの制御信号入力端子１０９1〜mに供給する制御信号において、次のような供給制御が実施される。
隣接する第ｐの遅延回路部１０４Ａpと第ｐ＋１の遅延回路部１０４Ａp+1（ｐは、１からｍ−１の間の任意の自然数）とにそれぞれ供給される制御信号を、それぞれ第ｐの制御信号、第ｐ＋１の制御信号とし、各遅延回路１０４1〜nによって制御信号が遅延される時間量を遅延時間Ｔとすると、第ｐの制御信号が遅延回路部１０４Ａpに供給されるタイミングＴＭpと、第ｐ＋１の制御信号が第ｐ＋１の遅延回路部１０４Ａp+1に供給されるタイミングＴＭp+1との間の差分ｄｆは、第ｐの遅延回路部１０４Ａpを構成する遅延回路１０４Ｂ1〜iの総遅延時間Ｔ×ｉに余裕時間αを加算した時間長に設定される（ｄｆ＝Ｔ×ｉ＋α）。
このような構成を備えた本実施の形態の半導体集積回路装置において、電源遮断状態から電源供給状態に復帰する場合、まず、遅延回路接続方向の先頭に位置する第１の遅延回路部１０４Ａ1に接続された制御信号入力端子１０９1に第１のトランジスタ部ＰＳＷＡ1の各トランジスタＰＳＷＢ1〜iをオンさせる第１の制御信号が制御信号供給源１３１Ａから供給されると、電流能力の最も小さいトランジスタＰＳＷＢ1から順番に遅延回路１０４の遅延時間ｄだけ順次遅れて各トランジスタＰＳＷＢ1〜iがそれぞれオンしていく。そして、第１の遅延回路部１０４Ａ1に接続された第１のトランジスタ部ＰＳＷＡ1のトランジスタＰＳＷ1〜iが全てオンした後さらに一定の余裕時間αが経つと、第２の遅延回路部１０４Ａ2に接続された第２の制御信号入力端子１０９2に第２の制御信号が制御信号供給源１３１Ａから供給される。このようにして、トランジスタＰＳＷ1〜nは、第１〜第ｍのトランジスタ部ＰＳＷ1〜mに区分されているにも拘わらず、電流能力が小さいものから順番にオンしていく動作をする。
図２は第１の実施の形態における電源遮断状態から電源供給状態への復帰時の擬似グランド１０８と、そこを流れる電流特性を表している。電流能力が小さいものから順番にトランジスタＰＳＷ1〜nがオンすることで、電源遮断時の擬似グランド１０８の電位レベル２０１から電源供給時の擬似グランド１０８の電位レベル２０２まで、擬似グランド１０８の電位が階段状に落ちていく。図２おけるＴ１〜Ｔｎはそれぞれ遅延回路１０４1〜nにより作られる遅延時間であり、基本的に同じ値のものである。Ｖ１〜ＶｎはトランジスタＰＳＷ1〜nがオンすることにより発生する電位差である。電位差Ｖ１〜Ｖｎも基本的には同じ電位差であることが望ましい。トランジスタＰＳＷ1〜nのサイズを決定する際には被制御回路１０１およびスイッチ回路１０２（トランジスタＰＳＷ1〜n）の加工プロセス,印加電圧,発生温度などの各ばらつきを考慮して決定しなければならない。
このようにトランジスタＰＳＷ1〜nを、段階的にかつ電流能力の小さなものから順番にオンさせることで、被制御回路１０１に溜まった電荷を少しずつ段階的に引き抜くことが出来る。そのため、瞬時電流２０５を問題のない極めて小さいレベルまで小さくすることが可能となる。なお、瞬時電流２０５が流れる前は電源遮断時のリーク電流２０３が流れ、瞬時電流２０５が流れた後は電源供給時のリーク電流２０４が流れる。このとき、リーク電流２０３はリーク電流２０４より小さくなる。
なお、遅延時間Ｔ１〜Ｔｎは遅延回路１０４1〜nにより自由に決定することが可能であり、全体の電位変化傾きを小さくするほど瞬時電流削減に効果が望める。また、電位差Ｖ１〜ＶｎはトランジスタＰＳＷ1〜nの電流能力を調整することで決定することが出来る。また、トランジスタＰＳＷ1〜nの電流能力は例えばトランジスタのチャネル長、チャネル幅などにより自由に調整することが可能である。この電位差Ｖ１〜Ｖｎの値を小さくすればするほど、瞬時電流削減に効果が望める。
なお、遅延回路１０４1〜nの個数は基本的にトランジスタＰＳＷ1〜nと同じ数であるが、各トランジスタＰＳＷ1〜nが一定の時間間隔でオンしていけるのであれば、遅延回路グループ１０４Ａ1〜mにおいて、回路接続方向の先頭に位置する遅延回路１０４Ｂ1を省略することも可能である。
なお、遅延時間Ｔ１〜Ｔｎおよび電位差Ｖ１〜Ｖｎの値は基本的に同じであるが、効率的に瞬時電流を下げるため、また遷移時間を問題ないレベルまで早めるために意図的に値を変えることも可能である。
（第２の実施の形態）
図３は本発明の第２の実施の形態を示したものである。基本的な構成は第１の実施の形態と同じであるが、本実施の形態の制御器１３０Ｂでは実施の形態１とは異なり制御信号入力端子１０９は一つしか存在せず、また、制御信号供給源１３１Ａは設けられていない。制御器１３０Ｂでは、ＬＳＩの基準クロックに基づいて生成される単一の制御信号が制御器１３０Ｂに供給される。また、遅延回路１０４1〜nは、グループ分けされることなく、すべて直列に接続されており、先頭の遅延回路１０４1に制御信号が供給される。
スイッチ回路１０２を構成するトランジスタＰＳＷ1〜nを、単一の制御信号に基づいてその電流能力の小さいものから順次オンさせていく時間間隔は遅延回路１０４1〜nにおける遅延時間調整により行われる。この実施形態の制御器１３０Ｂでは、単一の御信号入力端子１０９を設けることで、遅延回路１０４1〜nとトランジスタ1〜nとをグループ分けしていない。この実施の形態で得られる瞬時電流削減効果は第１の実施の形態と同じであるが、さらに制御信号が一つで済むので半導体集積回路側の制御機構（制御信号供給源）や信号線のレイアウトが容易である。
（実施の形態３）
図４は本発明の第３の実施の形態を示したものである。基本的な構成は第１の実施の形態と同じであるが、この実施の形態の制御器１３０Ｃでは第１の実施の形態とは異なり、遅延回路１０４1〜nは設けられておらず、それに換って、制御信号供給源１３１Ｂが設けられている。また、制御信号入力端子１０７1〜nがトランジスタＰＳＷ1〜nと同じ数だけ存在し、それぞれ異なるトランジスタＰＳＷ1〜nのゲートに接続されている。制御信号供給源１３１Ｂは、トランジスタＰＳＷ1〜nそれぞれに対応して一定時間間隔で出力変移する第１〜第ｎの制御信号をＬＳＩの基準クロックに基づいて生成したうえで、生成した第１〜第ｎの制御信号を各制御信号入力端子１０７1〜nを供給している。制御信号入力端子１０７1〜nは、受け取った第１〜第ｎの制御信号を、対応するトランジスタＰＳＷ1〜nそれぞれに供給している。
各トランジスタＰＳＷ1〜nのオン制御は次のように実施される。すなわち、制御信号入力端子１０７1〜nに入力第１〜第ｎの制御信号に基づいて、トランジスタＰＳＷ1〜nは電流能力の小さい方から順次オン制御される。この実施形態の得られる瞬時電流削減効果としては第１の実施の形態と同じであるが、さらに遅延回路を用いないため小面積化が可能である。
（実施の形態４）
図５は本発明の第４の実施の形態を示したものである。基本的な構成は第１の実施の形態と同じであるが、この実施の形態の制御器１３０Ｄでは、第１の実施の形態の構成（制御器１３０Ａ）に、さらにソースバイアス制御回路５１０を追加している。ソースバイアス制御回路５１０は電流源や抵抗素子からなり、グランド１０７と擬似グランド１０８との間に配置されている。ソースバイアス制御回路５１０は、スイッチ回路１０２が遮断状態になっても、ソースバイアス制御回路５１０に流れる電流と、被制御回路１０１に流れるリーク電流とが釣り合う電圧に擬似グランド１０８を固定するものである。ソースバイアス制御回路５１０を設けることは、電源制御と同様の効果があり、回路ブロックの制御単位を細かく出来ることから技術的な優位性がある。
但し、この技術は擬似グランド１０８の電位変化が急峻であると、被制御回路１０１で保持されているデータを破壊させる可能性がある。そこで、第１の実施の形態と同様に擬似グランド１０８の電位変化を調整する事により、ソースバイアス制御回路５１０の誤動作を回避することが可能となる。
以上、本発明の実施形態を説明したが、本発明はグランド側を制御する電源制御やソースバイアスのみならず、電源側を制御する場合でも同様の構成で作ることが出来、同様の効果を得ることが出来る。
なお、本発明のスイッチ回路１０２はスイッチ回路領域に配置されているが、このスイッチ回路領域１０５は分割して配置されてもかまわない。
なお、本発明は電源遮断状態から電源供給状態への遷移時だけではなく、同様に電源供給状態から電源遮断状態への遷移時にも応用できる。その場合は一定の時間間隔で電流能力の大きい側から順番にスイッチ回路１０２をオフしていくことで容易に実現できる。
次に、本発明の半導体集積回路を備えた実施の形態に関して説明する。図６は、本発明に係る半導体集積回路装置を備えた通信装置の一例である携帯電話６０１の概観を示す。携帯電話６０１は、ベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３を備えている。ベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３は、本発明に係る半導体集積回路装置を有する半導体集積回路である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３並びにこれらを備えた携帯電話６０１についてもまた低電力動作が可能となる。さらに、携帯電話６０１が備えている半導体集積回路であってベースバンドＬＳＩ６０２及びアプリケーションＬＳＩ６０３以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図７は本発明と通信装置の関係を示したブロック図である。ベースバンドＬＳＩ６０２における本発明の動作は、
・ベースバンドＬＳＩ６０２内のタイマーを認識した結果に基づいて定期的に電気信号が高周波送受信インターフェース部１５０１または外部入力インターフェース部１５０２を通りベースバンドＬＳＩ６０２へ伝わること、
・携帯電話６０１のアンテナで受信した高周波信号に基づいて電気信号が高周波送受信インターフェース部１５０１を通りベースバンドＬＳＩ６０２へ伝わること、
・携帯電話６０１のキーボードに対する入力等に基づいて電気信号が外部入力インターフェース部１５０２を通りベースバンドＬＳＩ６０２へ伝わること、
で実行される。
また、アプリケーションＬＳＩ６０３における本発明の動作は、
・携帯電話６０１のキーボードに対する入力等に基づいて電気信号が外部入力インターフェース部１５０２を通りアプリケーションＬＳＩ６０３へ伝わること、
で実行される。
なお、図７は本発明と通信装置の関係を一例として示したものであり、携帯電話６０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
また、本発明に係る半導体集積回路装置を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機/受信機や、データ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線/無線や光通信/電気通信の別を問わず、また、デジタル方式/アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
図８は、本発明に係る半導体集積回路装置を備えた情報再生装置の一例である光ディスク装置８０１の概観を示す。光ディスク装置８０１は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ８０２と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ８０３とを備えている。メディア信号処理ＬＳＩ８０２と誤り訂正・サーボ処理ＬＳＩ８０３とは、本発明に係る半導体集積回路装置を有する半導体集積回路である。
本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ８０２と誤り訂正・サーボ処理ＬＳＩ８０３とは低電力動作が可能となる。さらにはこれらのＬＳＩ８０２,８０３を備えた光ディスク装置８０１もまた低電力動作が可能となる。
さらに、光ディスク装置８０１が備えている半導体集積回路であってメディア信号処理ＬＳＩ８０２や誤り訂正・サーボ処理ＬＳＩ８０３以外の半導体集積回路についても、その半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図９は本発明と情報再生装置の関係を示したブロック図である。メディア信号処理ＬＳＩ８０２における本発明の動作は、
・光ディスク装置８０１に対する赤外線入力やボタン入力、
・光ディスク装置８０１が有するアンテナに対する電波（高周波）入力、
・ＤＶＤ信号の出力、
等に基づいて、電気信号がインターフェース部１５０３やチューナ１５０４を通りメディア信号処理ＬＳＩ８０２へ伝わることで実行される。
また、誤り訂正・サーボ処理ＬＳＩ８０３における本発明の動作は、
・光ディスク装置８０１に対する赤外線入力やボタン入力、
・ＤＶＤ信号の出力、
等に基づいて、電気信号がインターフェース部１５０３を通り誤り訂正・サーボ処理ＬＳＩ８０３へ伝わることで実行される。
なお、図９は本発明と情報再生装置の関係を一例として示したものであり、光ディスク装置８０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
なお、本発明に係る半導体集積回路装置を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
図１０は、本発明に係る半導体集積回路装置を備えた画像表示装置の概観を示す。テレビジョン受像機１００１は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ１００２と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ１００３とを備えている。そして、画像・音声処理ＬＳＩ１００２及びディスプレイ・音源制御ＬＳＩ１００３は、本発明に係る半導体集積回路装置を有する半導体集積回路である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ１００２とディスプレイ・音源制御ＬＳＩ１００３とは低電力動作が可能となる。さらには、これらのＬＳＩ１００２,１００３を備えたテレビジョン受像機１００１もまた低電力動作が可能となる。
さらに、テレビジョン受像機１００１が備えている半導体集積回路であって画像・音声処理ＬＳＩ１００２やディスプレイ・音源制御ＬＳＩ１００３以外の半導体集積回路についても、その半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図１１は本発明と画像表示装置の関係を示したブロック図である。画像・音声処理ＬＳＩ１００２における本発明の動作は、
・テレビジョン受像機１００１に対する赤外線入力やボタン入力、
・テレビジョン受像機１００１が有するアンテナに対する電波（高周波）入力、
・テレビジョン受像機１００１に対するビデオ信号入力、
等に基づいて、電気信号がネットワークインターフェース部１５０５または外部入力インターフェース部１５０６を通り画像・音声処理ＬＳＩ１００２へ伝わることで実行される。
また、ディスプレイ・音源制御ＬＳＩ１００３における本発明の動作は、
・テレビジョン受像機１００１に対する赤外線入力やボタン入力、
・テレビジョン受像機１００１が有するアンテナに対する電波（高周波）入力、
・テレビジョン受像機１００１に対するビデオ信号入力、
等に基づいて電気信号がネットワークインターフェース部１５０５または外部入力インターフェース部１５０６を通りディスプレイ・音源制御ＬＳＩ１００３へ伝わることで実行される。
なお、図１１は本発明と情報再生装置の関係を一例として示したものであり、テレビジョン受像機１００１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
なお、本発明に係る半導体集積回路装置を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
図１２は、本発明に係る半導体集積回路装置を備えた電子装置の一例であるデジタルカメラ１２０１の概観を示す。デジタルカメラ１２０１は、本発明に係る半導体集積回路装置を有する半導体集積回路である信号処理ＬＳＩ１２０２を備えている。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ１２０２は低電力動作が可能となる。さらには、信号処理ＬＳＩ１２０２を備えたデジタルカメラ１２０１もまた低電力動作が可能となる。
さらに、デジタルカメラ１２０１が備えている半導体集積回路であって信号処理ＬＳＩ１２０２以外の半導体集積回路についても、その半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。
図１３は本発明と電子装置の関係を示したブロック図である。信号処理ＬＳＩ１２０２における本発明の動作は、
・デジタルカメラ１２０１に対する赤外線入力やボタン入力、
・デジタルカメラ１２０１が有するＣＣＤからの出力、
等に基づいて、電気信号が外部入力インターフェース部１５０７７ＣＣＤインターフェース部１５０８を通り信号処理ＬＳＩ１２０２へ伝わることで実行される。
なお、図１３は本発明と電子装置の関係を一例として示したものであり、デジタルカメラ１２０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
また、本発明に係る半導体集積回路装置を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
図１４は、本発明の半導体集積回路装置が組み込まれた電子制御装置を備えた移動体の一例である自動車１４０１の概観を示す。自動車１４０１は、電子制御装置１４０２を備えている。電子制御装置１４０２は、本発明に係る半導体集積回路装置を有する半導体集積回路であって、自動車１４０１のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ１４０３を備えている。また、自動車１４０１は、ナビゲーション装置１４０４を備えている。ナビゲーション装置１４０４もまた電子制御装置１４０２と同様に、本発明に係る半導体集積回路装置を有する半導体集積回路であるナビゲーション用ＬＳＩ１４０５を備えている。
本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ１４０３やこれを備えた電子制御装置１４０２ｙは低電力動作が可能となる。同様に、ナビゲーション用ＬＳＩ１４０５やこれを備えたナビゲーション装置１４０４もまた低電力動作が可能となる。
さらに、電子制御装置１４０２が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ１４０３以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置１４０４についても同様のことが言える。そして、電子制御装置１４０２の低消費電力化によって、自動車１４０１における消費電力も低減することができる。
図１５は本発明と電子制御装置及びその電子制御装置を備えた移動体の関係を示したブロック図である。エンジン・トランスミッション制御ＬＳＩ１４０３における本発明の動作は、
・自動車１４０１のアクセル、ブレーキ、ギアなどの動作を電子制御装置１４０２が感知することで生成される電気信号がエンジントランスミッションインターフェース部１５０９を通り、エンジン・トランスミッション制御ＬＳＩ１４０３へ伝わることで実行される。
また、ナビゲーション用ＬＳＩ１４０５における本発明の動作は、
・自動車１４０１が有するＴＶアンテナに対する電波（高周波）入力、
・ナビゲーション装置１４０４に対する赤外線入力やボタン入力などをナビゲーション装置１４０４が感知することで生成される電気信号がナビゲーションインターフェース部１５１０を通り、ナビゲーション用ＬＳＩ１４０５へ伝わることで実行される。
なお、図１５は本発明と電子制御装置及びその電子制御装置を備えた移動体の関係を一例として示したものであり、自動車１４０１及び電子制御装置１４０２、ナビゲーション装置１４０４の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加および構成を変えてもいい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
なお、本発明に係る半導体集積回路装置を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
また、本発明に係る半導体集積回路装置を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
本発明により、電源遮断技術、ソースバイアス制御技術の回路誤動作の課題を解決することが出来る。また、その方法は非常に簡単かつ容易に実現できるため、応用例も期待できる。以上のようにＬＳＩの低消費電力化技術を適用した場合の大きな課題を解決することが出来、結果としてＬＳＩの低消費電力化効果を最大限大きくすることが出来る。
１０１ 被制御回路
１０２ スイッチ回路
１０３ スイッチ回路配置領域
１０４1〜n 遅延回路
１０４Ａ1〜m 遅延回路部
１０４Ｂ1〜i 遅延回路
ＰＳＷ1〜n トランジスタ
ＰＳＷＡ1〜m トランジスタ部
ＰＳＷＢ1〜i トランジスタ
１０５ 遅延回路配置領域
１０６ 電源
１０７ グランド
１０８ 擬似グランド
１０９1〜m 制御信号入力端子
１３０Ａ 制御器
１３０Ｂ 制御器
１３０Ｃ 制御器
１３１Ａ 制御信号供給源
１３１Ｂ 制御信号供給源
２０１ 電源遮断時の擬似グランド電圧値
２０２ 電源供給時の擬似グランド電圧値
２０３ 電源遮断時の擬似グランド電流値
２０４ 電源供給時の擬似グランド電流値
２０５ 瞬時電流
５１０ ソースバイアス制御回路
６０１ 携帯電話
６０２ ベースバンドＬＳＩ
６０３ アプリケーションＬＳＩ
８０１ 光ディスク装置
８０２ メディア信号処理ＬＳＩ
８０３ 誤り訂正・サーボ処理ＬＳＩ
１００１ テレビジョン受像機
１００２ 画像・音声処理ＬＳＩ
１００３ ディスプレイ・音源制御ＬＳＩ
１２０１ デジタルカメラ
１２０２ 信号処理ＬＳＩ
１４０１ 自動車
１４０２ 電子制御装置
１４０３ エンジン・トランスミッション制御ＬＳＩ
１４０４ ナビゲーション装置
１４０５ ナビゲーション用ＬＳＩ
１５０１ 高周波インターフェース部
１５０２ 外部入力インターフェース部
１５０３ インターフェース部
１５０４ チューナ
１５０５ ネットワークインターフェース部
１５０６ 外部入力インターフェース部
１５０７ 外部入力インターフェース部
１５０８ ＣＣＤインターフェース部
１５０９ エンジントランスミッションインターフェース部
１５１０ ナビゲーションインターフェース部

Claims (21)

  1. 被制御回路に対する電源の供給制御を行うスイッチ回路を備え、
    前記スイッチ回路は、それぞれ異なる電流能力を有する複数のトランジスタを備え、
    前記トランジスタは、ある規則性を有して電流能力の小さいものから大きいものまで順次設けられている、
    半導体集積回路装置。
  2. 前記スイッチ回路を制御する制御器を、
    さらを備え、
    前記複数のトランジスタは、前記被制御回路に並列に接続されており、
    前記制御器は、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御することで、前記トランジスタに前記規則性を付与する、
    請求項１の半導体集積回路装置。
  3. 前記制御器は、非導通状態の前記複数のトランジスタを、最小の電流能力を有する前記トランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に一定の時間間隔で遷移させる、
    請求項２の半導体集積回路装置。
  4. 前記トランジスタそれぞれの電流能力は、各トランジスタが導通状態に遷移した際に前記被制御回路で生じる電源電位の変化が一定になるように設定されている、
    請求項３の半導体集積回路装置。
  5. 前記制御器は、導通状態の前記複数のトランジスタを、最大の電流能力を有する前記トランジスタから最小の電流能力を有するトランジスタまで順次導通状態から非導通状態に一定の時間間隔で遷移させる、
    請求項２の半導体集積回路装置。
  6. 前記トランジスタそれぞれの電流能力は、各トランジスタが非導通状態に遷移した際に前記被制御回路で生じる電源電位の変化が一定になるように設定されている、
    請求項５の半導体集積回路装置。
  7. 前記制御器は、基準クロックに基づいて生成される制御信号を遅延させる遅延回路をさらに備え当該遅延回路の出力と前記制御信号との組み合わせによって規定される一定時間間隔で、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御する、
    請求項２の半導体集積回路装置。
  8. 前記遅延回路は、前記トランジスタそれぞれに対応して複数設けられるとともに、互いに直列に接続され、
    前記遅延回路それぞれの出力端は、対応する前記トランジスタのベースにも接続され、
    前記遅延回路それぞれは、列先頭に位置する前記遅延回路に入力される前記制御信号を、その列位置に応じて遅延したうえで、対応する前記トランジスタのベースに供給する、
    請求項７の半導体集積回路。
  9. 前記制御器は、前記基準クロックに基づいて生成される制御信号によって規定される一定時間間隔で、前記トランジスタそれぞれを、その電流能力順に沿って順次導通制御する、
    請求項２の半導体集積回路装置。
  10. 前記制御器は制御信号供給源をさらに備え、
    前記制御信号供給源は、前記トランジスタそれぞれに対応して前記一定時間間隔で出力変移する前記制御信号を前記基準クロックに基づいて生成して、前記トランジスタのベースに供給する、
    請求項９の半導体集積回路装置。
  11. 前記制御器は、単一の前記制御信号と複数の前記遅延回路との組み合わせに基づいて前記一定時間間隔を規定する、
    請求項７の半導体集積回路装置。
  12. 前記制御器は、
    複数の遅延回路部と、
    各遅延回路部固有の前記制御信号を生成して前記遅延回路部それぞれに供給する制御信号供給源と、
    を有し、
    前記遅延回路部は、互いに直列に接続された複数の遅延回路を備え、
    前記制御信号供給源は、各遅延回路部における最大遅延時間に相当する時間分だけ互いに時間的にずれた前記制御信号を生成して前記遅延回路部それぞれに供給する、
    請求項７の半導体集積回路装置。
  13. 前記被制御回路のソースバイアスを制御するソースバイアス制御回路を、
    さらに備え、
    前記制御器は、前記ソースバイアス制御回路が、ソースバイアス制御状態からソースバイアス解除状態に遷移する際には、非導通状態の前記複数のトランジスタを、最小の電流能力を有する前記トランジスタから最大の電流能力を有するトランジスタまで順次非導通状態から導通状態に一定の時間間隔で遷移させ、
    前記制御器は、前記ソースバイアス制御回路が、ソースバイアス解除状態からソースバイアス制御状態に遷移する際には、導通状態の前記複数のトランジスタを、最大の電流能力を有する前記トランジスタから最小の電流能力を有するトランジスタまで順次導通状態から非導通状態に一定の時間間隔で遷移させる、
    請求項７の半導体集積回路装置。
  14. 前記被制御回路は、高電圧側電源と低電圧側電源とを備え、
    前記トランジスタは前記高電圧側電源による前記被制御回路への電源供給を制御する、
    請求項７の半導体集積回路装置。
  15. 前記被制御回路は、高電圧側電源と低電圧側電源とを備え、
    前記トランジスタは前記低電圧側電源による前記被制御回路への電源供給を制御する、
    請求項６の半導体集積回路装置。
  16. 請求項２の半導体集積回路装置と、
    前記半導体集積回路装置に接続された高周波送受信インターフェース部と、
    前記半導体集積回路装置に接続された外部入力インターフェース部と、
    を備え、
    前記制御器は、前記高周波送受信インターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する、
    通信装置。
  17. 請求項２の半導体集積回路装置と、
    前記半導体集積回路装置に接続されたチューナと、
    前記半導体集積回路装置に接続されたインターフェース部と、
    を備え、
    前記制御器は、前記チューナまたは前記インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する、
    情報再生装置。
  18. 請求項２の半導体集積回路装置と、
    前記半導体集積回路装置に接続されたネットワークインターフェース部と、
    前記半導体集積回路装置に接続された外部入力インターフェース部と、
    を備え、
    前記制御器は、前記ネットワークインターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する、
    画像表示装置。
  19. 請求項２の半導体集積回路装置と、
    前記半導体集積回路装置に接続されたＣＣＤインターフェース部と、
    前記半導体集積回路装置に接続された外部入力インターフェース部と、
    を備え、
    前記制御器は、前記ＣＣＤインターフェース部または前記外部入力インターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する、
    電子装置。
  20. 請求項２の半導体集積回路装置と、
    前記半導体集積回路装置に接続されたナビゲーションインターフェース部と、
    を備え、
    前記制御器は、前記ナビゲーションインターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する、
    電子制御装置。
  21. 請求項２０の電子制御装置と、
    前記半導体集積回路装置に接続されたエンジントランスミッションインターフェース部と、
    を備え、
    前記制御器は、前記ナビゲーションインターフェース部または前記エンジントランスミッションインターフェース部を介して前記半導体集積回路装置が受信する電気信号に基づいて、前記スイッチ回路を制御する、
    移動体。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5402471B2 (ja) * 2008-12-05 2014-01-29 ソニー株式会社 電源装置、電源ケーブル、および受信装置
JP5388663B2 (ja) * 2009-04-08 2014-01-15 株式会社東芝 半導体集積回路装置
WO2011021313A1 (ja) * 2009-08-18 2011-02-24 パナソニック株式会社 半導体集積回路
JP5391973B2 (ja) * 2009-09-30 2014-01-15 富士通株式会社 半導体装置及び半導体装置の電源制御方法
JP5061212B2 (ja) * 2010-03-29 2012-10-31 株式会社日立製作所 半導体装置およびその制御方法
US9252767B1 (en) * 2010-06-28 2016-02-02 Hittite Microwave Corporation Integrated switch module
JP5541143B2 (ja) * 2010-12-21 2014-07-09 富士通株式会社 半導体装置
US9201813B2 (en) * 2013-09-12 2015-12-01 Socionext Inc. Signal distribution circuitry
JP6320290B2 (ja) * 2014-12-22 2018-05-09 株式会社東芝 半導体集積回路
TWI666841B (zh) * 2018-07-20 2019-07-21 立積電子股份有限公司 信號開關裝置
JP2021027110A (ja) 2019-08-02 2021-02-22 キオクシア株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01279631A (ja) * 1988-05-02 1989-11-09 Toshiba Corp 半導体集積回路の出力回路
JPH0394503A (ja) 1989-09-06 1991-04-19 Onkyo Corp パワートランジスタ
JP3112047B2 (ja) * 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
KR100254134B1 (ko) * 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
US6316956B1 (en) * 1999-10-22 2001-11-13 Motorola, Inc. Multiple redundant reliability enhancement method for integrated circuits and transistors
JP3942007B2 (ja) * 2001-06-29 2007-07-11 株式会社ルネサステクノロジ 高周波電力増幅回路
JP2003252130A (ja) * 2002-03-01 2003-09-10 Denso Corp 車両エージェントシステム，ｅｃｕ
JP3951773B2 (ja) * 2002-03-28 2007-08-01 富士通株式会社 リーク電流遮断回路を有する半導体集積回路
JP2004229193A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 半導体装置
JP4290531B2 (ja) * 2003-11-14 2009-07-08 京セラ株式会社 携帯型電話装置
US7260322B2 (en) * 2004-01-21 2007-08-21 Olympus Corporation Changeable-lens camera, camera system, and focus detection device
US7135748B2 (en) * 2004-10-26 2006-11-14 Power Integrations, Inc. Integrated circuit with multi-length output transistor segment
JP5105462B2 (ja) * 2005-12-27 2012-12-26 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4812085B2 (ja) 2005-12-28 2011-11-09 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2007267162A (ja) * 2006-03-29 2007-10-11 Nec Electronics Corp 半導体集積回路
KR20080065015A (ko) * 2007-01-08 2008-07-11 삼성전자주식회사 광디스크장치 및 그 기록완료 동작 수행방법

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