JP2924800B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に複数回路の出力信号が同一方向に同時に遷移す
る出力同時動作時におけるノイズを低減する回路に関す
る。

【０００２】

【従来の技術】近時、半導体集積回路の高集積化により
入出力信号の数は飛躍的に増加している。これに伴って
出力信号が同時に同一方向に変化する、いわゆる出力同
時動作数も増加しているが、この出力同時動作によって
発生するノイズによる誤動作に対しては、従来以下に記
載するような対策が採られてきた。

【０００３】まず、第１の従来技術としては、電源端子
又はＧＮＤ端子を更に追加する（端子数を増やす）もの
である。出力同時動作による誤動作は、出力同時動作時
に電源電位から出力端子へ、或いは出力端子からＧＮＤ
電位へ流れる過渡電流による電圧降下や電位変動によ
り、同じ集積回路内にある入力回路の誤動作や、次段に
接続されている、別の集積回路の入力回路の誤動作を引
き起こすものである。

【０００４】例えばＧＮＤ端子が有するインダクタンス
及び直列抵抗の総和をそれぞれＬ及びＲとし、ＧＮＤ端
子に、過渡状態においてある時刻に、流れている直流電
流の総和をｉとすると、電位変動ΔＶは、次式（１）で
表される。

【０００５】

【数１】

【０００６】従って、ＧＮＤ端子を追加することによ
り、上記のインダクタンスＬや抵抗Ｒを小さくして、こ
の電位変動ΔＶを減少させる、というものである。

【０００７】第２の従来技術として、例えば特開昭６０
−１３０９２０号公報には、その概略を図６に示すよう
に、出力同時動作する出力回路に入力される入力信号の
タイミングを、予めずらすことにより、等価的に出力同
時動作と見做す出力信号の本数を減少させるようにした
方法が提案されている。すなわち、同公報には、同時動
作する論理ゲートの出力端に容量体（容量値はＣ１＜Ｃ
２＜Ｃ３）を接続することにより、次段の回路の入力タ
イミングを異ならしめ、次段の回路への同時出力を回避
し電源線路に流れる過渡電流を制御した構成が記載され
ている。

【０００８】また、第３の従来技術としては、例えば特
開平１−１１９０５１号公報には、その概略を図５に示
すように、同時動作する出力回路における回路定数や使
用端子を、予め変更し、出力同時動作のタイミングだけ
でなく、相互コンダクタンスｇｍも変化させて、出力同
時動作によって発生するノイズを抑制する方法が提案さ
れている。この場合、ＭＯＳトランジスタのｇｍがソー
ス・ドレイン領域のコンタクトの開け方に大きく依存す
るという性質を利用して、図５（Ｂ）、（Ｃ）に示すよ
うなコンタクト開孔法を使い分け、コンタクト工程以降
を上地工程としたゲートアレイ方式に適用した構成が記
載されている。

【０００９】

【発明が解決しようとする課題】上述した従来の技術は
下記記載の問題点を有している。

【００１０】まず、上記第１の従来技術では、電源端子
及びＧＮＤ端子が追加されるので、信号端子として使用
できる端子数が少なくなる（逆に、信号端子を減少させ
ないと端子数が増大する）、という問題点がある。すな
わち低レベルから高レベルへの出力同時動作には電源端
子を、また高レベルから低レベルへの同時動作にはＧＮ
Ｄ端子を、それぞれ追加しなくてはならないので、出力
同時動作対策として多数の電源端子及びＧＮＤ端子を追
加することになり、信号端子数の減少が著しくなってし
まう、という問題があった。

【００１１】また、上記第２の従来技術では、予め入力
信号のタイミングを変化させるため、変化させる時間の
調整が困難となり、且つこの変化させたタイミングによ
り、次段に接続された集積回路の設計が、より一層難し
くなる、という問題がある。

【００１２】さらに、上記第３の従来技術では、回路の
性能を低下させてノイズの発生を抑制しているので、回
路自身が持つ最高の性能を適用（あるいは実現）できな
い、という可能性があった。

【００１３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、回路特性を低下
させることなく、且つ電源端子やＧＮＤ端子の追加によ
る信号端子の減少を伴うことなく、出力同時動作による
誤動作を防止するようにした半導体集積回路を提供する
ことにある。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、プッシュプル構成
の出力回路を複数備え前記複数の出力回路から複数の出
力端子に複数の出力信号が出力される半導体集積回路に
おいて、前記複数の出力信号が低レベルから高レベルへ
同時に遷移することを検出する第１の検出手段と、前記
第１の検出手段からの検出出力を受けて、前記出力回路
のプッシュプル構成のトランジスタのうち電源側のトラ
ンジスタについて、出力インピーダンスがより大となる
ように切替制御する手段と、前記複数の出力信号が高レ
ベルから低レベルへ同時に遷移することを検出する第２
の検出手段と、前記第２の検出手段からの検出出力を受
けて、前記出力回路のプッシュプル構成のトランジスタ
のうち接地側のトランジスタについて、出力インピーダ
ンスがより大となるように切替制御する手段と、を備え
たことを特徴とするものである。

【００１５】また、本発明においては、前記出力回路の
出力インピーダンスを、同時動作数に応じて複数通りに
切替制御する、ように構成してもよい。

【００１６】本発明においては、前記第１、第２の検出
手段が、それぞれ、複数の出力信号がともに、低レベル
又は高レベルの一方の論理レベルにあることを検出する
第１の回路手段と、前記複数の出力信号がともに前記一
方の論理レベルと別の論理レベルにあることを検出する
第２の回路手段と、前記第１の回路手段からの検出信号
をクロック信号で保持出力する第３の回路手段と、前記
第３の回路手段で前記第１の回路手段からの検出信号を
保持後、前記複数の出力信号が、前記別の論理レベルへ
同時に遷移することを示す前記第２の回路手段からの検
出信号と、前記第３の回路手段で保持された検出信号
と、から出力同時動作検出信号を出力する第４の回路手
段と、を備える。

【００１７】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成を示す図である。図中、回路１、５、
６、７、８は出力同時動作する回路群である。また回路
１は、回路１の立ち上り時の出力インピーダンス制御回
路２と、回路１の立ち下がり時の出力インピーダンス制
御回路３と、を備え、電源端子と出力インピーダンス制
御回路２との間には、ゲートに信号ＩＮ０を入力とする
ＰチャネルＭＯＳトランジスタＭＰ０が接続され、出力
インピーダンス制御回路３と接地端子との間には、ゲー
トに信号ＩＮ０を入力とするＮチャンルＭＯＳトランジ
スタＭＮ０が接続され、出力インピーダンス制御回路２
と３の接続点が出力端子ＯＵＴ０に接続されている。図
中４は、回路１、５、６、７、８の出力同時動作を検出
する出力同時動作検出回路であり、その出力はそれぞれ
の回路の出力インピーダンス制御回路２、３に接続され
ている。なお、回路５、６、７、８の構成も回路１と同
様であるため、図１には回路１のみの構成が示されてい
る。

【００１８】図２は、出力インピーダンス制御回路２、
３及び出力同時動作検出回路４を、同期回路におけるク
ロック信号を用いた具体的な回路構成を示したものであ
る。なお、図２におけるＩＮ０からＩＮｎは、出力同時
動作する出力回路群の入力信号を示している。

【００１９】図２を参照して、本発明の実施例の動作を
説明する。

【００２０】まず、出力回路群への入力信号ＩＮ０から
ＩＮｎから高レベルから低レベルへの出力同時動作を行
う場合について説明する。

【００２１】図３は、この場合のタイミングチャートで
ある。出力同時動作が発生する直前、すなわちクロック
信号１７の１周期前の状態では、ＩＮ０からＩＮｎは全
て高レベルであるので節点（ノード）３５及び３６は高
レベルであり節点Ｂも高レベルである（図３の時刻
ａ）。

【００２２】このためＮチャネルＭＯＳトランジスタ２
４はオンしているので、立ち下がり時の出力インピーダ
ンスをＮチャネルＭＯＳトランジスタのオン抵抗で表す
と以下のようになる。すなわち、ＮチャネルＭＯＳトラ
ンジスタ２２のオン抵抗をＲｏｎ２２、ＮチャネルＭＯ
Ｓトランジスタ２４のオン抵抗をＲｏｎ２４、Ｎチャネ
ルＭＯＳトランジスタ２６のオン抵抗をＲｏｎ２６とす
ると、立ち下がり時のオン抵抗Ｒｆａｌｌは、Ｒｏｎ２
４とＲｏｎ２６の並列接続にＲｏｎ２２を直列接続した
ものとなり次式（２）で表される。

【００２３】

【数２】

【００２４】図３において、Ｒｆａｌｌとして示した箇
所が上記の状態にあたる。

【００２５】ここで、ＩＮ０からＩＮｎがクロック信号
１７に同期して高レベルから低レベルへ遷移したとす
る。

【００２６】まず、クロック信号１７のエッジにより、
直前の状態での節点３６のデータ、すなわち高レベルを
フリップフロップ３３に取り込み、節点３８に出力する
が、この場合節点３８は低レベルになる（図３の時刻ｂ
及び節点３６から３８へ矢印で示した部分）。

【００２７】その後、ＩＮ０からＩＮｎのデータがＯＲ
ゲート３１、ＡＮＤゲート３２に到達すると、節点３５
は低レベルとなるため、節点Ｂのレベルも低レベルとな
り（図３の時刻ｃ）、ＮチャネルＭＯＳトランジスタ２
４はオフし、立ち下がり時のオン抵抗Ｒｆａｌｌ′は、
次式（３）と表される。

【００２８】 Ｒｆａｌｌ′＝Ｒｏｎ２２＋Ｒｏｎ２６ …（３）

【００２９】図３において、Ｒｆａｌｌ′として示した
箇所が上記の状態にあたる。従って、立ち下がり時のオ
ン抵抗、すなわち出力インピーダンスが１周期前よりも
大きくなり（Ｒｆａｌｌ′＞Ｒｆａｌｌ）、過渡的に発
生するノイズが抑制される。

【００３０】一方、出力同時動作が発生しない状態、す
なわちＩＮ０からＩＮｎが全て低レベルでなければ、Ｏ
Ｒゲート３１の出力節点３５は常に高レベルなので（図
６の時刻ｄ以降）、節点Ｂは常に高レベルとなり、Ｎチ
ャネルＭＯＳトランジスタ２４がオンするため、立ち下
がり時の出力インピーダンスは出力同時動作が発生する
１周期前すなわちＲｆａｌｌと同じ値に維持される。

【００３１】次に、ＩＮ０からＩＮｎが低レベルから高
レベルへの出力同時動作を行う場合について説明する。
なお、この場合のタイミングチャートは基本的には図３
に示したものと同等であるため省略する。

【００３２】出力同時動作が発生する直前、すなわちク
ロック信号１７の１周期前の状態では、ＩＮ０からＩＮ
ｎは全て低レベルであるので、節点１５及び１６は低レ
ベルであり、従って節点Ａも低レベルである。これによ
ってＰチャネルＭＯＳトランジスタ２３はオンしている
ので、立ち上がり時の出力インピーダンスをＰチャネル
ＭＯＳトランジスタのオン抵抗で表すと以下のようにな
る。すなわち、ＰチャネルＭＯＳトランジスタ２１のオ
ン抵抗をＲｏｎ２１、ＰチャネルＭＯＳトランジスタ２
３のオン抵抗をＲｏｎ２３、ＰチャネルＭＯＳトランジ
スタ２５のオン抵抗をＲｏｎ２５とすると、立ち上がり
時のオン抵抗Ｒｒｉｓｅは、次式（４）で表される。

【００３３】

【数３】

【００３４】ここで、ＩＮ０からＩＮｎがクロック信号
１７に同期して低レベルから高レベルへ遷移したとす
る。まず、クロック信号１７のエッジにより、直前の状
態での節点１６のデータ、すなわち低レベルをフリップ
フロップ１３に取り込み、節点１８に出力するが、この
場合節点１８は低レベルになる。その後、ＩＮ０からＩ
Ｎｎのデータが１１、１２のゲートに到達すると、節点
１５は高レベルとなるため、節点Ａのレベルも高レベル
となりＰチャネルＭＯＳトランジスタ２３はオフし、立
ち上がり時のオン抵抗Ｒｒｉｓｅ′は、次式（５）と表
される。

【００３５】 Ｒｒｉｓｅ′＝Ｒｏｎ２１＋Ｒｏｎ２５ …（５）

【００３６】従って、立ち上がり時のオン抵抗、すなわ
ち出力インピーダンスが１周期前よりも大きくなり（Ｒ
ｒｉｓｅ′＞Ｒｒｉｓｅ）、過渡的に発生するノイズが
抑制される。

【００３７】一方、出力同時動作が発生しない状態、す
なわちＩＮ０からＩＮｎが全て高レベルでなければ、節
点１５は常に高レベルなので、節点Ａは常に低レベルと
なり、ＰチャネルＭＯＳトランジスタ２３がオンするた
め、立ち上がり時の出力インピーダンスは出力同時動作
が発生する１周期前すなわちＲｒｉｓｅと同じ値に維持
される。

【００３８】図４に、本発明の第２の実施例を示す。本
実施例では、出力同時動作検出回路４１、４２及び出力
インピーダンス制御回路を２種類用意し、出力同時動作
数に応じて、出力インピーダンスを２通りに変化させる
ようにしたものである。ＰｃｈトランジスタＭＰ４に並
列にＰｃｈトランジスタＭＰ１、ＭＰ２が接続され、Ｎ
ｃｈトランジスタＭＮ４に並列にＮｃｈトランジスタＭ
Ｎ１、ＭＮ２が接続されている。この実施例では２通り
の場合を示しているが、出力同時動作検出回路の数と出
力インピーダンス制御回路の数を増やすことで、出力同
時動作数に応じて出力インピーダンスを変化させること
も可能である。

【００３９】

【発明の効果】以上説明したように、従来技術において
は、出力同時動作に起因したノイズによる誤動作への対
策を、電源端子やＧＮＤ端子の追加によって実現してい
たのに対し、本発明によれば、電源端子やＧＮＤ端子の
追加をすることなく、ノイズの低減を実現することがで
きる。また、従来ノイズの発生を抑制するために、予め
回路の性能を低下させる対策も併せて適用されていた
が、本発明によれば、実際に出力同時動作が発生する状
態を検出し、その状態の時にだけ、ノイズ低減のための
出力インピーダンスの値を大きくするので、出力同時動
作が発生しない場合には、通常の回路と何ら変わりない
特性を実現することができる、という利点を有してい
る。

【００４０】さらに、本発明によれば、出力同時動作数
に応じて出力インピーダンスの値を数種類に変えること
も可能であり、種々の動作状態への拡張性も有するもの
である。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示す図である。

【図２】本発明の第１の実施例の回路構成を示す図であ
る。

【図３】本発明の第１の実施例の動作を説明するための
タイミングチャートである。

【図４】本発明の第２の実施例の回路構成を示す図であ
る。

【図５】従来技術の構成を示す図である。

【図６】別の従来技術の構成を示す図である。

【符号の説明】

１、５、６、７、８ 出力回路 ２、３ 出力インピーダンス制御回路 ４ 出力同時動作検出回路 １１ ＡＮＤゲート １２ ＯＲゲート １３ フリップフロップ １４ ＡＮＤゲート １５、１６ ノード ２１、２３、２５ ＰチャネルＭＯＳトランジスタ ２２、２４、２６ ＮチャネルＭＯＳトランジスタ ４１、４２ 出力同時動作検出回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】プッシュプル構成の出力回路を複数備え前
   記複数の出力回路から複数の出力端子に複数の出力信号
   が出力される半導体集積回路において、前記複数の出力信号が低レベルから高レベルへ同時に遷
   移することを検出する第１の検出手段と 、前記第１の検出手段からの検出出力を受けて、前記出力
   回路のプッシュプル構成のトランジスタのうち電源側の
   トランジスタについて、出力インピーダンスがより大と
   なるように切替制御する手段と 、前記複数の出力信号が高レベルから低レベルへ同時に遷
   移することを検出する第２の検出手段と 、前記第２の検出手段からの検出出力を受けて、前記出力
   回路のプッシュプル構成のトランジスタのうち接地側の
   トランジスタについて、出力インピーダンスがより大と
   なるように切替制御する手段と 、 を備えたことを特徴とする半導体集積回路。
2. 【請求項２】前記出力回路の出力インピーダンスを、同
   時動作数に応じて複数通りに切替制御する、ように構成
   されてなる、ことを特徴とする請求項１記載の半導体集
   積回路。
3. 【請求項３】前記第１、第２の検出手段が、それぞれ、
   複数の出力信号がともに、低レベル又は高レベルの一方
   の論理レベルにあることを検出する第１の回路手段と、前記複数の出力信号がともに前記一方の論理レベルと別
   の論理レベルにあることを検出する第２の回路手段と、 前記第１の回路手段からの検出信号をクロック信号で保
   持出力する第３の回路手段と 、前記第３の回路手段で前記第１の回路手段からの検出信
   号を保持後、前記複数の出力信号が、前記別の論理レベ
   ルへ同時に遷移することを示す前記第２の回路手段から
   の検出信号と、前記第３の回路手段で保持された検出信
   号と、から出力 同時動作検出信号を出力する第４の回路
   手段と 、を備えた ことを特徴とする請求項１記載の半導体集積回
   路。
4. 【請求項４】前記出力回路が、ソースが接地されゲート
   に入力信号を入力とするＮチャネルＭＯＳトランジスタ
   と、ソースが電源に接続されゲートに前記入力信号を入
   力とするＰチャネルＭＯＳトランジスタを備え、前記ＮチャネルＭＯＳトランジスタのドレインと、前記
   ＰチャネルＭＯＳトランジスタのドレインの間に、複数
   個並列形態に接続されたＮチャネルＭＯＳトランジスタ
   群と、ＰチャネルＭＯＳトランジスタ群と、が直列接続
   され 、 前記ＮチャネルＭＯＳトランジスタ群と前記Ｐチャネル
   ＭＯＳトランジスタ群との接続点が出力端子に接続さ
   れ、 前記ＮチャネルＭＯＳトランジスタ群のうち少なくとも
   一つのＮチャネルＭＯＳトランジスタはゲートが電源に
   接続され、残りは、前記第２の検出手段の出力に接続さ
   れ 、前記ＰチャネルＭＯＳトランジスタ群のうち少なくとも
   一つのＰチャネルＭＯＳトランジスタはゲートが接地電
   位とされ、残りは、前記第１の検出手段の出力に接続さ
   れてなる、ことを特徴とする請求項１記載の半導体集積
   回路 。