JP4936965B2 - Ｆ級増幅回路 - Google Patents

Description

本発明は、Ｆ級増幅回路に関し、増幅素子から負荷側を見込んだインピーダンスを、偶数調波に対しては短絡、奇数調波に対しては開放とするＦ級動作高周波半導体素子において、増幅素子の基本波の出力インピーダンスを負荷インピーダンスに近づける高調波処理回路を具備したＦ級増幅回路に関する。

近年、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの高周波動作可能なトランジスタが実用化されている。これらの素子によれば、５０〜６０ＧＨｚ帯の動作周波数を実現することができる。

これらの素子においては、利得を向上させるために、高調波を積極的に利用することがある。この場合、高調波による電力消費を抑えることが、電力効率を向上させるために望ましい。

このような目的のために、いわゆるＦ級増幅回路が使用される。Ｆ級増幅回路の原理は瞬時電圧波形と瞬時電流波形が如何なる時刻においても重ならないようにすることである。

このためには、トランジスタの出力端子から負荷側を見込んだインピーダンスを、偶数次高調波に対して短絡、奇数次高調波に対して開放とすることが必要である。これにより、トランジスタ出力端子における電流は基本波と偶数次高調波のみの周波数成分とし、同電圧は基本波と奇数次高調波成分のみの周波数成分とすることができ、高調波による電力損失が無くなる。このとき基本波の電流と電圧の位相が完全逆相であれば、１００％の効率で直流電力をマイクロ波電力に変換可能である。

高周波電力増幅器を高効率にするために、増幅素子から負荷を見込んだインピーダンスを基本波に対して整合するだけでなく、偶数調波に対して短絡、奇数調波に対して開放とする高調波処理回路を備えることを特徴とするＦ級増幅回路は特許文献１および特許文献２に開示されている（例えば、特許文献１および特許文献１参照。）。

例えば、増幅素子を電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）として、外囲器のＲＦ出力端子からドレインにＤＣバイアスＶｄｄを供給する内部整合型ＦＥＴの場合において、特許文献１に開示されているように、分布定数回路で構成される高調波処理回路を内蔵すると、分布定数回路の面積が大きくなるため、外囲器の面積も大きくなる。

また、特許文献２に開示されているように、集中定数回路で構成する小型な高調波処理回路はＤＣ的に開放で、高調波処理回路とは別経路のチョークコイルを介してＦＥＴのドレインに直接ＤＣバイアスを供給する方式であるため、ＲＦ出力端子からＤＣバイアスを供給する高出力内部整合型ＦＥＴには使用することはできない。

また、高出力のＦＥＴの基本波周波数に対する出力インピーダンスは負荷よりも低いので、特許文献２に開示されている高調波処理回路を適用すると、さらに出力インピーダンスが低下し、負荷に対して整合化を図ることが難しくなる。

そして、両者共にＦＥＴのドレインから負荷を見込んだインピーダンスを奇数次高調波で開放にしているので、ＦＥＴの出力容量が無視できる周波数ではＦ級動作となるが、ＦＥＴの出力容量が無視できない高周波ではＦ級動作から外れてしまう。
特開２００１−１１１３６２号公報 特開２００５−１１７２００号公報

本発明の目的は、ＲＦ出力端子からＤＣバイアスを供給でき、小型化でき、ＦＥＴの出力容量が無視できない高周波でもＦ級動作となり、ＦＥＴの基本波周波数に対する出力インピーダンスを負荷インピーダンスに近づける高効率のＦ級増幅回路を提供することにある。

上記目的を達成するための本発明の請求項１に記載のＦ級増幅回路は、入力信号の角周波数ωoの成分およびその高調波成分を含む出力信号を出力する増幅素子と、前記増幅素子の出力端子と接地端子を接続する第１のリアクタンス回路と、前記増幅素子の前記出力端子側に配置される基本波整合回路と、前記基本波整合回路の入力端子と前記増幅素子の前記出力端子間に接続される第２のリアクタンス回路と、前記基本波整合回路の出力端子と前記接地端子を接続する負荷とを備え、前記増幅素子の出力インピーダンスを出力抵抗と出力容量からなる並列回路のインピーダンスとし、前記第１のリアクタンス回路は直流成分に対して開放、角周波数ｂωo、２ωo、４ωo、・・・、２ｎωo（ただし、０＜ｂ＜１で、ｎは１以上の自然数）成分に対して短絡、角周波数ωo、３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して前記増幅素子の出力容量と並列共振し、前記第２のリアクタンス回路は直流成分に対して短絡、角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して開放となることを特徴とし、第１のリアクタンス回路と第２のリアクタンス回路をインダクタとキャパシタからなる集中定数回路で構成する。

本発明のＦ級増幅回路によれば、ＲＦ出力端子からＤＣバイアスを供給でき、小型化でき、ＦＥＴの出力容量が無視できない高周波でもＦ級動作となり、ＦＥＴの基本波周波数に対する出力インピーダンスを負荷インピーダンスに近づけて高効率化を図ることができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
図１は、本発明の第１の実施の形態に係るＦ級増幅器の模式的回路構成図を示し、図２は、本発明の第１の実施の形態に係るＦ級増幅器の模式的等価回路接続構成図を示す。

本発明の第１の実施の形態に係るＦ級増幅器は、図１乃至図２に示すように、入力信号の角周波数ωoの成分およびその高調波成分を含む出力信号を出力する増幅素子（ＦＥＴ）１０と、ＦＥＴ１０の出力端子Ｎ_OFと接地端子を接続する第１のリアクタンス二端子回路１２と、高周波出力端子Ｎ_ORFに接続される基本波整合回路１６と、ＦＥＴ１０の出力端子Ｎ_OFと高周波出力端子Ｎ_ORF間に直列接続され、ＦＥＴ１０の出力端子Ｎ_OFと基本波整合回路１６の入力端子を接続する第２のリアクタンス二端子回路１４と、基本波整合回路１６の出力端子と前記接地端子を接続する負荷２２とを備える。

ＦＥＴ１０の出力インピーダンスを出力抵抗Ｒ_Oと出力容量Ｃ_Oからなる並列回路のインピーダンスとし、第１のリアクタンス二端子回路１２は直流成分に対して開放、角周波数ｂωo、２ωo、４ωo、・・・、２ｎωo（ただし、０＜ｂ＜１で、ｎは１以上の自然数）成分に対して短絡、角周波数ωo、３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対してＦＥＴ１０の出力容量Ｃ_Oと並列共振し、第２のリアクタンス二端子回路１４は直流成分に対して短絡、角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して開放となることを特徴とする。

ＦＥＴ１０のドレインをＦＥＴ１０の出力端子とし、ドレインと接地端子を第１のリアクタンス二端子回路１２で接続し、ドレインと基本波整合回路１６の入力端子を第２のリアクタンス二端子回路１４で接続する。そして、基本波整合回路１６の出力端子をＲＦ出力端子Ｎ_ORFとし、ＲＦ出力端子Ｎ_ORFと負荷２２の間にバイアス回路のチョークコイル１８とＤＣカットコンデンサ２０を挿入する。なお、基本波整合回路１６の少なくても一部を負荷に移しても良い。

ＦＥＴ１０の出力インピーダンスを出力抵抗Ｒ_Oと出力容量Ｃ_Oからなる並列回路のインピーダンスとした図２において、第１のリアクタンス二端子回路１２と出力容量Ｃ_Oを並列接続した回路のアドミッタンスをYp(s)とすると、Yp(s)はＤＣで開放、角周波数ｂωo、２ωo、４ωo、・・・、２ｎωoで短絡、角周波数ωo、３ωo、５ωo、・・・、（２ｎ＋１）ωoで開放となるので、

となる。ただし、０＜ｂ＜１で、ｎは１以上の自然数である。なお、ｂが１に近づくと必要なキャパシタンスは小さくなるが、必要なインダクタンスは大きくなり、特に基本波の角周波数ωoに対する整合化の帯域幅が狭くなる。

高出力のＦＥＴ１０の出力抵抗Ｒ_Oは負荷より低インピーダンスとなるので、出力容量Ｃ_Oが大きいと基本波の角周波数ωoに対する整合化の帯域幅が狭くなる。そこで、それ以上に帯域幅を狭くしないように、Yp(s)を部分分数展開した。

において、

とする。なお、右辺第二項のYp１(s)は第１のリアクタンス二端子回路１２のアドミッタンスである。この第１のリアクタンス二端子回路１２は奇数高調波でＦＥＴ１０の出力容量Ｃ_Oと並列共振するので、ＦＥＴ１０の出力抵抗Ｒ_Oから負荷２２側を見込んだインピーダンスを奇数高調波で開放にできる。従って、ＦＥＴ１０の出力容量Ｃ_Oが無視できない高周波でもＦ級動作にできる。さらに、この第１のリアクタンス二端子回路１２は基本波の角周波数ωoにおいても出力容量Ｃ_Oと並列共振するので、基本波の角周波数ωoに対する整合回路も兼ねている。

一方、第２のリアクタンス二端子回路１４のインピーダンスをZs(s)とすると、ＤＣで短絡、角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωoで開放である。フォスターのリアクタンス定理からZs(s)は３ωoと５ωoの間、５ωoと７ωo、・・・、（２ｎ−１）ωoと（２ｎ＋１）ωoの間で短絡となる。その短絡となる周波数は任意に設定できるが、開放となる角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωoの高域と低域の対称性がよい請求項８の場合はｎが１の時はＤＣだけで短絡、ｎが２の時はＤＣと角周波数４ωoで短絡、ｎの時はＤＣ、角周波数４ωo、６ωo、・・・、２ｎωoで短絡となるので、

となる。

このHsはＣ_Oとは独立に設定でき、Hsを大きくすると３ωo、５ωo、・・・、（２ｎ＋１）ωoで開放となる帯域幅が広くなる。

高出力のＦＥＴ１０の出力抵抗Ｒ_Oは負荷よりも低インピーダンスとなるので、基本波整合回路１６でインピーダンスを昇圧する必要がある。この基本波整合回路１６として、ＦＥＴ１０のドレインに直列のＬを接続する方式を使用することによって、ＲＦ出力端子Ｎ_ORFからＤＣバイアスを供給することができる。

そして、基本波の角周波数ωoで第２のリアクタンス二端子回路１４のインピーダンスZs(ωo)は誘導性となるので、第２のリアクタンス二端子回路１４は基本波整合回路１６の一部として働く。尚、ＤＣやωoで短絡になる回路よりもこの回路の方が小型化することができる。

図３は、本発明の第１の実施の形態に係るＦ級増幅器に適用する第１のリアクタンス二端子回路の回路構成図であって、第１のリアクタンス二端子回路１２のアドミッタンスYp1(s)を部分分数展開した場合の接続図である。

高周波で実用的なｎ＝１,２の場合の各インダクタンスとキャパシタンスを表１に示す。２ωoと４ωoを短絡し３ωoと５ωoを開放にするｎ＝２の場合の方が、２ωoを短絡し３ωoを開放にするｎ＝１の場合より高効率にできるが、例えばｂ＝０．３においてｎ＝２はｎ＝１に対してインダクタンスの合計Σ(Lpip)が約０．９倍、キャパシタンスの合計Σ(Cpip)が約１．６倍になるので、例えばキャパシタの大きさが支配的な場合には高調波処理回路は大きくなる。

表１ 第１のリアクタンス二端子回路のYp1(s)の部分分数展開

図４は、本発明の第１の実施の形態に係るＦ級増幅器に適用する第１のリアクタンス二端子回路の別の回路構成図であって、第１のリアクタンス二端子回路１２のインピーダンスZp1(s)=1/Yp1(s)を部分分数展開した場合の接続図である。

高周波で実用的なｎ＝１，２の場合の各インダクタンスとキャパシタンスを表２に示す。

ここで

K₁=1/{(6-b²)ωo²Co}
K₂=(9-4b²)/(6-b²)
K₃=(4-b²)(16-b²)/{(960-364b²+35b⁴-b⁶)ωo²Co}
K₄={K₆+(K₆ ²-4K₇)^0.5}/2
K₅={K₆-(K₆ ²-4K₇)^0.5}/2
K₆=5×(2496-1036b²+119b⁴-4b⁶)/(960-364b²+35b⁴-b⁶)
K₇=(14400-8596b²+1505b⁴ -64b⁶)/(960-364b²+35b⁴-b⁶)

である。

例えば、ｂ＝０．３においてｎ＝２はｎ＝１に対してインダクタンスの合計Σ(Lpis)が約０．６倍、キャパシタンスの合計Σ(Cpis)が約１．８倍になるので、例えばインダクタの大きさが支配的な場合には高効率なｎ＝２の方が高調波処理回路を小さくできる。

表２ 第１のリアクタンス二端子回路のZp1(s)の部分分数展開

図５は、本発明の第１の実施の形態に係るＦ級増幅器に適用する第１のリアクタンス二端子回路の更に別の回路構成図であって、第１のリアクタンス二端子回路のインピーダンスZp1(s)=1/Yp1(s)を連分数展開した場合の接続図である。

高周波で実用的なｎ＝１,２の場合の各インダクタンスとキャパシタンスを表３に示す。

ここで、K₁〜K₇は表２と同じで、他は

K₈= b²+20-K₄-K₅
K₉=64+20b²-K₄K₅
K₁₀=K₄+K₅-K₉/K₈
K₁₁=K₄K₅-64b²/K₈

である。

例えば、ｂ＝０．３においてｎ＝２はｎ＝１に対してインダクタンスの合計Σ(Lpil)が約０．６倍、キャパシタンスの合計Σ(Cpil)が約１．６倍になるので、例えばインダクタの大きさが支配的な場合には高効率なｎ＝２の方が高調波処理回路を小さくできる。

表３ 第１のリアクタンス二端子回路のZp1(s)の連分数展開

第１のリアクタンス二端子回路のｎ＝１とｎ＝２のΣ(Lpij)とΣ(Cpij)を表４に纏める（i=1,2、j=p,s,l）。インダクタンスΣ(Lpij)は表２のZp１(s)の部分分数展開が小さい。一方、キャパシタンスΣ(Cpij)は表１のYp１(s)の部分分数展開や表３のZp１(s)の連分数展開が小さい。

表４ 第１のリアクタンス二端子回路の比較＜b=0.3の時＞

図６は、本発明の第１の実施の形態に係るＦ級増幅器に適用する第２のリアクタンス二端子回路の回路構成図であって、第２のリアクタンス二端子回路のアドミッタンスYs(s)=1/Zs(s)を部分分数展開した場合の接続図である。

高周波で実用的なｎ＝１,２の場合の各インダクタンスとキャパシタンスを表５に示す。２ωoと４ωoを短絡し３ωoと５ωoを開放にするｎ＝２の場合の方が２ωoを短絡し３ωoを開放にするｎ＝１の場合よりも高効率にすることができる。一方、ｎ＝２はｎ＝１に対してインダクタンスの合計Σ(Lsip)が約３倍、キャパシタンスの合計Σ(Csip)が約１．３倍になるので高調波処理回路は大きくなる。

表５ 第２のリアクタンス二端子回路のYs(s)の部分分数展開

図７は、本発明の第１の実施の形態に係るＦ級増幅器に適用する第２のリアクタンス二端子回路の別の回路構成図であって、第２のリアクタンス二端子回路のインピーダンスZs(s)を部分分数展開した場合の接続図である。

高周波で実用的なｎ＝１,２の場合の各インダクタンスとキャパシタンスを表６に示す。ｎ＝１の場合は表５と同じである。ｎ＝２の場合は、ｎ＝１の場合に対してインダクタンスの合計Σ(Lsis)が約０．６倍、キャパシタンスの合計Σ(Csis)が約４倍になるので、例えばインダクタの大きさが支配的な場合には高効率なｎ＝２の場合の方が高調波処理回路を小さくできる。

表６ 第２のリアクタンス二端子回路のZs(s)の部分分数展開

図８は、本発明の第１の実施の形態に係るＦ級増幅器に適用する第２のリアクタンス二端子回路の更に別の回路構成図であって、第２のリアクタンス二端子回路１４のアドミッタンスYs(s)=1/Zs(s)を連分数展開した場合の接続図である。

高周波で実用的なｎ＝１,２の場合の各インダクタンスとキャパシタンスを表７に示す。ｎ＝１の場合は表５や表６と同じである。ｎ＝２の場合はｎ＝１の場合に対してインダクタンスの合計Σ(Lsil)が約０．６倍、キャパシタンスの合計Σ(Csil)が約６倍になるので、例えばインダクタの大きさが支配的な場合には高効率なｎ＝２の場合の方が高調波処理回路を小さくできる。

表７ 第２のリアクタンス二端子回路のYs(s)の連分数展開

第２のリアクタンス二端子回路のｎ＝２のΣ(Lsij)とΣ(Csij)を表８に纏める（i=1,2、j=p,s,l）。インダクタンスΣ(Lsij)は表６のZs(s)の部分分数展開や表７のYs(s)の連分数展開が小さい。一方、キャパシタンスΣ(Csij)は表５のYs(s)の部分分数展開が小さい。

表８ 第２のリアクタンス二端子回路の比較（n=2）

図９は、本発明の第１の実施の形態に係るＦ級増幅器を実装した、高出力内部整合型ＦＥＴの模式的回路パターン構成例を示す。

入力部は、図９に示すように、ＲＦ入力端子Ｎ_IRFに接続され,ゲート電圧Ｖｇｇが供給されるマイクロストリップ線路３８と、周辺に配置される入力側外部回路４０とを備え、マイクロストリップ線路３８は、外囲器リード４８を介してＦＥＴ部に接続されている。

ＦＥＴ部は、図９に示すように、外囲器２６に囲まれており、マイクロストリップ線路３８に接続された入力ゲート側基本波整合回路４２と、入力ゲート側基本波整合回路４２とボンディングワイヤ（ＢＷ）２８を介してゲート電極が接続されたＦＥＴ１０と、ＦＥＴ１０のドレイン電極に接続された高調波処理回路３２と、高調波処理回路３２と接続された出力ドレイン側基本波整合回路４４とを備え、出力ドレイン側基本波整合回路４４は、ＲＦ出力端子Ｎ_ORFに接続されている。

出力部は、図９に示すように、ＲＦ出力端子Ｎ_ORFに接続されたマイクロストリップ線路に対して、ＤＣバイアスＶｄｄが供給され、ＤＣバイアスＶｄｄが供給されたマイクロストリップ線路からは、ＤＣカットコンデンサ２０を介してＲＦ出力電圧Ｖ_ORFが出力される。また、ＤＣバイアスＶｄｄが供給されたマイクロストリップ線路には、パスコンデンサ３４が接続されている。

図９の高出力内部整合型ＦＥＴの例では、高調波処理回路３２をＦＥＴ１０のチップ上に一体化しているが、寄生リアクタンスが問題にならなければ、高調波処理回路３２を別基板に構成しても良い。また、インダクタとキャパシタの個別部品を組み合わせて構成しても良い。

しかし、高周波で高出力になり、キャパシタの耐圧やインダクタの電流容量の点から高調波処理回路３２を波長に比べて十分小さくできず、インダクタの寄生キャパシタンスやキャパシタの寄生インダクタンスが無視できない場合には、少なくとも高調波処理回路３２の部分をＦＥＴ１０のチップと一体化してモノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）とするか、または、回路のＱ値が高いＭＥＭＳ（Micro Electro Mechanical Systems）を使うことが有効である。

例えば、ｎ＝２の場合の第１のリアクタンス二端子回路１２に関して、ＭＭＩＣのビアホールの接地インダクタンスが無視できない場合、図４や図５に示す回路構成ではビアホールの接地インダクタンスをLp1sやLp1lに含めれば、ビアホールは１個で済むが、図３に示す回路構成ではビアホールの接地インダクタンスを別々のLp1p、Lp2p、Lp3pに含めなければならないので、３個のビアホールが必要になる。

一方、マイクロチップコンデンサを接地面にマウントする場合は、接地インダクタンスの問題はない。また、図４や図５の回路構成ではドレインに接続する配線パターンをLp1sやLp1lの１本にできるが、図３の回路構成ではCpip（i=1,2,3）を介しても介さなくても、Lp1p、Lp2p、Lp3pの２本必要となるのでレイアウトの難易度が高くなる。
この様に、ｎ＝２の場合、第１のリアクタンス二端子回路１２で３種類（図３〜図５）と第２のリアクタンス二端子回路１４で３種類（図６〜図８）の合計９種類の組合せが可能となるので、インダクタやキャパシタの種類、サイズ、寄生リアクタンス、レイアウトなどを考慮して最適な回路を選定すれば良い。

本発明の第１の実施の形態に係るＦ級増幅回路に適用されるＦＥＴは接合型ＦＥＴ、ショットキーゲート型ＦＥＴ、ＭＩＳ（Metal Insulator Semiconductor）型であっても良い。

なお、増幅素子はＦＥＴに限らず、ＨＥＭＴやＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴなど他の増幅素子にも適用できることは言うまでもない。

さらに、ＦＥＴを構成する材料としては、シリコンに限定されるものではなく、ＧａＮ、ＩｎＰ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ダイヤモンドであってもよい。また、ＨＢＴとしては、例えば、ＧａＡｌＮ／ＧａＮ系などを適用することができる。

本発明の第１の実施の形態に係るＦ級増幅回路によれば、ＲＦ出力端子からＤＣバイアスを供給でき、小型化でき、ＦＥＴの出力容量が無視できない高周波でもＦ級動作が可能であり、ＦＥＴの基本波周波数に対する出力インピーダンスを負荷インピーダンスに近づけて高効率化を図ることができる。

[第２の実施の形態]
図１０は、本発明の第２の実施の形態に係るＦ級増幅器の模式的回路構成図を示す。

図１０に示すように、２個のＦＥＴ１０ａ,１０ｂを逆相で動作させてバラン５０で電力合成するプッシュプル増幅器の場合、基本波整合回路の少なくとも一部を基本波整合回路１７ａ,１７ｂのように、接地端子を接地から浮かして２個のＦＥＴ１０ａ,１０ｂ間で接続しても良い。

本発明の第２の実施の形態に係るＦ級増幅器は、図１０に示すように、入力信号の角周波数ωoの成分およびその高調波成分を含む出力信号を出力する同相側のＦＥＴ１０ａと、ＦＥＴ１０ａの出力端子Ｎ_OF+と接地端子を接続する同相側の第１のリアクタンス二端子回路１２ａと、ＲＦ出力端子Ｎ_ORF+に接続される同相側の基本波整合回路１７ａと、ＦＥＴ１０ａの出力端子Ｎ_OF+とＲＦ出力端子Ｎ_ORF+間に直列接続され、ＦＥＴ１０ａ出力端子Ｎ_OF+と基本波整合回路１７ａの入力端子を接続する同相側の第２のリアクタンス二端子回路１４ａおよび基本波整合回路１６ａとを備える。

さらに、本発明の第２の実施の形態に係るＦ級増幅器は、図１０に示すように、入力信号の角周波数ωoの成分およびその高調波成分を含む出力信号を出力する逆相側のＦＥＴ１０ｂと、ＦＥＴ１０ｂの出力端子Ｎ_OF-と接地端子を接続する逆相側の第１のリアクタンス二端子回路１２ｂと、ＲＦ出力端子Ｎ_ORF-に接続される逆相側の基本波整合回路１７ｂと、ＦＥＴ１０ａの出力端子Ｎ_OF-とＲＦ出力端子Ｎ_ORF-間に直列接続され、ＦＥＴ１０ｂの出力端子Ｎ_OF-と基本波整合回路１７ｂの入力端子を接続する逆相側の第２のリアクタンス二端子回路１４ｂおよび基本波整合回路１６ｂとを備える。

基本波整合回路１７ａ,１７ｂの出力端子はそれぞれＲＦ出力端子Ｎ_ORF+,ＲＦ出力端子Ｎ_ORF-に接続される。ＲＦ出力端子Ｎ_ORF+,およびＲＦ出力端子Ｎ_ORF-は、それぞれＤＣカットコンデンサ２０ａ,２０ｂを介して、バラン５０に接続されており、バラン５０の出力端子と接地端子間の負荷２２から、プッシュプル増幅器の出力信号が得られる。

ＦＥＴ１０ａの出力インピーダンスを出力抵抗Ｒ_Oと出力容量Ｃ_Oからなる並列回路のインピーダンスとし、第１のリアクタンス二端子回路１２ａは、直流成分に対して開放、角周波数ｂωo、２ωo、４ωo、・・・、２ｎωo（ただし、０＜ｂ＜１で、ｎは１以上の自然数）成分に対して短絡、角周波数ωo、３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対してＦＥＴ１０ａの出力容量Ｃ_Oと並列共振し、第２のリアクタンス二端子回路１４ａは直流成分に対して短絡、角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して開放となることを特徴とする。

同様に、ＦＥＴ１０ｂの出力インピーダンスを出力抵抗Ｒ_Oと出力容量Ｃ_Oからなる並列回路のインピーダンスとし、第１のリアクタンス二端子回路１２ｂは、直流成分に対して開放、角周波数ｂωo、２ωo、４ωo、・・・、２ｎωo（ただし、０＜ｂ＜１で、ｎは１以上の自然数）成分に対して短絡、角周波数ωo、３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対してＦＥＴ１０ｂの出力容量Ｃ_Oと並列共振し、第２のリアクタンス二端子回路１４ｂは直流成分に対して短絡、角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して開放となることを特徴とする。

ＦＥＴ１０ａのドレインをＦＥＴ１０ａの出力端子Ｎ_OF+とし、ドレインと接地端子を第１のリアクタンス二端子回路１２ａで接続し、ドレインと基本波整合回路１６ａの入力端子を第２のリアクタンス二端子回路１４ａで接続する。そして、基本波整合回路１７ａの出力端子をＲＦ出力端子Ｎ_ORF+とし、ＲＦ出力端子Ｎ_ORF+ と負荷２２の間に、バラン５０を介して、バイアス回路用のチョークコイル１８ａとＤＣカットコンデンサ２０ａを挿入する。なお、基本波整合回路１７ａの少なくても一部を負荷に移しても良い。

同様に、ＦＥＴ１０ｂのドレインをＦＥＴ１０ｂの出力端子Ｎ_OF-とし、ドレインと接地端子を第１のリアクタンス二端子回路１２ｂで接続し、ドレインと基本波整合回路１６ｂの入力端子を第２のリアクタンス二端子回路１４ｂで接続する。そして、基本波整合回路１７ｂの出力端子をＲＦ出力端子Ｎ_ORF-とし、ＲＦ出力端子Ｎ_ORF-と負荷２２の間に、バラン５０を介して、バイアス回路用のチョークコイル１８ｂとＤＣカットコンデンサ２０ｂを挿入する。なお、基本波整合回路１７ｂの少なくても一部を負荷に移しても良い。

本発明の第２の実施の形態に係るＦ級増幅器においても第１のリアクタンス二端子回路１２ａ,１２ｂは、本発明の第１の実施の形態に係るＦ級増幅器と同様に、図３乃至図５に示す回路構成を適用することができる。また、その場合には、本発明の第１の実施の形態に係るＦ級増幅器と同様に、表１乃至表３に示す回路成分を有することも明らかである。

本発明の第２の実施の形態に係るＦ級増幅器においても第２のリアクタンス二端子回路１４ａ,１４ｂは、本発明の第１の実施の形態に係るＦ級増幅器と同様に、図６乃至図８に示す回路構成を適用することができる。また、その場合には、本発明の第１の実施の形態に係るＦ級増幅器と同様に、表５乃至表７に示す回路成分を有することも明らかである。

本発明の第２の実施の形態に係るＦ級増幅回路に適用されるＦＥＴは接合型ＦＥＴ、ショットキーゲート型ＦＥＴ、ＭＩＳ型であっても良い。

なお、増幅素子はＦＥＴに限らず、ＨＥＭＴやＬＤＭＯＳやＨＢＴなど他の増幅素子にも適用できることは言うまでもない。

さらに、ＦＥＴを構成する材料としては、シリコンに限定されるものではなく、ＧａＮ、ＩｎＰ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ダイヤモンドであってもよい。また、ＨＢＴとしては、例えば、ＧａＡｌＮ／ＧａＮ系などを適用することができる。

本発明の第２の実施の形態に係るＦ級増幅回路によれば、２個のＦＥＴ１０ａ,１０ｂを逆相で動作させてバラン５０で電力合成するプッシュプル増幅器において、ＲＦ出力端子からＤＣバイアスを供給でき、小型化でき、ＦＥＴの出力容量が無視できない高周波でもＦ級動作可能であり、高効率化を図ることができる。

[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１乃至第２の実施の形態に係るＦ級増幅回路は、ＲＦ出力端子からＤＣバイアスを供給でき、小型化でき、ＦＥＴの出力容量が無視できない高周波でもＦ級動作とすることができ、高効率化を図ることができることから、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器など幅広い適用分野が存在する。

本発明の第１の実施の形態に係るＦ級増幅器の模式的回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器の模式的等価回路接続構成図。 本発明の第１の実施の形態に係るＦ級増幅器に適用する第１のリアクタンス二端子回路の回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器に適用する第１のリアクタンス二端子回路の別の回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器に適用する第１のリアクタンス二端子回路の更に別の回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器に適用する第２のリアクタンス二端子回路の回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器に適用する第２のリアクタンス二端子回路の別の回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器に適用する第２のリアクタンス二端子回路の更に別の回路構成図。 本発明の第１の実施の形態に係るＦ級増幅器を実装した、高出力内部整合型ＦＥＴの模式的回路パターン構成例。 本発明の第２の実施の形態に係るＦ級増幅器の模式的回路構成図。

符号の説明

１０,１０ａ,１０ｂ…電界効果トランジスタ（ＦＥＴ）
１２,１２ａ,１２ｂ…第１のリアクタンス二端子回路
１４,１４ａ,１４ｂ…第２のリアクタンス二端子回路
１６…基本波整合回路
１６ａ，１６ｂ…基本波整合回路１
１７ａ，１７ｂ…基本波整合回路２
１８,１８ａ,１８ｂ…チョークコイル
２０,２０ａ,２０ｂ…ＤＣカットコンデンサ
２２…負荷
２６…外囲器
２８…ボンディングワイヤ（ＢＷ）
３２…高調波処理回路
３４…パスコンサ
３８…マイクロストリップ線路
４０…入力側外部回路
４２…入力ゲート側基本波整合回路
４４…出力ドレイン側基本波整合回路
４６…出力側外部回路
４８…外囲器リード
５０…バラン

Claims (16)

1. 入力信号の角周波数ωoの成分およびその高調波成分を含む出力信号を出力する増幅素子と、
   前記増幅素子の出力端子と接地端子を接続する第１のリアクタンス回路と、
   前記増幅素子の前記出力端子側に配置される基本波整合回路と、
   前記基本波整合回路の入力端子と前記増幅素子の前記出力端子間に接続される第２のリアクタンス回路と、
   前記基本波整合回路の出力端子と前記接地端子を接続する負荷と
   を備え、
   前記増幅素子の出力インピーダンスを出力抵抗と出力容量からなる並列回路のインピーダンスとし、
   前記第１のリアクタンス回路は直流成分に対して開放、角周波数ｂωo、２ωo、４ωo、・・・、２ｎωo（ただし、０＜ｂ＜１で、ｎは１以上の自然数）成分に対して短絡、角周波数ωo、３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して前記増幅素子の出力容量と並列共振し、
   前記第２のリアクタンス回路は直流成分に対して短絡、角周波数３ωo、５ωo、・・・、（２ｎ＋１）ωo成分に対して開放となることを特徴とするＦ級増幅回路。
2. 請求項１記載のＦ級増幅回路において、
   前記第１のリアクタンス回路が、（ｎ＋１）個の直列共振回路を並列接続した回路であることを特徴とするＦ級増幅回路。
3. 請求項１記載のＦ級増幅回路において、
   前記第１のリアクタンス回路が、ｎ個の並列共振回路、１個のインダクタ、１個のキャパシタを直列接続した回路であることを特徴とするＦ級増幅回路。
4. 請求項１記載のＦ級増幅回路において、
   前記第１のリアクタンス回路が、直列インダクタと並列キャパシタを１段とした（ｎ＋１）段の梯子型回路であることを特徴とするＦ級増幅回路。
5. 請求項１記載のＦ級増幅回路において、
   前記第２のリアクタンス回路が、（ｎ−１）個の直列共振回路、１個のインダクタ、１個のキャパシタを並列接続した回路であることを特徴とするＦ級増幅回路。
6. 請求項１記載のＦ級増幅回路において、
   前記第２のリアクタンス回路が、ｎ個の並列共振回路を直列接続した回路であることを特徴とするＦ級増幅回路。
7. 請求項１記載のＦ級増幅回路において、
   前記第２のリアクタンス回路が、並列キャパシタと直列インダクタを１段としたｎ段の梯子型回路であることを特徴とするＦ級増幅回路。
8. 請求項１記載のＦ級増幅回路において、
   前記第２のリアクタンス回路が、ｎが１の時は直流成分に対して短絡、ｎが２の時は直流成分と角周波数４ωo成分に対して短絡、ｎの時は直流成分、角周波数４ωo、６ωo、・・・、２ｎωo成分に対して短絡となることを特徴とするＦ級増幅回路。
9. 請求項１記載のＦ級増幅回路において、
   前記基本波整合回路の少なくとも一部を前記負荷に移したことを特徴とするＦ級増幅回路。
10. 請求項１乃至９のいずれかに記載のＦ級増幅回路において、
    前記増幅素子は、接合ゲート型電界効果トランジスタであることを特徴とするＦ級増幅回路。
11. 請求項１乃至９のいずれかに記載のＦ級増幅回路において、
    前記増幅素子は、ショットキーゲート型電界効果トランジスタであることを特徴とするＦ級増幅回路。
12. 請求項１乃至９のいずれかに記載のＦ級増幅回路において、
    前記増幅素子は、絶縁ゲート型電界効果トランジスタであることを特徴とするＦ級増幅回路。
13. 請求項１乃至９のいずれかに記載のＦ級増幅回路において、
    前記増幅素子は、高電子移動度電界効果トランジスタであることを特徴とするＦ級増幅回路。
14. 請求項１乃至９のいずれかに記載のＦ級増幅回路において、
    前記増幅素子は、ヘテロ接合型バイポーラトランジスタであることを特徴とするＦ級増幅回路。
15. 請求項１乃至１４のいずれかに記載のＦ級増幅回路を２個互いに逆相にプッシュプル動作させてバランで電力合成することを特徴とするＦ級増幅回路。
16. 請求項１５に記載のＦ級増幅回路において、
    前記基本波整合回路の少なくとも一部の接地端子を接地から浮かして互いに接続したことを特徴とするＦ級増幅回路。

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