JPH08124685A - 電力増幅回路 - Google Patents

電力増幅回路

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JPH08124685A
JPH08124685A JP6262981A JP26298194A JPH08124685A JP H08124685 A JPH08124685 A JP H08124685A JP 6262981 A JP6262981 A JP 6262981A JP 26298194 A JP26298194 A JP 26298194A JP H08124685 A JPH08124685 A JP H08124685A
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JP
Japan
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circuit
power
amplifier circuit
switching elements
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JP6262981A
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Takeyuki Suzuki
健之 鈴木
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Matsushita Electric Works Ltd
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Abstract

(57)【要約】 【目的】電力損失が低減でき、設計が容易な電力増幅回
路を提供する。また、メインアンプ部のスイッチング素
子の制御端子間に、交流入力信号が供給できる電力増幅
回路を提供する。 【構成】電力増幅回路のプリアンプ部にはＥ級増幅動作
を、メインアンプ部にはＤ級増幅動作又はＥ級増幅動作
を採用することにより、高いＤＣ／ＡＣ変換効率を実現
する。また、プリアンプ部にプッシュプル構成を採用す
ることにより、プリアンプ部の出力波形を正負対称の交
流信号として、メインアンプ部のスイッチング素子の制
御端子間に、交流入力信号を供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は無電極放電灯点灯装置に
用いる電力増幅回路に関するものである。
【０００２】
【従来の技術】図８は従来の低電力用電力増幅回路の具
体回路図である。図中、１は、水晶振動子Ｘを用いた発
振回路であり、コイルＬ11とコンデンサＣ13により低Ｑ
の同調回路を構成し、無調整の発振器としている。発振
回路１の発振出力を増幅するプリアンプ２は、トランジ
スタＱ2 によりＣ級増幅を行っており、コイルＬ2 とコ
ンデンサＣ23により発振周波数に同調するように構成し
ている。抵抗Ｒ20〜Ｒ22からなる回路は減哀器を構成し
ており、抵抗Ｒ23はコイルＬ2 のＱを下げるために挿入
されている。フィルタ回路３は、チョークコイルＬ31、
コンデンサＣ31等から構成され、高周波が電源Ｅに帰還
することを防いでいる。プリアンプ２の出力を更に高周
波電力増幅するメインアンプ５は、パワーＭＯＳ電界効
果トランジスタＱ5 によるＣ級増幅を行っており、コイ
ルＬ5 とコンデンサＣ52により発振周波数に同調してい
る。コイルＬ51は、パワーＭＯＳ電界効果トランジスタ
Ｑ5の入力キャパシタンスを打ち消すために挿入してあ
り、抵抗Ｒ51はパワーＭＯＳ電界効果トランジスタＱ5
の入力インピーダンスをプリアンプ２の出力と整合させ
るために接続してある。整合回路４はコンデンサＣ41，
Ｃ42等で構成され、メインアンプ５の出力と後段の負荷
７とのインピーダンス整合を行っている。なお、抵抗Ｒ
23、コイルＬ51、抵抗Ｒ51は無くてもよい。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の低電力用電力増幅回路では、Ｃ級増幅を行っている
メインアンプ５の直流電力を交流電力に変換する率（以
下、ＤＣ／ＡＣ変換効率と呼ぶ）が７３％と低く、電力
損失の増大という問題が発生する。また、メインアン
プ５に含まれるパワーＭＯＳ電界効果トランジスタＱ5
を駆動させるための電力を供給するプリアンプ２は、従
来の低電力用電力増幅回路ではＣ級増幅動作を採用して
いるが、やはり上述のように、ＤＣ／ＡＣ変換効率が低
く、電力損失の増大という問題がある。他には、プリ
アンプ２は、Ｃ級シングル−エンド構成であるため、パ
ワーＭＯＳ電界効果トランジスタＱ5 の制御端子間に０
（Ｖ）からプラス側に振れる振動と、０（Ｖ）からマイ
ナス側に振れる振動が同じである交流入力信号を供給す
ることが難しいという問題がある。
【０００４】従って、本発明の目的は電力損失が低減で
き、設計が容易な電力増幅回路を提供することである。
また、本発明の他の目的は、メインアンプ部のスイッチ
ング素子の制御端子間に、交流入力信号が供給できる電
力増幅回路を提供することである。
【０００５】
【課題を解決するための手段】
（イ）発明が解決しようとする課題のに関しては、メ
インアンプ部にＤ級増幅動作又はＥ級増幅動作を採用す
ることにより、課題を解決する。ＤＣ／ＡＣ変換効率
は、例えばＤ級増幅回路では８８％、Ｅ級増幅回路では
９２％と高く、以下にその理由を簡単に説明する。理想
的なＤ級増幅動作をした場合のスイッチング素子の端子
間電圧Ｖｄ、スイッチング素子を流れる電流Ｉｄの波形
を図９に示す。また、理想的なＥ級増幅動作をした場合
のスイッチング素子の端子間電圧Ｖｅ、スイッチング素
子を流れる電流Ｉｅの波形を図１０に示す。図９のＤ級
増幅動作を見ると、スイッチング素子の端子間電圧Ｖｄ
とスイッチング素子を流れる電流Ｉｄの積は常に０とな
り、スイッチング素子での電力損失は０であることがわ
かる。同様に、図１０のＥ級増幅動作においても、スイ
ッチング素子での電力損失は０である。さらに、図１０
の動作では、スイッチング素子の端子間電圧Ｖｅの電圧
及び傾きが０になると同時に、スイッチング素子に電流
Ｉｅが流れ出すというＥ級増幅動作の特徴を実現してい
るため、スイッチング素子がＯＦＦからＯＮに移行する
時のスイッチング電力損失がほぼ０となる。以上より、
Ｄ級及びＥ級増幅動作は、高いＤＣ／ＡＣ変換効率を実
現できることがわかる。
【０００６】（ロ）発明が解決しようとする課題のに
関しては、プリアンプ部にＥ級増幅動作を採用すること
により、課題を解決する。その理由は、課題を解決する
ための手段（イ）の中で述べたように、Ｄ級及びＥ級増
幅回路のＤＣ／ＡＣ変換効率は高いが、さらにメインア
ンプ部のスイッチング素子を駆動させるのに要する電力
は１０Ｗ程度と低く、この程度の低出力電力では、直流
電源の電圧値は低く、そのため、Ｄ級とＥ級では、スイ
ッチング素子に同程度のスイッチング速度の素子が使用
でき、さらにＥ級では、上述のＥ級増幅動作の特徴のた
め、Ｅ級はＤ級よりもＤＣ／ＡＣ変換効率が高いので、
プリアンプ部には、Ｄ級増幅動作よりも、むしろＥ級増
幅動作を採用するほうが良い。
【０００７】（ハ）発明が解決しようとする課題のに
関しては、プリアンプ部にプッシュプル構成を採用する
ことにより、課題を解決する。これにより、プリアンプ
部の出力波形は０（Ｖ）からプラス側に振れる振動と０
（Ｖ）からマイナス側に振れる振動が同じである交流信
号となり、問題を解決することができる。
【０００８】ここで、Ｃ級、Ｄ級、Ｅ級増幅回路の基本
定義は以下のものである。まず、Ｃ級増幅回路とは、直
流電源の端子間にスイッチング要素と共振用インダクタ
の直列回路を接続し、前記共振用インダクタと共振する
容量性回路から成り、前記共振用インダクタと容量性回
路から構成される並列共振回路から、この回路に接続さ
れた負荷回路に電力を供給するものである。
【０００９】次に、Ｄ級増幅回路とは、直流電源と、ス
イッチング動作する少なくとも一対のスイッチング要素
と、少なくともインダクタとキャパシタで構成される共
振回路から成り、前記一対のスイッチング要素は、前記
直流電源の端子間に接続されて交互に開閉し、これによ
り、前記共振回路の入力端に矩形波電圧が印加され、出
力端には基本波電圧が出力され、この回路に接続された
負荷回路に前記基本波電圧が印加されるものである。
【００１０】また、Ｅ級増幅回路とは、直流電流源と、
少なくとも１個のスイッチング動作するスイッチング要
素と、前記スイッチング要素に並列接続された分岐キャ
パシタと、少なくともインダクタとキャパシタで構成さ
れる共振回路から成り、前記スイッチング要素がオフ状
態からオン状態に移行する時は、前記スイッチング要素
の端子間に印加される共振電圧の電圧値と傾きが０の状
態で共振電流が流れ始めて、このスイッチング要素の動
作により、前記共振回路の入力端に共振電圧が印加さ
れ、出力端には基本波電圧が出力され、この回路に接続
された負荷回路に前記基本波電圧が印加される回路であ
る。
【００１１】
【作用】本発明によれば、メインアンプがＤ級又はＥ級
増幅回路であることにより、高いＤＣ／ＡＣ変換効率を
実現することができ、これにより、回路全体の電力損失
を低減することができる。また、プリアンプがＣ級であ
る場合には、総合的に設計が容易となる。また、プリア
ンプがＥ級増幅回路のプッシュプル構成である場合に
は、プリアンプ部の出力波形は０（Ｖ）からプラス側に
振れる振動と０（Ｖ）からマイナス側に振れる振動が同
じである交流信号となり、メインアンプ部のスイッチン
グ素子の制御端子間に交流入力信号を供給することがで
きる。本発明の更に詳しい構成及び作用については、以
下に述べる実施例の説明において一層明らかとされる。
【００１２】
【実施例】図１は本発明の第１の実施例を示している。
この回路構成は、発振回路１ａとプリアンプ２ａとメイ
ンアンプ５ａと負荷７で構成されている。発振回路１ａ
は、例えば従来例の図８に示している発振回路１でも良
い。プリアンプ２ａはパワーＭＯＳ電界効果トランジス
タＱ21によりＣ級電力増幅を行っており、トランスＴ1
の漏れインダクタンスとコンデンサＣ2 により発振周波
数に同調するように構成している。Ｒ20はパワーＭＯＳ
電界効果トランジスタＱ21の入力インピーダンスを発振
回路１ａの出力と整合させるために接続してある。メイ
ンアンプ５ａはパワーＭＯＳ電界効果トランジスタＱ51
とＱ52によりＤ級電力増幅を行っており、パワーＭＯＳ
電界効果トランジスタＱ51及びＱ52を有し、パワーＭＯ
Ｓ電界効果トランジスタＱ51及びＱ52は交互に開閉する
ことにより、回路要素８と負荷７を有する負荷回路７ａ
の端子間に理想的には矩形電圧を印加させ、インダクタ
ンスＬｓとコンデンサＣｓを有する回路要素８により、
上記矩形電圧の高調波成分と直流成分を除去し、負荷７
の端子間には、基本調波電圧が印加される。
【００１３】このように、プリアンプ２ａにＣ級電力増
幅動作を、メインアンプ５ａにＤ級電力増幅動作を採用
するので、総合的に設計が容易で、電力損失を低減する
電力増幅回路を実現することができる。また、メインア
ンプ５ａはフルブリッジ構成のＤ級電力増幅回路でも良
い。総合的に設計が容易な理由は、プリアンプ２ａの設
計には、メインアンプ５ａの入力インピーダンスも考慮
する必要があるが、一つのスイッチング素子を使用した
回路構成の簡単な一石の回路構成で、且つＤＣ／ＡＣ変
換効率の高いＣ級とＥ級増幅回路の中で、設計の容易な
ものはＣ級増幅回路だからである。
【００１４】図２は本発明の第２の実施例を示してい
る。図１に示した第１の実施例と異なる構成について説
明する。プリアンプ２ｂでは、インダクタＬ2 とトラン
スＴ2の漏れインダクタンスとコンデンサＣ23により発
振周波数に同調するように構成され、パワーＭＯＳ電界
効果トランジスタＱ22によりＣ級電力増幅回路を行い、
プリアンプ２ｂの出力はトランスＴ2 を通してメインア
ンプ５ｂのスイッチング素子Ｑ5 のゲートに電圧を印加
させるという点と、メインアンプ５ｂでは、Ｅ級電力増
幅動作を採用し、直流電圧源Ｅの正極側のＶｄｄに直列
接続されたスイッチング素子Ｑ5 と、直流電圧源Ｅから
の入力電流を略一定にするためのインダクタＬ5 とスイ
ッチング素子Ｑ5 に並列接続されたコンデンサＣ52と、
動作周波数付近に共振点を持つ共振用コイルＬｓと共振
用コンデンサＣｓの直列回路から成り、ここで、スイッ
チング素子Ｑ5 に並列接続されたコンデンサＣ52はスイ
ッチング素子Ｑ5 の出力容量で代用あるいは一部を共用
しても良い。
【００１５】なお、同一構成には、同一符号を付して、
重複する説明を省略する。このように、プリアンプ２ｂ
にＣ級電力増幅動作を、メインアンプ５ｂにＥ級電力増
幅動作を採用するので、総合的に設計が容易で電力損失
を低減した電力増幅回路を実現することができる。ま
た、メインアンプ５ｂはプッシュプル構成のＥ級電力増
幅回路でも良い。総合的に設計が容易な理由は、第１の
実施例に述べた理由と同じである。
【００１６】図３は本発明の第３の実施例を示してい
る。図１に示した第１の実施例と異なる構成について説
明する。プリアンプ２ｃでは一対のスイッチング素子Ｑ
21，Ｑ 22はパワーＭＯＳ電界効果トランジスタで構成さ
れており、そのドレイン・ソース間にはコンデンサ
Ｃ24，Ｃ25が並列接続されている。このコンデンサ
Ｃ24，Ｃ 25の全部又は一部はパワーＭＯＳ電界効果トラ
ンジスタの出力容量で共用又は代用しても良い。各パワ
ーＭＯＳ電界効果トランジスタＱ21，Ｑ22のソースは接
地されて直流電圧源Ｅの負極に接続されており、ドレイ
ンはインダクタＬ21，Ｌ22を介して直流電圧源の正極に
接続されている。Ｖｄｄは直流電圧源Ｅの電圧を意味
し、各パワーＭＯＳ電界効果トランジスタＱ21，Ｑ22の
ドレイン間には、コンデンサＣ26とトランスＴ1 の１次
巻線とコンデンサＣ27を順に直列接続して成る共振回路
が接続されている。この共振回路は、スイッチング素子
Ｑ21，Ｑ22の動作周波数付近に共振点を有し、スイッチ
ング素子Ｑ21，Ｑ22は交互にオン・オフされる。駆動信
号源１ａ，１ｂは、各々、例えば図８に示す発振回路１
から得られた出力をトランスにより逆位相の２つの信号
に変換して得られる。また、各インダクタＬ21，Ｌ22は
略等しい誘導性インピーダンスを呈し、各コンデンサＣ
24，Ｃ25も略等しい容量性インピーダンスを呈する。な
お、同一構成には同一符号を付して重複する説明を省略
する。
【００１７】このような構成にした結果、プリアンプ２
ｃの出力電圧波形は、０（Ｖ）からプラス側に振れる振
動と、０（Ｖ）からマイナス側に振れる振動が同じであ
る交流信号となるため、メインアンプ５ａのパワーＭＯ
Ｓ電界効果トランジスタＱ51とＱ52を確実に交互に開閉
することができ、また、プリアンプ２ｃにはＥ級電力増
幅動作を採用しているので、電力損失も低減することが
でき、さらに、メインアンプ５ａには、Ｄ級電力増幅動
作を採用しているので、電力損失を低減することができ
る。したがって、本実施例では、メインアンプ５ａの１
対のスイッチング素子を交互に確実に開閉することがで
き、かつ電力損失を低減する電力増幅回路を実現するこ
とができる。また、メインアンプ５ａはフルブリッジ構
成のＤ級電力増幅回路でも良い。
【００１８】図４は本発明の第４の実施例を示してい
る。図４に示す構成は、図３に示す駆動信号源１ａ，１
ｂとプリアンプ２ｃと、図２に示すトランスＴ2 とメイ
ンアンプ５ｂと負荷７により構成されている。なお、同
一構成には同一符号を付して重複する説明を省略する。
このような構成にした結果、プリアンプ２ｃの出力電圧
波形は、０（Ｖ）からプラス側に振れる振動と、０
（Ｖ）からマイナス側に振れる振動が同じである交流信
号となるため、メインアンプ５ｂのスイッチング素子Ｑ
5 を理想状態に近い動作をさせることができ、また、プ
リアンプ２ｃには、Ｅ級電力増幅動作を採用しているの
で、電力損失を低減することができ、さらに、メインア
ンプ５ｂには、Ｅ級電力増幅動作を採用しているので、
電力損失を低減することができる。したがって、本実施
例では、メインアンプ５ｂのスイッチング素子Ｑ5 を理
想状態に近い動作をさせることができ、かつ電力損失を
低減した電力増幅回路を実現することができる。また、
プリアンプ２ｃとメインアンプ５ｂは、Ｅ級増幅回路の
シングルエンド又はプッシュプル構成のいずれでも良
い。特に、プリアンプ２ｃがシングルエンド構成の場
合、メインアンプ５ｂのスイッチング素子Ｑ5 を理想状
態に近い動作をさせるメリットはないが、しかし総合的
には、ＤＣ／ＡＣ変換効率の高い電力増幅回路を実現す
ることができる。
【００１９】また、発振回路１ａは図５に示す回路構成
でも良い。図５に示す回路は、発振器１ｃにインダクタ
Ｌ1 とダイオードＤ1 と負荷Ｒ20を直列接続し、ダイオ
ードＤ1 は例えばバラクターであり、インダクタＬ1 と
ダイオードＤ1 のキャパシタンスにより、発振周波数付
近に同調する。その発振周波数付近において、発振器１
ｃの交流電圧信号の振幅値を徐々に大きくすると、電流
の周期は徐々に２倍、４倍、８倍、…となり、いわゆる
倍周現象が起きる。したがって、負荷Ｒ20の代わりに、
プリアンプに含まれるＭＯＳ電界効果トランジスタのゲ
ートを負荷とすると、発振器１ｃの振幅値を可変とする
ことにより、プリアンプの動作周波数を可変にすること
ができ、同時にメインアンプの動作周波数をも可変にす
ることができる。ただし、Ｒ20はプリアンプに含まれる
パワーＭＯＳ電界効果トランジスタの入力インピーダン
スを発振回路１ｃの出力と整合させるために接続してあ
る。発振器１ｃは、例えば図８の発振回路１の構成で、
しかも出力振幅値可変のものでも良い。
【００２０】また、上記各実施例の負荷７は、図６に示
す負荷７ａでも良い。負荷７ａは、コンデンサＣ41とＣ
42で構成されるマッチング回路４と、無電極放電灯７１
と、無電極放電灯７１の近傍に巻回された誘導コイルＬ
7 とから構成されている。マッチング回路４はインピー
ダンスを整合させて、電力を効率良く供給するためのも
のである。また、コンデンサＣ9 で構成される回路要素
９を付け加えた図７に示す負荷７ｂでも良い。回路要素
９は、負荷７ｂ全体でスイッチング周波数に同調させる
ためのものである。
【００２１】次に、図１１は特開平４−１１９６６２号
に記載されている電力増幅回路の概略構成を示してい
る。第１、第２及び第３外部電力端子１１、１２及び１
３を有する単一のセラミック絶縁基板１０を備え、各端
子はそれぞれ絶縁基板１０の上面に直接ボンディングさ
れている。絶縁基板１０はまた、図１１において外部電
力端子１１及び１２の上方位置に、絶縁基板１０の上面
に直接ボンディングされた制御端子Ｓ1 及びＧ1 を有
し、外部電力端子１２及び１３の下方位置に、絶縁基板
１０の上面に直接ボンディングされた制御端子Ｓ2 及び
Ｇ2 を有する。絶縁基板１０の裏面には、大きな導電パ
ッドが直接ボンディングされている。
【００２２】絶縁基板１０は第１乃至第４のエッジを有
し、第１及び第３外部電力端子１１，１３は第１エッジ
と隣合うように、第２外部電力端子１２は第２エッジと
隣合うように、第１の制御端子対Ｓ1 ，Ｇ1 と及び第２
の制御端子対Ｓ2 ，Ｇ2 は第３及び第４エッジと隣合う
ようにそれぞれ配置されている。第１及び第２のパワー
ＭＯＳ電界効果トランジスタＱ51及びＱ52の各ドレイン
端子はそれぞれ第１電力端子１１及び第２電力端子１２
に半田付け又はボンディングされている。接続を容易に
するために、第２のパワーＭＯＳ電界効果トランジスタ
Ｑ52は、第１のパワーＭＯＳ電界効果トランジスタＱ51
に対して１８０度回転して配置されている。第１のパワ
ーＭＯＳ電界効果トランジスタＱ51のソース端子Ｓは、
取扱う電力容量を最大限にするとともにインダクタンス
を最小限にするために、複数本のワイヤーボンドによっ
て接続されている。第２のパワーＭＯＳ電界効果トラン
ジスタＱ52のソース端子Ｓは、同様の方法で、複数のワ
イヤーボンドによって外部電力端子１３に接続される。
第１のパワーＭＯＳ電界効果トランジスタＱ51のゲート
端子Ｇは、単一のワイヤーボンドによって制御端子Ｇ1
に接続され、一方、制御端子Ｓ1 は、単一のワイヤーボ
ンドによって上側ＭＯＳ電界効果トランジスタＱ51のソ
ース端子Ｓに接続される。制御回路の接続には、単一の
ワイヤーボンドのみが使用されるが、これはパワーＭＯ
Ｓ電界効果トランジスタのゲート回路には微小電流しか
流れず、大電流と関わりがないからである。第２のパワ
ーＭＯＳ電界効果トランジスタＱ52のゲート端子はワイ
ヤーボンドによって制御端子Ｇ 2 に接続され、第２のパ
ワーＭＯＳ電界効果トランジスタＱ52のソース端子Ｓ
は、ワイヤーボンドによって制御端子Ｓ2 に接続され
る。
【００２３】トランスＴ1 の２次巻線Ｎ21及びＮ22と、
第１及び第２のパワーＭＯＳ電界効果トランジスタのゲ
ート回路とを接続する回路は、装置本体を通る水平中心
線について互いに鏡像となっており、インダクタンス、
電流路長、さらに遅延も実質的に等しい。さらに、ケル
ビン制御端子Ｓ1 ，Ｇ1 ，Ｓ2 ，Ｇ2 を使用することに
より、制御回路において、電力端子ワイヤーボンド及び
外部電力リードのインダクタンス及び抵抗が除去され、
それによって装置本体の電力回路及び制御回路の間のフ
ィードバックの発生が無くなる。なお、図中、Ｎ1 は発
振器１ａの出力信号を受け、第１及び第２のパワーＭＯ
Ｓ電界効果トランジスタＱ51，Ｑ52を交互に開閉させる
ためのトランスＴ1 の１次巻線である。また、絶縁基板
１０と第１及び第２のパワーＭＯＳ電界効果トランジス
タＱ51及びＱ52のヒートシンクを経由した大地への熱の
発散及び容量を等しくするために、第１外部電力端子１
１を第２外部電力端子１２の左／右鏡像とするように形
成している。
【００２４】次に、図１１に示すハーフブリッジ回路の
電流容量を増加させるためには、図１２に示すように、
外部電力端子１１、１２、１３の幅を比例して太くする
ことにより２個又はそれ以上のスイッチング素子を個々
のスイッチング素子の位置に平行に配置する。先の図１
１の回路と異なる点は、外部電力端子１１、１２、１３
の形状以外には、パワーＭＯＳ電界効果トランジスタチ
ップＱ51に対して、パワーＭＯＳ電界効果トランジスタ
チップＱ53を並列接続し、パワーＭＯＳ電界効果トラン
ジスタチップＱ52に対して、パワーＭＯＳ電界効果トラ
ンジスタチップＱ54を並列接続した点である。なお、同
一構成には、同一符号を付して重複する説明を省略す
る。以下、パワーＭＯＳ電界効果トランジスタチップＱ
51〜Ｑ54を単にチップＱ51〜Ｑ54と呼ぶ。
【００２５】図１２に示す回路構成では、チップＱ51と
Ｑ53から負荷７までの電流路の長さが等しく、かつ、チ
ップＱ52とＱ54から負荷７までの電流路の長さを等しく
することはできない。まず、チップＱ51とＱ53から負荷
７までの電流路の長さを比較すると、チップＱ51から負
荷７までの電流路の長さの方が短いため、チップＱ51と
Ｑ53の端子間に流れる電流を比較すると、チップＱ51の
端子間に流れる電流の方が大きくなる。同様なことは、
チップＱ52とＱ54に関しても言えるため、チップＱ52と
Ｑ54の端子間に流れる電流を比較すると、チップＱ52の
端子間に流れる電流の方が大きくなる。上記のように、
各チップの端子間に流れる電流の偏りが起きると、各ス
イッチング要素のヒートシンクを経由した大地への放熱
の不均等という問題が発生し、また、大きな電流が流れ
るチップの耐久性にも問題が生じる。
【００２６】そこで、全てのスイッチング素子の端子間
に流れる電流を均等にするための手段を以下に提案す
る。図１３は請求項５の発明の第１の実施例を示してい
る。直流電圧源Ｅの正極側端子に接続された第１及び第
３のスイッチング要素Ｑ51，Ｑ 53の各々の他端子は銅箔
１２０に接続されている。その接続点を順に１２１，１
２３とする。直流電圧源Ｅの負極側端子（グランド）に
接続された第２及び第４のスイッチング要素Ｑ52，Ｑ54
の各々の他端子は銅箔１２０に接続されている。その接
続点を順に１２２，１２４とする。また、直流電圧源Ｅ
の負極側端子に接続された負荷７の他端子は、銅箔１２
０の中心部に接続されている。その接続点をＰ1 とする
と、その位置は、接続点１２１とＰ1 の距離ｄ1 と接続
点１２３とＰ1 の距離ｄ3 が等しく、且つ接続点１２２
とＰ1 の距離ｄ2 と、接続点１２４とＰ1 の距離ｄ4 が
等しい場所となっている。また、第１及び第３のスイッ
チング要素Ｑ51，Ｑ53は同時に開閉し、第２及び第４の
スイッチング要素Ｑ52，Ｑ54は同時に開閉し、第１及び
第２のスイッチング要素Ｑ51，Ｑ52は交互に開閉する。
このように構成した結果、第１及び第３のスイッチング
要素Ｑ51，Ｑ53がＯＮしたとき、第１及び第３のスイッ
チング要素Ｑ51，Ｑ53から負荷７までの電流路の長さが
それぞれ等しいので、第１及び第３のスイッチング要素
Ｑ51，Ｑ53の端子間に流れる電流は等しくなる。また、
第２及び第４のスイッチング要素Ｑ52，Ｑ54がＯＮした
とき、第２及び第４のスイッチング要素Ｑ52，Ｑ54から
負荷７までの電流路の長さがそれぞれ等しいので、第２
及び第４のスイッチング要素Ｑ52，Ｑ54の端子間に流れ
る電流は等しくなる。このように、直流電圧源Ｅに２つ
のスイッチング要素が直列接続され、その２つのスイッ
チング要素が交互に開閉する構成において、直流電圧源
の正極側に接続された全てのスイッチング要素の端子間
に流れる電流を均等にし、かつ直流電圧源の負極側に接
続された全てのスイッチング要素の端子間に流れる電流
を均等とすることができる。
【００２７】図１４は本発明の第２の実施例を示してい
る。これは第１の実施例において、スイッチング要素が
４個より多く存在する場合についての実施例である。直
流電圧源Ｅの正極側端子は環状銅箔１３０に接続され、
第１、第３及び第５のスイッチング要素Ｑ51，Ｑ53，Ｑ
55は、環状銅箔１３０を３等分する位置で、環状銅箔１
３０に接続され、第１、第３及び第５のスイッチング要
素Ｑ51，Ｑ53，Ｑ55の銅箔１３０に接続されていない側
の端子は、環状銅箔１２０を３等分する位置で環状銅箔
１２０に接続され、第２、第４及び第６のスイッチング
要素Ｑ52，Ｑ54，Ｑ56の一端は、環状銅箔１２０に接続
された第１、第３及び第５のスイッチング要素Ｑ51，Ｑ
53，Ｑ55の接続点近傍の環状銅箔１２０上でそれぞれ接
続され、第２、第４及び第６のスイッチング要素Ｑ52，
Ｑ54，Ｑ56の他端は、円状銅箔１１０に接続され、円状
銅箔１１０は、直流電圧源Ｅの負極側端子（グランド）
に接続され、また、円状銅箔１１０は負荷７に接続さ
れ、負荷７の円状銅箔１１０に接続されていない側の端
子からは３本の導線１２ａ，１２ｂ，１２ｃ（３本の導
線の長さは等しい）が引き伸ばされ、３本の導線１２
ａ，１２ｂ，１２ｃの負荷７側に接続されていない側の
端子は、環状銅箔１２０に接続された第１、第３及び第
５のスイッチング要素Ｑ51，Ｑ53，Ｑ55の３個の接続点
を含め、環状銅箔１２０を６等分する位置の環状銅箔１
２０上の点に接続される。また、第１、第３及び第５の
スイッチング要素Ｑ51，Ｑ53，Ｑ55は同時に開閉し、第
２、第４及び第６のスイッチング要素Ｑ52，Ｑ54，Ｑ56
は同時に開閉し、第１及び第２のスイッチング要素
Ｑ51，Ｑ52は交互に開閉する。
【００２８】このように構成した結果、第１、第３及び
第５のスイッチング要素Ｑ51，Ｑ53，Ｑ55がＯＮしたと
き、第１、第３及び第５のスイッチング要素Ｑ51，
Ｑ53，Ｑ 55から負荷７までの最短電流路の長さがそれぞ
れ等しいので、第１、第３及び第５のスイッチング要素
Ｑ51，Ｑ53，Ｑ55の端子間に流れる電流は等しくなる。
また、第２、第４及び第６のスイッチング要素Ｑ52，Ｑ
54，Ｑ56がＯＮしたとき、第２、第４及び第６のスイッ
チング要素Ｑ52，Ｑ54，Ｑ56から負荷７までの最短電流
路の長さがそれぞれ等しいので、第２、第４及び第６の
スイッチング要素Ｑ 52，Ｑ54，Ｑ56の端子間に流れる電
流は等しくなる。
【００２９】図１５は本発明の第３の実施例を示してい
る。本実施例は、第２の実施例で負荷７が複数ある場合
についての内容である。図１４に示した第２の実施例２
において、導線１２ａ，１２ｂ，１２ｃと負荷７を取り
除き、導線１２ａ，１２ｂ，１２ｃが環状銅箔１２０に
接続されていた３個の位置に負荷７１，７２，７３をそ
れぞれ接続し、負荷７１，７２，７３の環状銅箔１２０
に接続されていない側の端子はそれぞれ円状銅箔１１０
に接続したという点である。なお、同一構成には同一符
号を付して重複する説明を省略する。このように構成し
た結果、第１、第３及び第５のスイッチング要素Ｑ51，
Ｑ53，Ｑ55がＯＮしたとき、第１、第３及び第５のスイ
ッチング要素Ｑ51，Ｑ53，Ｑ55から負荷７１，７２，７
３までの最短電流路の長さがそれぞれ等しいので、第
１、第３及び第５のスイッチング要素Ｑ51，Ｑ53，Ｑ55
の端子間に流れる電流は等しくなる。また、第２、第４
及び第６のスイッチング要素Ｑ52，Ｑ54，Ｑ56がＯＮし
たとき、第２、第４及び第６のスイッチング要素Ｑ52，
Ｑ54，Ｑ56から負荷７１，７２，７３までの最短電流路
の長さがそれぞれ等しいので、第２、第４及び第６のス
イッチング要素Ｑ52，Ｑ54，Ｑ56の端子間に流れる電流
は等しくなる。
【００３０】さらに、図１５の回路構成で、負荷７１，
７２，７３として、図７に示した負荷７ｂを採用した場
合、負荷のインピーダンスはＮ倍となり、図１５の回路
構成のスイッチング要素２Ｎ個（Ｎは自然数）に対しＮ
個の無電極放電灯が負荷として接続されることとなるの
で、全部でＮ×Ｎ個の無電極放電灯を点灯できる電力増
幅回路が実現できる。
【００３１】また、実施例の中では、ハーフ・ブリッジ
構成について述べたが、当然、フルブリッジ構成でも良
い。例えば、図１３の構成を２個用意して、図１６に示
すような構成とすれば良い。直流電圧源Ｅの正極側端子
に接続された第１及び第３のスイッチング要素Ｑ51，Ｑ
53の各々の他端子は銅箔１２０に接続されている。その
接続点を順に１２１，１２３とする。直流電圧源Ｅの負
極側端子（グランド）に接続された第６及び第８のスイ
ッチング要素Ｑ56，Ｑ58の各々の他端子は銅箔１２０に
接続されている。その接続点を順に１２６，１２８とす
る。また、負荷７の他端子は、銅箔１２９の中心部に接
続されている。その接続点をＰ2 とすると、その位置
は、接続点１２５とＰ2 の距離ｄ5 と接続点１２７とＰ
2 の距離ｄ 7 が等しく、且つ接続点１２６とＰ2 の距離
ｄ6 と、接続点１２８とＰ2 の距離ｄ8 が等しい場所と
なっている。また、第５及び第７のスイッチング要素Ｑ
55，Ｑ57は同時に開閉し、第６及び第８のスイッチング
要素Ｑ56，Ｑ58は同時に開閉し、第５及び第６のスイッ
チング要素Ｑ55，Ｑ56は交互に開閉する。このように構
成した結果、第５及び第７のスイッチング要素Ｑ55，Ｑ
57がＯＮしたとき、第５及び第７のスイッチング要素Ｑ
55，Ｑ57から負荷７までの電流路の長さがそれぞれ等し
いので、第５及び第７のスイッチング要素Ｑ55，Ｑ57の
端子間に流れる電流は等しくなる。また、第６及び第８
のスイッチング要素Ｑ56，Ｑ58がＯＮしたとき、第６及
び第８のスイッチング要素Ｑ56，Ｑ58から負荷７までの
電流路の長さがそれぞれ等しいので、第６及び第８のス
イッチング要素Ｑ56，Ｑ58の端子間に流れる電流は等し
くなる。
【００３２】
【発明の効果】請求項１の発明によれば、第１の増幅回
路がＤ級又はＥ級増幅回路であることにより、ＤＣ／Ａ
Ｃ変換効率が高く、回路の電力損失を低減でき、特に、
高出力を負荷回路に出力する場合には、大変効果があ
る。また、請求項２の発明によれば、第２の増幅回路が
Ｃ級増幅回路であることにより、総合的に設計が容易で
且つ電力損失が低減できる。請求項３の発明によれば、
第２の増幅回路がＥ級増幅回路のプッシュプル構成であ
ることにより、メインアンプとしての第１の増幅回路の
Ｄ級増幅回路の１対のスイッチング要素を確実に交互に
開閉させることができ、且つ電力損失を低減することが
できる。請求項４の発明によれば、第１及び第２の増幅
回路が共にＥ級増幅回路であることにより、ＤＣ／ＡＣ
変換効率が高い電力増幅回路を実現することができ、ま
た、この場合、プリアンプとしての第２の増幅回路にプ
ッシュプル構成を採用すれば、メインアンプとしての第
１の増幅回路のスイッチング素子を理想状態に近い動作
をさせることができ、ＤＣ／ＡＣ変換効率をさらに高め
ることができる。請求項５の発明によれば、全てのスイ
ッチング要素に流れる電流は均等になり、各スイッチン
グ要素のヒートシンクを経由した大地への放熱を均等に
でき、しかもスイッチング要素の耐久性も向上する。特
に、負荷として、無電極放電灯を採用した場合、始動時
には、大きな入力電流がスイッチング要素に流れるた
め、各スイッチング要素に流れる電流を均等にすること
は、点灯装置の信頼性を高める効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】本発明に用いる発振回路の回路図である。
【図６】本発明に用いる負荷の一例を示す回路図であ
る。
【図７】本発明に用いる負荷の他の一例を示す回路図で
ある。
【図８】従来の電力増幅回路の回路図である。
【図９】本発明に用いるＥ級増幅回路の動作を示す波形
図である。
【図１０】本発明に用いるＤ級増幅回路の動作を示す波
形図である。
【図１１】従来の増幅回路の出力部の構成例を示す配線
図である。
【図１２】従来の増幅回路の出力部の他の構成例を示す
配線図である。
【図１３】本発明の増幅回路の出力部の第１の構成例を
示す配線図である。
【図１４】本発明の増幅回路の出力部の第２の構成例を
示す配線図である。
【図１５】本発明の増幅回路の出力部の第３の構成例を
示す配線図である。
【図１６】本発明の増幅回路の出力部の第４の構成例を
示す配線図である。
【符号の説明】
１ａ 発振回路 ２ａ プリアンプ ５ａ メインアンプ ７ａ 負荷回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 直流電源と、この直流電源の両端に接
    続され少なくともスイッチング要素を含んで成る第１の
    増幅回路と、この第１の増幅回路に接続され高周波電力
    の供給を受ける負荷回路と、前記直流電源の両端に接続
    され第１の増幅回路のスイッチング要素を駆動する少な
    くともスイッチング要素を含んで成る第２の増幅回路と
    を備えて成る回路において、第１の増幅回路がＤ級又は
    Ｅ級増幅回路であることを特徴とする電力増幅回路。
  2. 【請求項２】 第２の増幅回路はＣ級増幅回路である
    ことを特徴とする請求項１記載の電力増幅回路。
  3. 【請求項３】 第２の増幅回路はＥ級増幅回路のプッ
    シュプル構成であり、第１の増幅回路はＤ級増幅回路で
    あることを特徴とする請求項１記載の電力増幅回路。
  4. 【請求項４】 第２の増幅回路はＥ級増幅回路であ
    り、第１の増幅回路はＥ級増幅回路であることを特徴と
    する請求項１記載の電力増幅回路。
  5. 【請求項５】 第１及び第２のスイッチング要素を直
    列接続した第１回路要素と、第３及び第４のスイッチン
    グ要素を直列接続した第２回路要素を直流電圧源に対し
    て並列接続し、第１及び第３のスイッチング要素は前記
    直流電圧源の正極側に接続し、第１回路要素に含まれる
    ２個のスイッチング要素の接続点と、第２回路要素に含
    まれる２個のスイッチング要素の接続点を接続し、第１
    及び第３のスイッチング要素は同時に開閉し、第２及び
    第４のスイッチング要素は同時に開閉し、第１及び第２
    のスイッチング要素は交互に開閉するように制御する手
    段を備え、第１及び第３のスイッチング要素から負荷回
    路までの最短電流路の長さが略等しく、第２及び第４の
    スイッチング要素から負荷回路までの最短電流路の長さ
    が略等しく、負荷回路の一端は第１のスイッチング要素
    の直流電圧源に接続されていない側の端子と同電位とな
    るように接続され、負荷回路の他端は負荷回路に共振的
    電流を流すように接続されることを特徴とする電力増幅
    回路。
  6. 【請求項６】 ２個のスイッチング要素を直列接続し
    た回路要素をｎ個（ｎは３以上の自然数）以上環状に配
    置して直流電圧源に並列接続し、ｎ個の回路要素に対応
    してｎ個の負荷を環状に配置し、各回路要素に含まれる
    ２個のスイッチング要素の接続点を接続し、各回路要素
    において前記直流電圧源の正極側に接続されたスイッチ
    ング要素は同時に開閉し、前記直流電圧源の負極側に接
    続されたスイッチング要素は同時に開閉し、前記直流電
    圧源の正極側に接続されたスイッチング要素と前記直流
    電圧源の負極側に接続されたスイッチング要素は交互に
    開閉するように制御する手段を備え、任意の隣り合う２
    個の回路要素において、その隣り合う２個の回路要素に
    含まれる直流電圧源の正極側に接続された２個のスイッ
    チング要素から負荷までの最短電流路の長さが略等し
    く、直流電圧源の負極側に接続された２個のスイッチン
    グ要素から負荷までの最短電流路の長さが略等しく、負
    荷回路の一端は２個のスイッチング要素の接続点と同電
    位となるように接続され、負荷回路の他端は負荷回路に
    共振的電流を流すように接続されることを特徴とする電
    力増幅回路。
  7. 【請求項７】 負荷回路は、少なくともコンデンサと
    負荷から構成されることを特徴とする請求項５又は６記
    載の電力増幅回路。
  8. 【請求項８】 負荷回路は、無電極放電灯と、無電極
    放電灯の近傍に巻回された誘導コイルと、インピーダン
    スを整合させて電力を効率良く供給するためのマッチン
    グ回路とから構成されることを特徴とする請求項１乃至
    ７のいずれかに記載の電力増幅回路。
  9. 【請求項９】 スイッチング要素は、それぞれＭＯＳ
    ＦＥＴを備えていることを特徴とする請求項１乃至８の
    いずれかに記載の電力増幅回路。
  10. 【請求項１０】 スイッチング要素の動作周波数は、
    １ＭＨｚ以上であることを特徴とする請求項１乃至９の
    いずれかに記載の電力増幅回路。
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