JP3515811B2 - インピーダンス整合回路 - Google Patents
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- 238000010168 coupling process Methods 0.000 claims description 57
- 238000005859 coupling reaction Methods 0.000 claims description 57
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- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
- H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
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- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Waveguide Connection Structure (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、高周波におけるイン
ピーダンス整合回路、特にマイクロ波及びミリ波集積回
路におけるインピーダンス整合回路に関するものであ
る。
ピーダンス整合回路、特にマイクロ波及びミリ波集積回
路におけるインピーダンス整合回路に関するものであ
る。
【０００２】
【従来の技術】従来からマイクロ波帯及びミリ波帯の集
積回路（以後、ＩＣと略記する。）では、段間結合に用
いる直流阻止用コンデンサには、その設計中心周波数帯
域の波長の１／４の長さを有する結合線路が用いられて
いる。これは、この結合線路の通過損失が少ないためで
ある。図８にその一例として９０ＧＨz 帯増幅器ＩＣに
おける１段目と２段目の増幅段の平面図を示す。図中の
１は１段目増幅段の電界効果トランジスタ（以後、ＦＥ
Ｔと略記する）、２は１段目増幅段の出力側インピーダ
ンス整合回路、３は上記の１／４波長の結合線路、４は
２段目増幅段の入力側インピーダンス整合回路、５は２
段目増幅段のＦＥＴであり、また、Ｇはゲート、Ｓはソ
ース、Ｄはドレインである。ただし、ＦＥＴを駆動する
ための直流バイアス回路、１段目増幅段の入力側インピ
ーダンス整合回路及び２段目増幅段の出力側インピーダ
ンス整合回路は省略してある。上記のインピーダンス整
合回路及び結合線路は、基板上の金属膜からなってい
る。設計中心周波数におけるＩＣの伝送線路上での波長
をλとすると、結合線路の長さＬc ＝λ／４である。
積回路（以後、ＩＣと略記する。）では、段間結合に用
いる直流阻止用コンデンサには、その設計中心周波数帯
域の波長の１／４の長さを有する結合線路が用いられて
いる。これは、この結合線路の通過損失が少ないためで
ある。図８にその一例として９０ＧＨz 帯増幅器ＩＣに
おける１段目と２段目の増幅段の平面図を示す。図中の
１は１段目増幅段の電界効果トランジスタ（以後、ＦＥ
Ｔと略記する）、２は１段目増幅段の出力側インピーダ
ンス整合回路、３は上記の１／４波長の結合線路、４は
２段目増幅段の入力側インピーダンス整合回路、５は２
段目増幅段のＦＥＴであり、また、Ｇはゲート、Ｓはソ
ース、Ｄはドレインである。ただし、ＦＥＴを駆動する
ための直流バイアス回路、１段目増幅段の入力側インピ
ーダンス整合回路及び２段目増幅段の出力側インピーダ
ンス整合回路は省略してある。上記のインピーダンス整
合回路及び結合線路は、基板上の金属膜からなってい
る。設計中心周波数におけるＩＣの伝送線路上での波長
をλとすると、結合線路の長さＬc ＝λ／４である。
【０００３】この場合、１／４波長の結合線路の入出力
インピーダンスは通常５０Ωであり、これと整合するよ
うに、各増幅段の入出力インピーダンスもインピーダン
ス整合回路端で５０Ωとなっている。一般に周波数が高
くなるほど、上記のようなインピーダンス整合回路や１
／４波長の結合線路は小さくできる。しかし、９０ＧＨ
z 帯ＩＣの上記の例においても、１段目増幅段の出力側
インピーダンス整合回路の長さＬomは約３５０μｍ、１
／４波長の結合線路の長さＬc は約３００μｍとなり、
ミリ波ＩＣにもかかわらず、このインピーダンス整合回
路と結合線路が大きな面積を占めるため、チップサイズ
はさほど小さくできない。
インピーダンスは通常５０Ωであり、これと整合するよ
うに、各増幅段の入出力インピーダンスもインピーダン
ス整合回路端で５０Ωとなっている。一般に周波数が高
くなるほど、上記のようなインピーダンス整合回路や１
／４波長の結合線路は小さくできる。しかし、９０ＧＨ
z 帯ＩＣの上記の例においても、１段目増幅段の出力側
インピーダンス整合回路の長さＬomは約３５０μｍ、１
／４波長の結合線路の長さＬc は約３００μｍとなり、
ミリ波ＩＣにもかかわらず、このインピーダンス整合回
路と結合線路が大きな面積を占めるため、チップサイズ
はさほど小さくできない。
【０００４】
【発明が解決しようとする課題】マイクロ波及びミリ波
ＩＣにおいては、チップサイズを縮小することにより、
量産性を向上させ、製造コストを低減することが求めら
れている。しかし、従来は上記のように、周波数によっ
てほぼその大きさが決まるインピーダンス整合回路と結
合線路が大きな面積を占めるため、上記ＩＣのチップサ
イズの縮小は困難であった。
ＩＣにおいては、チップサイズを縮小することにより、
量産性を向上させ、製造コストを低減することが求めら
れている。しかし、従来は上記のように、周波数によっ
てほぼその大きさが決まるインピーダンス整合回路と結
合線路が大きな面積を占めるため、上記ＩＣのチップサ
イズの縮小は困難であった。
【０００５】この発明は、上記のような問題点に鑑みな
されたものであり、インピーダンス整合回路と結合線路
を縮小することにより、マイクロ波及びミリ波ＩＣにお
けるチップサイズの縮小を実現することを目的としてい
る。
されたものであり、インピーダンス整合回路と結合線路
を縮小することにより、マイクロ波及びミリ波ＩＣにお
けるチップサイズの縮小を実現することを目的としてい
る。
【０００６】
【課題を解決するための手段】この発明（請求項１）に
係わるインピーダンス整合回路は、高周波で用いられる
インピーダンス整合回路において、設計中心周波数の波
長の１／４より長い結合線路を備え、上記結合線路の所
定の位置にスタブが接続されているものである。
係わるインピーダンス整合回路は、高周波で用いられる
インピーダンス整合回路において、設計中心周波数の波
長の１／４より長い結合線路を備え、上記結合線路の所
定の位置にスタブが接続されているものである。
【０００７】この発明（請求項２）に係わるインピーダ
ンス整合回路は、高周波で用いられるインピーダンス整
合回路において、設計中心周波数の波長の１／４より長
い結合線路を備え、上記結合線路の一端にトランジスタ
が接続されており、上記結合線路の任意の位置に１／４
波長線路とこの１／４波長線路の一端に接続されたラジ
アルスタブを含む上記トランジスタ駆動用の直流バイア
ス回路が接続されており、上記設計中心周波数における
上記結合線路から見込んだ上記直流バイアス回路のイン
ピーダンスが無限大になるように規定されているもので
ある。
ンス整合回路は、高周波で用いられるインピーダンス整
合回路において、設計中心周波数の波長の１／４より長
い結合線路を備え、上記結合線路の一端にトランジスタ
が接続されており、上記結合線路の任意の位置に１／４
波長線路とこの１／４波長線路の一端に接続されたラジ
アルスタブを含む上記トランジスタ駆動用の直流バイア
ス回路が接続されており、上記設計中心周波数における
上記結合線路から見込んだ上記直流バイアス回路のイン
ピーダンスが無限大になるように規定されているもので
ある。
【０００８】
【０００９】
【００１０】
【００１１】
【作用】この発明（請求項１）に係わるインピーダンス
整合回路は、高周波で用いられるインピーダンス整合回
路において、設計中心周波数の波長の１／４より長い結
合線路を備え、上記結合線路の所定の位置にスタブが接
続されているものであるから、そのインピーダンスを誘
導性とすることができ、トランジスタ等からなる容量性
のインピーダンスを持つ回路に対してインピーダンス整
合を取ることが可能となる。従来は、前述のように上記
の容量性のインピーダンスを持つ回路と直流阻止用１／
４波長結合線路を接続するためには、両者の間にインピ
ーダンス整合回路を挿入する必要があった。一方、この
発明のインピーダンス整合回路は、直流阻止用結合線路
の機能と上記の従来のインピーダンス整合回路の機能を
併せ持っている。従って、従来のインピーダンス整合回
路と直流阻止用１／４波長結合線路の二つに替えて、こ
の発明の結合線路からなるインピーダンス整合回路を用
いることにより、回路設計の自由度が増大すると同時に
回路の小型化が可能となる。
整合回路は、高周波で用いられるインピーダンス整合回
路において、設計中心周波数の波長の１／４より長い結
合線路を備え、上記結合線路の所定の位置にスタブが接
続されているものであるから、そのインピーダンスを誘
導性とすることができ、トランジスタ等からなる容量性
のインピーダンスを持つ回路に対してインピーダンス整
合を取ることが可能となる。従来は、前述のように上記
の容量性のインピーダンスを持つ回路と直流阻止用１／
４波長結合線路を接続するためには、両者の間にインピ
ーダンス整合回路を挿入する必要があった。一方、この
発明のインピーダンス整合回路は、直流阻止用結合線路
の機能と上記の従来のインピーダンス整合回路の機能を
併せ持っている。従って、従来のインピーダンス整合回
路と直流阻止用１／４波長結合線路の二つに替えて、こ
の発明の結合線路からなるインピーダンス整合回路を用
いることにより、回路設計の自由度が増大すると同時に
回路の小型化が可能となる。
【００１２】また、直流阻止用１／４波長結合線路を用
いて、これとインピーダンスの異なる二つの回路を接続
する場合、従来は、これらの回路と１／４波長結合線路
の間にそれぞれインピーダンス整合回路を挿入する必要
があった。しかし、この発明のインピーダンス整合回路
は上記の二つの回路のいずれに対してもインピーダンス
整合するようにすることも可能であり、これにより、従
来の二つのインピーダンス整合回路を用いる必要が無く
なる。従って、上記の１／４波長結合線路とインピーダ
ンスの異なる二つの回路の間をこの発明の結合線路から
なるインピーダンス整合回路のみを用いて結合すること
ができる。これにより、さらに回路設計の自由度が増大
し、回路の小型化が可能となる。
いて、これとインピーダンスの異なる二つの回路を接続
する場合、従来は、これらの回路と１／４波長結合線路
の間にそれぞれインピーダンス整合回路を挿入する必要
があった。しかし、この発明のインピーダンス整合回路
は上記の二つの回路のいずれに対してもインピーダンス
整合するようにすることも可能であり、これにより、従
来の二つのインピーダンス整合回路を用いる必要が無く
なる。従って、上記の１／４波長結合線路とインピーダ
ンスの異なる二つの回路の間をこの発明の結合線路から
なるインピーダンス整合回路のみを用いて結合すること
ができる。これにより、さらに回路設計の自由度が増大
し、回路の小型化が可能となる。
【００１３】上記の回路の小型化は、回路の量産性を向
上させ、製造コストの低減を可能にする。
上させ、製造コストの低減を可能にする。
【００１４】この発明（請求項２）に係わるインピーダ
ンス整合回路は、高周波で用いられるインピーダンス整
合回路において、設計中心周波数の波長の１／４より長
い結合線路を備え、上記結合線路の一端にトランジスタ
が接続されており、上記結合線路の任意の位置に１／４
波長線路とこの１／４波長線路の一端に接続されたラジ
アルスタブを含む上記トランジスタ駆動用の直流バイア
ス回路が接続されており、上記設計中心周波数における
上記結合線路から見込んだ上記直流バイアス回路のイン
ピーダンスが無限大になるように規定されているもので
あるから、従来はトランジスタの電極または電極近傍の
伝送線路に接続されていた直流バイアス回路を上記結合
線路の任意の位置にも接続することが可能となる。これ
により、回路設計の自由度がさらに増大する。
ンス整合回路は、高周波で用いられるインピーダンス整
合回路において、設計中心周波数の波長の１／４より長
い結合線路を備え、上記結合線路の一端にトランジスタ
が接続されており、上記結合線路の任意の位置に１／４
波長線路とこの１／４波長線路の一端に接続されたラジ
アルスタブを含む上記トランジスタ駆動用の直流バイア
ス回路が接続されており、上記設計中心周波数における
上記結合線路から見込んだ上記直流バイアス回路のイン
ピーダンスが無限大になるように規定されているもので
あるから、従来はトランジスタの電極または電極近傍の
伝送線路に接続されていた直流バイアス回路を上記結合
線路の任意の位置にも接続することが可能となる。これ
により、回路設計の自由度がさらに増大する。
【００１５】従って、回路を形成する基板面上を有効に
利用することができ、さらなる回路の小型化が可能とな
る。これによって、回路の量産性を向上させ、製造コス
トを低減させることができる。
利用することができ、さらなる回路の小型化が可能とな
る。これによって、回路の量産性を向上させ、製造コス
トを低減させることができる。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
実施例１．この発明の第１の実施例について説明する。
本実施例は、周波数９０ＧＨz 帯におけるインピーダン
ス整合回路に関するものである。図１に本実施例のイン
ピーダンス整合回路の平面図を示す。図中の１は１段目
増幅段のＦＥＴ、６は結合線路よりなるインピーダンス
整合回路である。これは、結合線路６の長さＬcmを従来
のλ／４（約３００μｍ）より１５０μｍ程度長い約４
５０μｍとし、これを１段目増幅段の出力側インピーダ
ンス整合回路としたものである。ただし、λは設計中心
周波数の波長である。
本実施例は、周波数９０ＧＨz 帯におけるインピーダン
ス整合回路に関するものである。図１に本実施例のイン
ピーダンス整合回路の平面図を示す。図中の１は１段目
増幅段のＦＥＴ、６は結合線路よりなるインピーダンス
整合回路である。これは、結合線路６の長さＬcmを従来
のλ／４（約３００μｍ）より１５０μｍ程度長い約４
５０μｍとし、これを１段目増幅段の出力側インピーダ
ンス整合回路としたものである。ただし、λは設計中心
周波数の波長である。
【００２６】一般に、二つの回路を接続した場合のこれ
らの間のインピーダンス整合の条件は、接続した点から
それぞれの回路を見込んだインピーダンスが互いに複素
共役であることである。本実施例においては、結合線路
６の長さをλ／４より長くすることにより、そのインピ
ーダンスを誘導性（リアクタンスが正）とすることがで
き、ＦＥＴ１の容量性インピーダンス（リアクタンスが
負）と直接整合させることができる。
らの間のインピーダンス整合の条件は、接続した点から
それぞれの回路を見込んだインピーダンスが互いに複素
共役であることである。本実施例においては、結合線路
６の長さをλ／４より長くすることにより、そのインピ
ーダンスを誘導性（リアクタンスが正）とすることがで
き、ＦＥＴ１の容量性インピーダンス（リアクタンスが
負）と直接整合させることができる。
【００２７】周波数９０〜１００ＧＨz における、上記
インピーダンス整合回路６のインピーダンスをスミスチ
ャート上に表したものが図２である。図中のｐは図１の
破線Ａの位置から見込んだ結合線路からなるインピーダ
ンス整合回路６のインピーダンス、ｑは同じく破線Ａの
位置から見込んだＦＥＴ１のインピーダンスの複素共
役、ｒは破線Ｂの位置から見込んだ結合線路からなるイ
ンピーダンス整合回路６のインピーダンスである。周波
数９０ＧＨz における、上記のインピーダンス整合回路
６のＡから見込んだ規格化インピーダンスは0.724+j0.7
487 （誘導性インピーダンス）であり、ＦＥＴ１のＡか
ら見込んだ規格化インピーダンス 0.756-j0.799 （容量
性インピーダンス）の複素共役は0.756+j0.799 であ
り、ほぼ整合が取れている。一方、図２からわかるよう
に、上記のインピーダンス整合回路６のＢから見込んだ
インピーダンスは５０Ω（スミスチャートにおける1.0
の点）の近傍にあり、２段目増幅段の入力インピーダン
スも５０Ωであるから、ここにおいてもインピーダンス
の整合は取れている。
インピーダンス整合回路６のインピーダンスをスミスチ
ャート上に表したものが図２である。図中のｐは図１の
破線Ａの位置から見込んだ結合線路からなるインピーダ
ンス整合回路６のインピーダンス、ｑは同じく破線Ａの
位置から見込んだＦＥＴ１のインピーダンスの複素共
役、ｒは破線Ｂの位置から見込んだ結合線路からなるイ
ンピーダンス整合回路６のインピーダンスである。周波
数９０ＧＨz における、上記のインピーダンス整合回路
６のＡから見込んだ規格化インピーダンスは0.724+j0.7
487 （誘導性インピーダンス）であり、ＦＥＴ１のＡか
ら見込んだ規格化インピーダンス 0.756-j0.799 （容量
性インピーダンス）の複素共役は0.756+j0.799 であ
り、ほぼ整合が取れている。一方、図２からわかるよう
に、上記のインピーダンス整合回路６のＢから見込んだ
インピーダンスは５０Ω（スミスチャートにおける1.0
の点）の近傍にあり、２段目増幅段の入力インピーダン
スも５０Ωであるから、ここにおいてもインピーダンス
の整合は取れている。
【００２８】本実施例によるインピーダンス整合回路
は、従来の増幅段の出力側インピーダンス整合回路と段
間結合に用いる直流阻止用１／４波長結合線路を一つに
したものと言うことができる。前述の従来例の増幅段の
出力側インピーダンス整合回路の長さＬomは約３５０μ
ｍ、直流阻止用結合線路の長さＬc は約３００μｍであ
るから、その合計Ｌom＋Ｌc は６５０μｍであるが、本
実施例によるインピーダンス整合回路の長さＬcmは約４
５０μｍであり、従来例より約２００μｍ短縮される。
これによって、ＩＣのチップサイズの縮小が可能にな
る。
は、従来の増幅段の出力側インピーダンス整合回路と段
間結合に用いる直流阻止用１／４波長結合線路を一つに
したものと言うことができる。前述の従来例の増幅段の
出力側インピーダンス整合回路の長さＬomは約３５０μ
ｍ、直流阻止用結合線路の長さＬc は約３００μｍであ
るから、その合計Ｌom＋Ｌc は６５０μｍであるが、本
実施例によるインピーダンス整合回路の長さＬcmは約４
５０μｍであり、従来例より約２００μｍ短縮される。
これによって、ＩＣのチップサイズの縮小が可能にな
る。
【００２９】本実施例によるインピーダンス整合回路に
２段目の増幅段を接続してできる２段増幅器を図３に示
す。図中の４は２段目増幅段の入力側インピーダンス整
合回路、５は２段目増幅段のＦＥＴであり、両者はＣの
位置でインピーダンス整合が取れている。また、Ｂの位
置においては、５０Ωでインピーダンス整合がなされて
いる。ただし、ＦＥＴを駆動するための直流バイアス回
路、１段目増幅段の入力側インピーダンス整合回路及び
２段目増幅段の出力側インピーダンス整合回路の記載は
省略してある。この図３に示した回路を用いた２段増幅
器ＩＣの諸特性の周波数依存性を図４に示す。周波数９
０ＧＨz 付近において、利得、雑音指数ともに良好な値
を示しており、また、入力ＶＳＷＲ及び出力ＶＳＷＲも
２．０以下に抑えられている。
２段目の増幅段を接続してできる２段増幅器を図３に示
す。図中の４は２段目増幅段の入力側インピーダンス整
合回路、５は２段目増幅段のＦＥＴであり、両者はＣの
位置でインピーダンス整合が取れている。また、Ｂの位
置においては、５０Ωでインピーダンス整合がなされて
いる。ただし、ＦＥＴを駆動するための直流バイアス回
路、１段目増幅段の入力側インピーダンス整合回路及び
２段目増幅段の出力側インピーダンス整合回路の記載は
省略してある。この図３に示した回路を用いた２段増幅
器ＩＣの諸特性の周波数依存性を図４に示す。周波数９
０ＧＨz 付近において、利得、雑音指数ともに良好な値
を示しており、また、入力ＶＳＷＲ及び出力ＶＳＷＲも
２．０以下に抑えられている。
【００３０】以上述べたように、本実施例による結合線
路からなるインピーダンス整合回路は、従来の出力側イ
ンピーダンス整合回路と直流阻止用結合線路の両者の機
能を併せ持つため、ＩＣのチップサイズの縮小が可能と
なる。また、この結合線路からなるインピーダンス整合
回路を用いた増幅器ＩＣにおいては、良好な高周波特性
が得られている。
路からなるインピーダンス整合回路は、従来の出力側イ
ンピーダンス整合回路と直流阻止用結合線路の両者の機
能を併せ持つため、ＩＣのチップサイズの縮小が可能と
なる。また、この結合線路からなるインピーダンス整合
回路を用いた増幅器ＩＣにおいては、良好な高周波特性
が得られている。
【００３１】なお、本実施例においては、上記の結合線
路からなるインピーダンス整合回路を増幅段の出力側イ
ンピーダンス整合回路として用いたが、入力側インピー
ダンス整合回路として用いてもよい。また、二つの増幅
段のＦＥＴの間に、上記の結合線路からなるインピーダ
ンス整合回路のみを設けて、直接両者間のインピーダン
ス整合を取るようにすることも可能であり、これによっ
てさらにＩＣのチップサイズを縮小できる。
路からなるインピーダンス整合回路を増幅段の出力側イ
ンピーダンス整合回路として用いたが、入力側インピー
ダンス整合回路として用いてもよい。また、二つの増幅
段のＦＥＴの間に、上記の結合線路からなるインピーダ
ンス整合回路のみを設けて、直接両者間のインピーダン
ス整合を取るようにすることも可能であり、これによっ
てさらにＩＣのチップサイズを縮小できる。
【００３２】実施例２．この発明の第２の実施例につい
て説明する。図５に本実施例のインピーダンス整合回路
の平面図を示す。図中の７ａ，７ｂは直流バイアス回
路、８は１／４波長線路、９はラジアルスタブである。
これは、実施例１で示した結合線路からなるインピーダ
ンス整合回路にＦＥＴ駆動用の直流バイアス電圧を印加
するための直流バイアス回路を接続したものである。
て説明する。図５に本実施例のインピーダンス整合回路
の平面図を示す。図中の７ａ，７ｂは直流バイアス回
路、８は１／４波長線路、９はラジアルスタブである。
これは、実施例１で示した結合線路からなるインピーダ
ンス整合回路にＦＥＴ駆動用の直流バイアス電圧を印加
するための直流バイアス回路を接続したものである。
【００３３】この直流バイアス回路７ａ，７ｂは、その
一端が上記結合線路に接続された１／４波長線路８とこ
の１／４波長線路のもう一方の端に接続されたラジアル
スタブ９から構成されている。設計中心周波数におい
て、結合線路から見込んだ直流バイアス回路７ａ，７ｂ
のインピーダンスが無限大になるようにラジアルスタブ
９の形状を決定することができる。このようにすると、
高周波的にはこの直流バイアス回路は結合線路に何の影
響も与えないから、１／４波長線路８は結合線路の任意
の位置に接続することができる。直流バイアス回路７ａ
はＦＥＴ１のドレインに直流バイアス電圧を印加するた
めのものであり、直流バイアス回路７ｂは次段のＦＥＴ
（図示せず）のゲートに直流バイアス電圧を印加するた
めのものである。
一端が上記結合線路に接続された１／４波長線路８とこ
の１／４波長線路のもう一方の端に接続されたラジアル
スタブ９から構成されている。設計中心周波数におい
て、結合線路から見込んだ直流バイアス回路７ａ，７ｂ
のインピーダンスが無限大になるようにラジアルスタブ
９の形状を決定することができる。このようにすると、
高周波的にはこの直流バイアス回路は結合線路に何の影
響も与えないから、１／４波長線路８は結合線路の任意
の位置に接続することができる。直流バイアス回路７ａ
はＦＥＴ１のドレインに直流バイアス電圧を印加するた
めのものであり、直流バイアス回路７ｂは次段のＦＥＴ
（図示せず）のゲートに直流バイアス電圧を印加するた
めのものである。
【００３４】従来は、直流バイアス回路は各ＦＥＴの電
極または電極近傍の伝送線路に接続されていたが、本実
施例においては、結合線路からなるインピーダンス整合
回路の任意の位置にも直流バイアス回路を接続すること
が可能となり、ＩＣの回路設計の自由度が増大する。こ
れにより、ＩＣが形成されている基板面をより有効に利
用することが可能となり、全体のチップサイズのさらな
る縮小が可能となる。
極または電極近傍の伝送線路に接続されていたが、本実
施例においては、結合線路からなるインピーダンス整合
回路の任意の位置にも直流バイアス回路を接続すること
が可能となり、ＩＣの回路設計の自由度が増大する。こ
れにより、ＩＣが形成されている基板面をより有効に利
用することが可能となり、全体のチップサイズのさらな
る縮小が可能となる。
【００３５】実施例３．この発明の第３の実施例につい
て説明する。図６に本実施例のインピーダンス整合回路
の平面図を示す。図中の１０は先端解放スタブであり、
これが実施例１で示した結合線路からなるインピーダン
ス整合回路６に接続されている。
て説明する。図６に本実施例のインピーダンス整合回路
の平面図を示す。図中の１０は先端解放スタブであり、
これが実施例１で示した結合線路からなるインピーダン
ス整合回路６に接続されている。
【００３６】周波数８０〜１４０ＧＨz において、図６
の先端解放スタブが接続された結合線路とこのスタブが
接続されていない結合線路のインピーダンスをスミスチ
ャート上で比較したものが図７である。図中のｍは先端
解放スタブが接続された結合線路のインピーダンス、ｎ
は先端解放スタブが接続されていない結合線路のインピ
ーダンスである。結合線路に先端解放スタブを接続する
ことにより、結合線路のインピーダンスが大きく変化し
ていることがわかる。また、上記スタブ１０の形状及び
結合線路６と接続する位置（図６の距離Ｌs ）を変える
ことにより、結合線路のインピーダンスを変化させるこ
とができる。従って、本実施例のインピーダンス整合回
路は、実施例１の整合回路より広い範囲のインピーダン
スに対して整合を取ることが可能となり、ＩＣの回路設
計の自由度がさらに増大する。また、これにより上記実
施例１より一層のチップサイズの縮小が可能となる。
の先端解放スタブが接続された結合線路とこのスタブが
接続されていない結合線路のインピーダンスをスミスチ
ャート上で比較したものが図７である。図中のｍは先端
解放スタブが接続された結合線路のインピーダンス、ｎ
は先端解放スタブが接続されていない結合線路のインピ
ーダンスである。結合線路に先端解放スタブを接続する
ことにより、結合線路のインピーダンスが大きく変化し
ていることがわかる。また、上記スタブ１０の形状及び
結合線路６と接続する位置（図６の距離Ｌs ）を変える
ことにより、結合線路のインピーダンスを変化させるこ
とができる。従って、本実施例のインピーダンス整合回
路は、実施例１の整合回路より広い範囲のインピーダン
スに対して整合を取ることが可能となり、ＩＣの回路設
計の自由度がさらに増大する。また、これにより上記実
施例１より一層のチップサイズの縮小が可能となる。
【００３７】なお、本実施例では先端開放スタブを用い
たが、これに代えて先端短絡スタブを用いても良い。ま
た、スタブは実施例２の直流バイアス回路と同様に結合
線路の両側に配しても良い。
たが、これに代えて先端短絡スタブを用いても良い。ま
た、スタブは実施例２の直流バイアス回路と同様に結合
線路の両側に配しても良い。
【００３８】
【発明の効果】この発明（請求項１）に係わるインピー
ダンス整合回路は、高周波で用いられるインピーダンス
整合回路において、設計中心周波数の波長の１／４より
長い結合線路を備え、上記結合線路の所定の位置にスタ
ブが接続されているものであるから、従来のインピーダ
ンス整合回路とこれに接続された直流阻止用１／４波長
結合線路の二つに替えて、この発明の結合線路からなる
インピーダンス整合回路を用いることにより、回路設計
の自由度が増大すると同時に回路の小型化が可能とな
る。また、１／４波長結合線路とインピーダンスの異な
る二つの回路の間をこの発明の結合線路からなるインピ
ーダンス整合回路のみを用いて結合することもできる。
これにより、さらに回路設計の自由度が増大し、回路の
小型化が可能となる。また、これは回路の量産性を向上
させ、製造コストの低減を可能にする。
ダンス整合回路は、高周波で用いられるインピーダンス
整合回路において、設計中心周波数の波長の１／４より
長い結合線路を備え、上記結合線路の所定の位置にスタ
ブが接続されているものであるから、従来のインピーダ
ンス整合回路とこれに接続された直流阻止用１／４波長
結合線路の二つに替えて、この発明の結合線路からなる
インピーダンス整合回路を用いることにより、回路設計
の自由度が増大すると同時に回路の小型化が可能とな
る。また、１／４波長結合線路とインピーダンスの異な
る二つの回路の間をこの発明の結合線路からなるインピ
ーダンス整合回路のみを用いて結合することもできる。
これにより、さらに回路設計の自由度が増大し、回路の
小型化が可能となる。また、これは回路の量産性を向上
させ、製造コストの低減を可能にする。
【００３９】この発明（請求項２）に係わるインピーダ
ンス整合回路は、高周波で用いられるインピーダンス整
合回路において、設計中心周波数の波長の１／４より長
い結合線路を備え、上記結合線路の一端にトランジスタ
が接続されており、上記結合線路の任意の位置に１／４
波長線路とこの１／４波長線路の一端に接続されたラジ
アルスタブを含む上記トランジスタ駆動用の直流バイア
ス回路が接続されており、上記設計中心周波数における
上記結合線路から見込んだ上記直流バイアス回路のイン
ピーダンスが無限大になるように規定されているもので
あるから、回路設計の自由度がさらに増大する。従っ
て、回路を形成する基板面上を有効に利用することがで
き、さらなる回路の小型化が可能となる。これによっ
て、回路の量産性の向上、製造コストの低減が可能とな
る。
ンス整合回路は、高周波で用いられるインピーダンス整
合回路において、設計中心周波数の波長の１／４より長
い結合線路を備え、上記結合線路の一端にトランジスタ
が接続されており、上記結合線路の任意の位置に１／４
波長線路とこの１／４波長線路の一端に接続されたラジ
アルスタブを含む上記トランジスタ駆動用の直流バイア
ス回路が接続されており、上記設計中心周波数における
上記結合線路から見込んだ上記直流バイアス回路のイン
ピーダンスが無限大になるように規定されているもので
あるから、回路設計の自由度がさらに増大する。従っ
て、回路を形成する基板面上を有効に利用することがで
き、さらなる回路の小型化が可能となる。これによっ
て、回路の量産性の向上、製造コストの低減が可能とな
る。
【００４０】
【００４１】
【００４２】
【００４３】
【図１】 この発明の第１の実施例による結合線路から
なるインピーダンス整合回路を示す平面図である。
なるインピーダンス整合回路を示す平面図である。
【図２】 この発明の第１の実施例による結合線路から
なるインピーダンス整合回路のインピーダンスをスミス
チャート上で表した図である。
なるインピーダンス整合回路のインピーダンスをスミス
チャート上で表した図である。
【図３】 この発明の第１の実施例による結合線路から
なるインピーダンス整合回路を用いた２段増幅器を示す
平面図である。
なるインピーダンス整合回路を用いた２段増幅器を示す
平面図である。
【図４】 この発明の第１の実施例による結合線路から
なるインピーダンス整合回路を用いた２段増幅器ＩＣの
諸特性の周波数依存性を示す図である。
なるインピーダンス整合回路を用いた２段増幅器ＩＣの
諸特性の周波数依存性を示す図である。
【図５】 この発明の第２の実施例による直流バイアス
回路が接続された結合線路からなるインピーダンス整合
回路を示す平面図である。
回路が接続された結合線路からなるインピーダンス整合
回路を示す平面図である。
【図６】 この発明の第３の実施例による先端解放スタ
ブが接続された結合線路からなるインピーダンス整合回
路を示す平面図である。
ブが接続された結合線路からなるインピーダンス整合回
路を示す平面図である。
【図７】 この発明の第３の実施例による先端解放スタ
ブが接続された結合線路からなるインピーダンス整合回
路のインピーダンスをスミスチャート上で表した図であ
る。
ブが接続された結合線路からなるインピーダンス整合回
路のインピーダンスをスミスチャート上で表した図であ
る。
【図８】 従来の１／４波長の結合線路とインピーダン
ス整合回路を示す図である。
ス整合回路を示す図である。
【符号の説明】
１ １段目増幅段のＦＥＴ、２ １段目増幅段の出力側
インピーダンス整合回路、３ １／４波長の結合線路、
４ ２段目増幅段の入力側インピーダンス整合回路、５
２段目増幅段のＦＥＴ、６ 結合線路からなるインピ
ーダンス整合回路、７ａ，７ｂ 直流バイアス回路、８
１／４波長線路、９ ラジアルスタブ、１０ 先端解
放スタブ、Ｇ ゲート、Ｓ ソース、Ｄ ドレイン、ｐ
Ａの位置から見込んだ結合線路からなるインピーダン
ス整合回路６のインピーダンス、ｑ Ａの位置から見込
んだＦＥＴ１のインピーダンスの複素共役、ｒ Ｂの位
置から見込んだ結合線路からなるインピーダンス整合回
路６のインピーダンス、ｍ 先端解放スタブが接続され
た結合線路のインピーダンス、ｎ 先端解放スタブが接
続されていない結合線路のインピーダンス。
インピーダンス整合回路、３ １／４波長の結合線路、
４ ２段目増幅段の入力側インピーダンス整合回路、５
２段目増幅段のＦＥＴ、６ 結合線路からなるインピ
ーダンス整合回路、７ａ，７ｂ 直流バイアス回路、８
１／４波長線路、９ ラジアルスタブ、１０ 先端解
放スタブ、Ｇ ゲート、Ｓ ソース、Ｄ ドレイン、ｐ
Ａの位置から見込んだ結合線路からなるインピーダン
ス整合回路６のインピーダンス、ｑ Ａの位置から見込
んだＦＥＴ１のインピーダンスの複素共役、ｒ Ｂの位
置から見込んだ結合線路からなるインピーダンス整合回
路６のインピーダンス、ｍ 先端解放スタブが接続され
た結合線路のインピーダンス、ｎ 先端解放スタブが接
続されていない結合線路のインピーダンス。
フロントページの続き
(56)参考文献 特開 平７−240605（ＪＰ，Ａ)
特開 昭64−39802（ＪＰ，Ａ)
特開 昭58−146113（ＪＰ，Ａ)
特開 昭58−127419（ＪＰ，Ａ)
実開 平１−146622（ＪＰ，Ｕ)
実開 昭55−15847（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01P 5/02 603
H03F 3/60
Claims (2)
- 【請求項１】 高周波で用いられるインピーダンス整合
回路において、 設計中心周波数の波長の１／４より長い結合線路を備
え、上記結合線路の所定の位置にスタブが接続されてい
ることを特徴とするインピーダンス整合回路。 - 【請求項２】 高周波で用いられるインピーダンス整合
回路において、 設計中心周波数の波長の１／４より長い結合線路を備
え、 上記結合線路の一端にトランジスタが接続されており、 上記結合線路の任意の位置に１／４波長線路とこの１／
４波長線路の一端に接続されたラジアルスタブを含む上
記トランジスタ駆動用の直流バイアス回路が接続されて
おり、 上 記設計中心周波数における上記結合線路から見込んだ
上記直流バイアス回路のインピーダンスが無限大になる
ように規定されていることを特徴とするインピーダンス
整合回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20495494A JP3515811B2 (ja) | 1994-08-30 | 1994-08-30 | インピーダンス整合回路 |
| US08/511,151 US5563551A (en) | 1994-08-30 | 1995-08-04 | Impedance matching circuit |
| EP95112958A EP0700152A1 (en) | 1994-08-30 | 1995-08-17 | Impedance matching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20495494A JP3515811B2 (ja) | 1994-08-30 | 1994-08-30 | インピーダンス整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870207A JPH0870207A (ja) | 1996-03-12 |
| JP3515811B2 true JP3515811B2 (ja) | 2004-04-05 |
Family
ID=16499069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20495494A Expired - Fee Related JP3515811B2 (ja) | 1994-08-30 | 1994-08-30 | インピーダンス整合回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5563551A (ja) |
| EP (1) | EP0700152A1 (ja) |
| JP (1) | JP3515811B2 (ja) |
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|---|---|---|---|---|
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| US6064253A (en) * | 1998-04-20 | 2000-05-16 | Endgate Corporation | Multiple stage self-biasing RF transistor circuit |
| CA2244507A1 (en) | 1998-09-04 | 2000-03-04 | Masahiro Kiyokawa | Method and apparatus for cascading frequency doublers |
| JP3706485B2 (ja) * | 1998-10-29 | 2005-10-12 | 京セラ株式会社 | 弾性表面波装置 |
| KR100655565B1 (ko) * | 1999-12-31 | 2006-12-08 | 주식회사 케이티 | 결합 선로를 이용한 광대역 정합회로 및 그 설계 방법 |
| EP1184678A3 (en) * | 2000-08-28 | 2003-01-29 | Stanley Electric Co., Ltd. | Radar transceiver |
| JP2002270773A (ja) * | 2001-03-12 | 2002-09-20 | Nec Corp | 半導体集積回路およびその製造方法 |
| US6801108B2 (en) * | 2001-12-14 | 2004-10-05 | Taiwan University | Millimeter-wave passive FET switch using impedance transformation networks |
| JP4588654B2 (ja) * | 2006-03-13 | 2010-12-01 | 三菱電機株式会社 | 位相調整回路および整合回路 |
| US7724484B2 (en) * | 2006-12-29 | 2010-05-25 | Cobham Defense Electronic Systems Corporation | Ultra broadband 10-W CW integrated limiter |
| JP4731515B2 (ja) * | 2007-03-29 | 2011-07-27 | 富士通株式会社 | チューナブルフィルタおよびその作製方法 |
| JP2008283234A (ja) * | 2007-05-08 | 2008-11-20 | Mitsubishi Electric Corp | ミリ波帯スイッチ回路 |
| US7804366B2 (en) * | 2008-11-06 | 2010-09-28 | Raytheon Company | Millimeter wave monolithic integrated circuits |
| TWI458174B (zh) * | 2009-05-19 | 2014-10-21 | Marvell World Trade Ltd | 結合信號功率之電路及方法 |
| KR101909696B1 (ko) | 2011-05-16 | 2018-12-19 | 마벨 월드 트레이드 리미티드 | 고전압 스타트업 회로 |
| US9660594B2 (en) | 2014-06-02 | 2017-05-23 | Nxp Usa, Inc. | Resonating filter and method thereof |
| US10581399B2 (en) * | 2016-04-26 | 2020-03-03 | Anaren, Inc. | Impedance matching component |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3965445A (en) * | 1975-02-03 | 1976-06-22 | Motorola, Inc. | Microstrip or stripline coupled-transmission-line impedance transformer |
| US4275364A (en) * | 1979-09-24 | 1981-06-23 | The United States Of America As Represented By The Secretary Of The Navy | Resonant element transformer |
| US4390851A (en) * | 1980-11-25 | 1983-06-28 | Rockwell International Corporation | Monolithic microwave amplifier having active impedance matching |
| US4623848A (en) * | 1983-07-19 | 1986-11-18 | Matsushita Electric Industrial Co., Ltd. | Microwave preamplifier |
| US5111165A (en) * | 1989-07-11 | 1992-05-05 | Wiltron Company | Microwave coupler and method of operating same utilizing forward coupling |
| US5187459A (en) * | 1991-11-18 | 1993-02-16 | Raytheon Company | Compact coupled line filter circuit |
| GB9126616D0 (en) * | 1991-12-16 | 1992-02-12 | Texas Instruments Ltd | Improvements in or relating to amplifiers |
-
1994
- 1994-08-30 JP JP20495494A patent/JP3515811B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-04 US US08/511,151 patent/US5563551A/en not_active Expired - Fee Related
- 1995-08-17 EP EP95112958A patent/EP0700152A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5563551A (en) | 1996-10-08 |
| JPH0870207A (ja) | 1996-03-12 |
| EP0700152A1 (en) | 1996-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040119 |
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