JP2910681B2 - 半導体装置 - Google Patents

半導体装置

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JP2910681B2
JP2910681B2 JP8194876A JP19487696A JP2910681B2 JP 2910681 B2 JP2910681 B2 JP 2910681B2 JP 8194876 A JP8194876 A JP 8194876A JP 19487696 A JP19487696 A JP 19487696A JP 2910681 B2 JP2910681 B2 JP 2910681B2
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/10—Auxiliary devices for switching or interrupting
    • H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にマイクロストリップ線路など誘電体基板と金属導体
からなる伝送線路と電界効果トランジスタを用いた半導
体スイッチ構成の半導体装置に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）を用い
た半導体スイッチ素子は、等価的に抵抗とコンデンサで
表すことができる。例えば、伝送線路に挿入したＦＥＴ
は、オンの時抵抗と等価で、オフの時コンデンサと等価
になる。従来、このＦＥＴを用いた代表的なスイッチ回
路には、図１９に示すようなＦＥＴＱ１のソースとドレ
インを入力端子と出力端子にそれぞれ接続した直列構成
スイッチ回路と、図２１に示すような２線式の伝送線路
にＦＥＴＱ２のソースとドレインをそれぞれ接続した並
列構成スイッチ回路と、図２３に示すような上記の直列
構成と並列構成とを組み合わせたＦＥＴＱ３及びＱ４か
らなる直並列構成スイッチ回路と、図２５に示すような
直列ＦＥＴＱ５とそれに並列接続したコイルＬ１との共
振を利用したスイッチ回路と、図２７に示すような並列
接続ＦＥＴＱ６のドレイン又はソースにλ／４線路Ｚ１
を直列に接続した構成のスイッチ回路がある。
【０００３】これらのスイッチ回路で大電力化を図るに
は、ＦＥＴのゲート幅を増加するのが最も得策である。
これはすなわち、ＦＥＴの等価回路における抵抗値を低
減し、容量値を増加させることを意味する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
各スイッチ回路（従来の半導体装置）においてＦＥＴの
ゲート幅を増加することで大電力化を図ると、ＦＥＴの
抵抗値と容量値で決まる挿入損失あるいはアイソレーシ
ョンが劣化する場合がある。以下、このことについて説
明する。
【０００５】図１９、図２１、図２３、図２５及び図２
７に示した各スイッチ回路を構成するＦＥＴＱ１〜Ｑ６
のゲート幅Ｗｇが１００μｍのときと１ｍｍのときの各
スイッチ回路の透過特性を図２０、図２２、図２４、図
２６及び図２８にそれぞれ示す。例えば図１９に示した
直列構成スイッチ回路の透過特性は、図２０においてＦ
ＥＴＱ１のゲート幅Ｗｇが１ｍｍのとき実線で、ゲート
幅Ｗｇが１００μｍのとき点線で示され、ゲート幅Ｗｇ
を１ｍｍとすると容量値が増加するから、ゲート幅１０
０μｍの時に比べてアイソレーション（オフ時のスイッ
チの電力遮断量）が低下する。
【０００６】また、図２１に示した並列構成スイッチ回
路の透過特性は、図２２に示すように、ＦＥＴＱ２のゲ
ート幅Ｗｇが１ｍｍのとき実線Ｉ，IIで示され、ゲート
幅が１００μｍのとき点線III，IVで示され、ゲート幅
が１ｍｍのときの方がゲート幅が１００μｍのときに比
べてアイソレーションは特性II、IVから分かるように増
加するが、挿入損失（オン時のスイッチでの電力損失
量）が特性I、IIIから分かるように大きくなる。
【０００７】また、図２３に示した直並列構成スイッチ
回路の透過特性は、図２４に示すように、ＦＥＴＱ３及
びＱ４のゲート幅Ｗｇが１ｍｍのとき実線V及びVIで示
され、ゲート幅Ｗｇが１００μｍのとき点線VII及びVII
Iで示され、特性VI及びVIIIに示すように周波数に依存
してそれぞれアイソレーションは変化するが、同じ周波
数ではゲート幅が１ｍｍのときの方がゲート幅が１００
μｍのときに比べてアイソレーションは大きく、同様に
挿入損失も特性V及びVIIから分かるようにゲート幅１ｍ
ｍの方が大きい。
【０００８】なお、上記の直並列構成のスイッチ回路に
おいて、ＦＥＴＱ３のゲート幅とＦＥＴＱ４のゲート幅
を異ならせてもよく、例えばＱ３のゲート幅を１００μ
ｍ、Ｑ４のゲート幅を１ｍｍとしたときの透過特性は、
図２９に示すように、挿入損失及びアイソレーション共
に、周波数の増加に伴って変化する。
【０００９】また、図２７に示した並列ＦＥＴＱ６と直
列λ／４線路Ｚ１を用いた構成のスイッチ回路において
は、ＦＥＴＱ５のゲート幅Ｗｇを１ｍｍで設計すると、
その透過特性は図２８にIX及びXで示され、特性Xから分
かるように所望の周波数（この場合は６０ＧＨｚ）での
挿入損失が大きくなってしまう。
【００１０】例えば、６０ＧＨｚ帯での特性規格とし
て、挿入損失−１．５ｄＢ、アイソレーション−２０ｄ
Ｂを設定した場合、ゲート幅Ｗｇを１ｍｍにすると、上
記回路構成のうち挿入損失、アイソレーションの規格を
共に満たす構成は、直列ＦＥＴＱ５とそれに並列接続し
たコイルＬ１との共振を用いた図２５の構成のみであ
る。しかし、そのスイッチ回路の構成は共振を用いるた
め、図２６に示す透過特性から分かるように、その挿入
損失は非常に狭帯域でしか所望の特性が得られない。
【００１１】このように、上記の従来の半導体装置であ
る各種スイッチ回路において、大電力伝送を可能にする
ために、半導体スイッチ素子であるＦＥＴのゲート幅の
拡大を図ると、特に高い周波数で、広帯域に、低挿入損
失と高アイソレーションを同時に満たす回路構成が存在
しないという問題がある。
【００１２】本発明は以上の点に鑑みなされたもので、
特に高い周波数で、広帯域に、低挿入損失と高アイソレ
ーションを同時に満たす半導体装置を提供することを目
的とする。
【００１３】
【課題を解決するための手段】本発明は上記の目的を達
成するため、請求項１記載の発明は第１のゲート電極と
それを挟んで対向する第１及び第２のオーミック電極か
らなる第１のトランジスタと、第２のゲート電極とそれ
を挟んで対向する第３及び第４のオーミック電極からな
り、第３のオーミック電極が第２のオーミック電極と共
有電極により共有されている第２のトランジスタと、第
１及び第２のトランジスタを囲む活性層からなる単位素
子を、複数個所望の間隔をおいて半導体基板上直線状に
配置し複数個の単位素子をそれぞれ構成する第１のトラ
ンジスタの第１のオーミック電極同士と第２のトランジ
スタの第４のオーミック電極同士はそれぞれ同一の特性
インピーダンスを持つ第１及び第２の配線で接続すると
共に、第１及び第２の配線の各一端を接続して接続部を
第１の入出力端子とし、複数個の単位素子をそれぞれ構
成する第１及び第２のトランジスタの共有電極同士をそ
れぞれ同一の特性インピーダンスを持つ第３の配線で接
続すると共に、第３の配線の第１の入出力端子と反対側
端部を第２の入出力端子とし、複数個の単位素子の第１
のゲート電極と第２のゲート電極はそれぞれ活性層の外
で共通接続すると共に、活性層の内側にある第１乃至第
４のオーミック電極を含む第１乃至第３の配線の第１及
び第２のゲート電極の長手方向に平行な方向のそれぞれ
の長さを、それぞれ使用する信号の伝搬波長の少なくと
も１／１６以上の長さに設定して構成したことを特徴と
する。
【００１４】本発明では、第１乃至第４のオーミック電
極（第１及び第４のオーミック電極と共有電極）を長さ
に応じて透過特性が変化する分布定数線路として機能さ
せた、直列構成スイッチ回路を構成することができる。
【００１５】また、前記目的達成のため請求項２記載の
発明は、第１のトランジスタの第１のオーミック電極と
第２のトランジスタの第４のオーミック電極を活性層の
外の領域で配線によって接続すると共に、その配線の接
続部を第１の入出力端子とし、共有電極の第１の入出力
端子と反対側端部を第２の入出力端子とし、第１のゲー
ト電極と第２のゲート電極をそれぞれ活性層の外で共通
接続すると共に、活性層の内側にある第１及び第２のゲ
ート電極と第１及び第４のオーミック電極と共有電極の
それぞれの、第１及び第２のゲート電極の長手方向に平
行な方向の長さを、それぞれ使用する信号の伝搬波長の
少なくとも１／１６以上の長さに設定して構成する。
【００１６】また、前記目的達成のため請求項３記載の
発明は、ゲート電極とそれを挟んで対向する第１及び第
２のオーミック電極からなるトランジスタと、トランジ
スタを囲む活性層からなる単位素子を、複数個所望の間
隔をおいて半導体基板上直線状に配置し、複数個の単位
素子をそれぞれ構成するトランジスタの第１のオーミッ
ク電極は接地し、複数個の単位素子をそれぞれ構成する
トランジスタの第２のオーミック電極同士をそれぞれ同
一の特性インピーダンスを持つ配線で接続すると共に、
配線の両端部をそれぞれ第１の入出力端子と第２の入出
力端子とし、活性層の内側にある第２のオーミック電極
を含む配線の長さを、使用する信号の伝搬波長の少なく
とも１／１６以上の長さに設定して構成したことを特徴
とする。
【００１７】また、前記目的達成のため請求項４記載の
発明は、ゲート電極とそれを挟んで対向する第１及び第
２のオーミック電極からなるトランジスタと、トランジ
スタを囲む活性層からなり、第１のオーミック電極は接
地し、第２のオーミック電極の両端部をそれぞれ第１の
入出力端子と第２の入出力端子とし、活性層の内側にあ
るゲート電極と第１及び第２のオーミック電極の各長さ
を、それぞれ使用する信号の伝搬波長の少なくとも１／
１６以上の長さに設定して構成したことを特徴とする。
【００１８】請求項３及び４記載の発明は、第１及び第
２のオーミック電極を長さに応じて透過特性が変化する
分布定数線路として機能させた、並列構成スイッチ回路
を構成することができる。
【００１９】 また、前記目的達成のため請求項５記載
の発明は、第１のゲート電極とそれを挟んで対向する第
１及び第２のオーミック電極からなる第１のトランジス
タと、第２のゲート電極とそれを挟んで対向する第３及
び第４のオーミック電極からなり、第３のオーミック電
極が第２のオーミック電極と共有電極により共有され、
かつ、第４のオーミック電極が接地されている第２のト
ランジスタと、第１及び第２のトランジスタを囲む活性
層からなる単位素子を、複数個所望の間隔をおいて半導
体基板上直線状に配置し、複数個の単位素子をそれぞれ
構成する第１のトランジスタの第１のオーミック電極同
士を同一の特性インピーダンスを持つ第１の配線で接続
すると共に、第１の配線の一端を第１の入出力端子と
し、複数個の単位素子をそれぞれ構成する第１及び第２
のトランジスタの共有電極同士をそれぞれ同一の特性イ
ンピーダンスを持つ第２の配線で接続すると共に、第２
の配線の第１の入出力端子と反対側端部を第２の入出力
端子とし、活性層の内側にある第１のオーミック電極及
び共有電極を含む第１及び第２の配線の第１及び第２の
ゲート電極の長手方向に平行な方向のそれぞれの長さ
を、それぞれ使用する信号の伝搬波長の少なくとも１／
１６以上の長さに設定して構成する。
【００２０】また、前記目的達成のため請求項６記載の
発明は、第１のトランジスタの第１のオーミック電極の
活性層の外側に位置する一端を第１の入出力端子とし、
共有電極の活性層の外側に位置する第１の入出力端子と
反対側端部を第２の入出力端子とし、活性層の内側にあ
る第１及び第２のゲート電極と共有電極と第１及び第４
のオーミック電極のそれぞれの、第１及び第２のゲート
電極の長手方向に平行な方向の長さを、それぞれ使用す
る信号の伝搬波長の少なくとも１／１６以上の長さに設
定して構成したことを特徴とする。
【００２１】また、前記目的達成のため、請求項７記載
の発明は、第１のゲート電極とそれを挟んで対向する第
１及び第２のオーミック電極からなる第１のトランジス
タと、第２のゲート電極とそれを挟んで対向する第３及
び第４のオーミック電極からなり、第３のオーミック電
極が第２のオーミック電極と共有電極により共有され、
かつ、第４のオーミック電極が接地されている第２のト
ランジスタと、第１及び第２のトランジスタを囲む活性
層からなり、第１のトランジスタの第１のオーミック電
極の活性層の外側に位置する一端を第１の入出力端子と
し、共有電極の活性層の外側に位置する第１の入出力端
子と反対側端部を第２の入出力端子とし、第１及び第２
のゲート電極のうち第１のゲート電極の活性層の内側に
ある長さが第２のゲート電極の長さより短く、第２のゲ
ート電極と共有電極と第４のオーミック電極の活性層の
内側にある第１及び第２のゲート電極の長手方向に平行
な方向の長さを、それぞれ使用する信号の伝搬波長の少
なくとも１／１６以上の長さに設定して構成したことを
特徴とする。
【００２２】 更に、前記目的達成のため、請求項８記
載の発明は、第１のトランジスタの第１のオーミック電
極の活性層の外側に位置する一端を第１の入出力端子と
し、共有電極を第１のオーミック電極の幅と異なる幅と
すると共に、共有電極の活性層の外側に位置する第１の
入出力端子と反対側端部を第２の入出力端子とし、第１
及び第２のゲート電極と共有電極と第１及び第４のオー
ミック電極の活性層の内側にある第１及び第２のゲート
電極の長手方向に平行な方向の長さを、それぞれ使用す
る信号の伝搬波長の少なくとも１／１６以上の長さに設
定して構成したことを特徴とする。
【００２３】以上の請求項５乃至８記載の発明では、オ
ーミック電極を長さにより透過特性が変化する分布定数
線路として機能させた直並列構成のスイッチ回路を構成
することができる。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【００２５】図１は本発明になる半導体装置の第１の実
施の形態の平面図を示す。同図に示すように、この半導
体装置は、一本のゲート電極とそれを挟んで対向する一
組のオーミック電極からなる二組のＦＥＴについて、第
一のＦＥＴと第二のＦＥＴはそれらの第二のオーミック
電極を共有電極５により共有し、これらは活性層３に囲
まれて一つの単位素子を構成している。単位素子を構成
する二組のＦＥＴは集中定数として記述できる。
【００２６】隣り合った単位素子を接続したとき、それ
ぞれのゲート電極が直線になるように、単位素子はある
間隔をおいて配置され、隣り合った単位素子の対応する
オーミック電極間は同じ特性インピーダンスを持つ配線
で接続されている。すなわち、図１において、第一のＦ
ＥＴのゲート電極７と第二のＦＥＴのゲート電極８のそ
れぞれの一端は、前記単位素子を複数個接続した活性層
３の外で接続されている。また、第一のＦＥＴの第一の
オーミック電極４を接続する配線の一端と第二のＦＥＴ
の第一のオーミック電極６を接続する配線の一端は接続
され、接続された配線の中心部が第一の入出力端子１と
されている。更に、第一のＦＥＴの第二のオーミック電
極と第二のＦＥＴの第二のオーミック電極を構成してい
る共有電極５を接続した配線の第一の入出力端子１とは
反対方向端部が第二の入出力端子２とされている。
【００２７】この実施の形態では、活性層３の内側にあ
る第一のＦＥＴのゲート電極７の長さ及び第二のＦＥＴ
のゲート電極８の長さ、第一のＦＥＴの第一のオーミッ
ク電極４を含む配線の長さ、第二のＦＥＴの第一のオー
ミック電極６を含む配線の長さ、共有電極５を含む配線
の長さが、共にそれぞれ使用するマイクロ波あるいはミ
リ波の伝搬波長の少なくとも１／１６以上の長さである
ことが、その本質である。つまり、このときオーミック
電極は分布定数線路として機能するのである。
【００２８】一般に、入出力端子に値Ｚ0のインピーダ
ンスが接続された、特性インピーダンスがＺで長さがＬ
の伝送線路の透過特性｜Ｓ21｜2は、使用するマイクロ
波あるいはミリ波の伝搬波長をλとすると次式で表され
る。
【００２９】
【数１】 上式からＺ＝Ｚ0のときは伝送線路の長さによらず、常
に｜Ｓ21｜2＝１で一定である。一方、Ｚ≠Ｚ0のときは
伝送線路の長さＬがマイクロ波あるいはミリ波の伝搬波
長の４分の１に等しい（Ｌ＝λ／４）ときに、上式の余
弦三角関数の値が−１となるため、上式の分母の値が最
大となり透過特性が最も低下して損失が大きくなること
が分かる。
【００３０】また、伝送線路が、使用するマイクロ波あ
るいはミリ波の伝搬波長の少なくとも１／１６以下の長
さ（Ｌ≦λ／１６）のときに、上式の余弦三角関数の値
が殆ど１に等しいから、透過特性の低下は殆ど無視で
き、この伝送線路は長さＬを無視できる集中定数線路と
して扱える。一方、使用するマイクロ波あるいはミリ波
の伝搬波長の少なくとも１／１６より長い長さ（Ｌ＞λ
／１６）のときには、上式の余弦三角関数の値が１から
大きくずれるから、この伝送線路は長さＬに依存する分
布定数線路として機能すると評価できる。
【００３１】図２は上記の本発明の第１の実施の形態及
び後述する第２の実施の形態の半導体装置の等価回路図
を示す。同図に示すように、この半導体装置の等価回路
は、マイクロストリップ線路など誘電体基板と金属導体
からなる、特性インピーダンスＺ、長さＬの伝送線路と
ＦＥＴからなる回路において、ＦＥＴ（そのうちｋ＋１
番目のＦＥＴをＱk+1として代表して示す）と、このＦ
ＥＴＱk+1のソースに一端が接続された第一の伝送線路
１０k+1と、ＦＥＴＱk+1のドレインに一端が接続された
第二の伝送線路１１k+1を回路単位とし、全部で２ｎの
回路単位（ただし、そのうちｎ個の回路単位は第二の伝
送線路が共通）からなる。
【００３２】また、各回路単位のＦＥＴＱk+1のソース
は隣接する別の回路単位のＦＥＴ（例えばＱk）のソー
スに接続された第一の伝送線路１０kを介して隣接する
別の回路単位のＦＥＴＱkのソースに接続されると共
に、各回路単位のＦＥＴＱk+1のドレインは、隣接する
別の回路単位のＦＥＴＱkのドレインに接続された第二
の伝送線路１１kを介してその回路単位のＦＥＴＱkのド
レインに接続され、更に各回路単位のＦＥＴＱk+1のゲ
ートは、別の回路単位のＦＥＴＱkのゲートと同電位Ｖ
ｇとなるように共通接続されている。
【００３３】更に、少なくとも二つ以上の回路単位を接
続した回路を構成する第一の伝送線路１０k、１０k+1等
のうちＦＥＴと接続していない線路端を第一の入出力端
子１とし、前記回路を構成する第二の伝送線路１１k、
１１k+1等のうちＦＥＴと接続していない線路端を第二
の入出力端子２とし、前記回路を構成する第一の伝送線
路の合計の長さが、使用するマイクロ波あるいはミリ波
の伝搬波長の１／１６より長く、前記回路を構成する第
二の伝送線路の合計の長さが、使用するマイクロ波ある
いはミリ波の伝搬波長の１／１６より長く設定されてい
る。また、図２に示す半導体装置の等価回路は、上記の
回路が二組からなり、第二の伝送線路を共有し、二組の
第一の入出力端子１は外部で接続されて、第一の入出力
端子を共有している。
【００３４】かかる構成の等価回路において、ドレイン
が共通接続された二組の回路単位のＦＥＴがオンのとき
は第一の入出力端子１から第二の入出力端子２へ電力が
透過し、直列構成のスイッチ回路はオンの状態となる。
ドレインが共通接続された二組の回路単位のＦＥＴがオ
フのときは第一の入出力端子１から第二の入出力端子２
への電力が遮断され、直列構成のスイッチ回路はオフの
状態となる。図１及び図２を対照して分かるように、こ
れらのとき第一のＦＥＴの第一のオーミック電極４を含
む配線と第二のＦＥＴの第一のオーミック電極６を含む
配線と共有電極５を含む配線とは、分布定数線路として
の機能を併せ持つ。
【００３５】図３は本発明になる半導体装置の第２の実
施の形態の平面図を示す。同図中、図１と同一構成部分
には同一符号を付してある。図３に示す第２の実施の形
態は、第一のＦＥＴの第一のオーミック電極１３と、第
二のＦＥＴの第一のオーミック電極１４が活性層３の外
の領域で配線によって接続され、その配線の中心を第一
の入出力端子１とし、第一のＦＥＴの第二のオーミック
電極と第二のＦＥＴの第二のオーミック電極である共有
電極５の、第一の入出力端子１と反対側の端を第二の入
出力端子２とした構成である。
【００３６】また、第一のＦＥＴの第一のオーミック電
極１２と共有電極５の間に第一のＦＥＴのゲート電極７
が形成され、共有電極５と第二のＦＥＴの第一のオーミ
ック電極６の間に１本の第二のＦＥＴのゲート電極８が
形成されており、両者は活性層３の外の領域で接続され
ている。
【００３７】この実施の形態は、第一のＦＥＴのゲート
電極７及び第二のＦＥＴのゲート電極８が活性層３の内
側にある長さ、及びゲート電極７、８に並行な方向の第
一のＦＥＴのオーミック電極１２の長さ及び上記方向の
共有電極５の長さ、そして上記方向の第二のＦＥＴの第
一のオーミック電極１３の長さが、共にそれぞれ使用す
るマイクロ波あるいはミリ波の伝搬波長の少なくとも１
／１６以上の長さであることを特徴とする。これによ
り、この実施の形態の等価回路は図２に示したものと同
一となり、第１の実施の形態と同様の動作をする。
【００３８】図４は本発明になる半導体装置の第３の実
施の形態の平面図を示す。この実施の形態では、一本の
ゲート電極１４とそれを挟んで対向する一組のオーミッ
ク電極１５及び１６からなるＦＥＴを有し、第一のオー
ミック電極１６をバイアホール１７によって接地し、こ
れらを活性層１８で囲んで一つの単位素子を構成してい
る。単位素子を構成するＦＥＴは集中定数として記述で
きる。
【００３９】隣り合った単位素子を接続するとき、ゲー
ト電極が直線となるように、単位素子はある間隔で図４
に示すように直線状に配置されている。また、隣り合っ
た単位素子の第二のオーミック電極１６間は、同じ特性
インピーダンスを持つ配線で接続されている。ＦＥＴの
第二のオーミック電極１６を含んで接続した配線の一端
を第一の入出力端子１とし、前記配線の第一の入出力端
子１と反対方向の一端を第二の入出力端子２としてい
る。この実施の形態においては、ＦＥＴの第二のオーミ
ック電極１６を含む配線の長さが、使用するマイクロ波
あるいはミリ波の伝搬波長の少なくとも１／１６以上の
長さであることが、その本質である。
【００４０】図５は本発明になる半導体装置の第３の実
施の形態と後述する第４の実施の形態の等価回路図を示
す。同図に示すように、特性インピーダンスＺ、長さＬ
の伝送線路が１９1〜１９n+1で示すように、第一の入出
力端子１と第二の入出力端子２の間にｎ＋１個（ｎは２
以上の整数）直列に接続され、かつ、隣り合う伝送線路
間の共通接続点にはソースが接地されているＦＥＴＱ1
〜Ｑnのドレインが接続されている。これらＦＥＴＱ1〜
Ｑnのゲートは共通接続されており、同じゲート電位Ｖ
ｇとなるようにされている。すなわち、この等価回路
は、ソースが接地されたＦＥＴとそのＦＥＴのドレイン
に一端が接続された伝送線路を単位回路とし、その単位
回路がｎ回路と一つの伝送線路とからなる。
【００４１】この等価回路において、ＦＥＴＱ1〜Ｑnが
ゲート電位Ｖｇによりオンとされたときは第一の入出力
端子１から第二の入出力端子２への電力は遮断され、並
列構成のスイッチ回路はオフの状態となる。一方、ＦＥ
ＴＱ1〜Ｑnがゲート電位Ｖｇによりオフとされたときは
第一の入出力端子１から第二の入出力端子２へ電力が透
過し、並列構成のスイッチ回路はオンの状態となる。図
４及び図５を対照して分かるように、これらのとき第二
のオーミック電極１６を含む配線は分布定数線路として
の機能を併せ持つ。なお、図５において、伝送線路１９
n+1は設けないようにしてもよい。
【００４２】次に、本発明の第４の実施の形態について
説明する。図６は本発明になる半導体装置の第４の実施
の形態の平面図を示す。この実施の形態では、一本のゲ
ート電極２０とそれを挟んで対向する一組のオーミック
電極２１及び２２からなるＦＥＴを有し、第一のオーミ
ック電極２１をバイアホール２３によって接地し、これ
らを活性層２４で囲んだ構成としている。
【００４３】第二のオーミック電極２２において、ゲー
ト電極２０に平行な方向の一端が第一の入出力端子１と
され、第一の入出力端子１と反対側の他端が第二の入出
力端子２とされており、マイクロ波あるいはミリ波の信
号が入出力される。この実施の形態では、活性層２４の
内側にあるゲート電極２０の長さ及び第一のオーミック
電極２１、第二のオーミック電極２２の長さが、それぞ
れ使用するマイクロ波あるいはミリ波の伝搬波長の少な
くとも１／１６以上の長さに設定されている。この実施
の形態の等価回路図は、ＦＥＴが複数直線状に配置され
た構成ではないが、実質的には図５に示した等価回路図
と同じである。
【００４４】次に、本発明の第５の実施の形態について
説明する。図７は本発明になる半導体装置の第５の実施
の形態の平面図を示す。同図に示すように、この実施の
形態では、一本のゲート電極とそのゲート電極を挟んで
対向する一組のオーミック電極からなるＦＥＴが二組設
けられ、各組のＦＥＴ（第一のＦＥＴと第二のＦＥＴ）
の第二のオーミック電極は共有電極２７により共有さ
れ、第二のＦＥＴの第一のオーミック電極２８はバイア
ホール３１により接地され、これらは活性層３２に囲ま
れて一つの単位素子を構成している。単位素子を構成す
る二組のＦＥＴ（第一のＦＥＴと第二のＦＥＴ）は、集
中定数として記述できる。
【００４５】隣り合った単位素子を接続したとき、第一
のＦＥＴのゲート電極２９及び第二のＦＥＴのゲート電
極３０がそれぞれ直線になるように、単位素子はそれぞ
れある間隔をおいて直線状に配列されている。また、隣
り合った単位素子の対応するオーミック電極間は同じ特
性インピーダンスを持つ配線で接続されている。すなわ
ち、複数の第一のＦＥＴの第一のオーミック電極２６は
一つの配線で接続され、その配線の一端が第一の入出力
端子１とされており、また、複数の第一及び第二のＦＥ
Ｔの第二のオーミック電極である共有電極２７も別の一
つの配線で接続され、その配線の第一の入出力端子１と
反対方向の一端が第二の入出力端子２とされている。
【００４６】この実施の形態では、第一のＦＥＴの第一
のオーミック電極２６を含む配線の長さ及び共有電極２
７の長さがそれぞれ使用するマイクロ波あるいはミリ波
の伝搬波長の少なくとも１／１６以上の長さに設定され
ている。
【００４７】図８は上記の第５の実施の形態と後述する
第６の実施の形態の等価回路図を示す。同図に示すよう
に、それぞれ特性インピーダンスＺ、長さＬのｎ個の伝
送線路３３1〜３３nが入出力端子１に直列接続され、そ
れぞれ特性インピーダンスＺ、長さＬのｎ個の伝送線路
３４1〜３４nが入出力端子２に直列に接続されている。
また、伝送線路３３1〜３３nのうち隣接する伝送線路間
の共通接続点には、ｎ個のＦＥＴＱ11〜Ｑ1nのうち対応
するＦＥＴのドレイン（又はソース）が接続されてい
る。同様に、伝送線路３４1〜３４nのうち隣接する伝送
線路間の共通接続点には、ｎ個のＦＥＴＱ11〜Ｑ1nのう
ち対応するＦＥＴのソース（又はドレイン）が接続さ
れ、かつ、それぞれソースが接地されたｎ個のＦＥＴＱ
21〜Ｑ2nのうち対応するＦＥＴのドレインが接続されて
いる。
【００４８】また、ｎ個のＦＥＴＱ11〜Ｑ1nの各ゲート
は共通の第一のゲート電極２９により共通接続されてお
り、同一のゲート電位Ｖｇ１となるようにされている。
同様に、ｎ個のＦＥＴＱ21〜Ｑ2nの各ゲートは共通の第
二のゲート電極３０により共通接続されており、同一の
ゲート電位Ｖｇ２となるようにされている。また、伝送
線路３３1〜３３nの合計の長さと、伝送線路３４1〜３
４nの合計の長さは第１及び第２の入出力端子１及び２
に入出力する信号の伝搬波長の１／１６より長く設定さ
れている。
【００４９】すなわち、この等価回路は、第１のトラン
ジスタＱ1k（ただし、ｋは１〜ｎの任意の値）と、第１
のトランジスタＱ1kのソースに一端が接続された第１の
伝送線路３３kと、第１のトランジスタＱ1kのドレイン
に一端が接続された第２の伝送線路３４kと、ソースが
接地されドレインが第１のトランジスタＱ1kのドレイン
と第２の伝送線路３４kの一端にそれぞれ接続された第
２のトランジスタＱ2kとを回路単位が複数設けられた構
成である。
【００５０】この等価回路において、第一のＦＥＴＱ11
〜Ｑ1nがゲート電位Ｖｇ１によりオンとされ、かつ、第
二のＦＥＴＱ21〜Ｑ2nがゲート電位Ｖｇ２によりオフと
されたときは、第一の入出力端子１から伝送線路３３1
〜３３nと３４1〜３４nを介して第二の入出力端子２へ
電力が透過し、スイッチ回路はオンの状態となる。一
方、第一のＦＥＴＱ11〜Ｑ1nがゲート電位Ｖｇ１により
オフとされ、かつ、第二のＦＥＴＱ21〜Ｑ2nがゲート電
位Ｖｇ２によりオンとされたときは、第一の入出力端子
１から第二の入出力端子２への電力は遮断され、スイッ
チ回路はオフの状態となる。図７及び図８を対照して分
かるように、これらのとき第一のＦＥＴＱ11〜Ｑ1nの第
一のオーミック電極２６と共有電極２７は、分布定数線
路としての機能を併せ持つ。
【００５１】次に、本発明の第６の実施の形態について
説明する。図９は本発明になる半導体装置の第６の実施
の形態の平面図を示す。この実施の形態では、一本のゲ
ート電極とそれを挟んで対向する一組のオーミック電極
からなるＦＥＴが二組からなり、第一のＦＥＴの第一の
オーミック電極３５の長手方向の一端がマイクロ波ある
いはミリ波の信号が入出力される第一の入出力端子１と
され、第二のＦＥＴの第一のオーミック電極３６はバイ
アホール２５を介して接地され、第一のＦＥＴの第二の
オーミック電極と第二のＦＥＴの第二のオーミック電極
はそれぞれ共有電極３７を形成しており、共有電極３７
の長手方向で入出力端子１と反対側の一端がマイクロ波
あるいはミリ波の信号が入出力される第二の入出力端子
２として構成されているまた、第一のＦＥＴの第一のオ
ーミック電極３５と共有電極３７の間に１本のゲート電
極３８が形成され、また共有電極３７と第二のＦＥＴの
第一のオーミック電極３６の間に１本のゲート電極３９
が形成されている。
【００５２】この実施の形態では、第一のＦＥＴのゲー
ト電極３８及び第二のＦＥＴのゲート電極３９が活性層
４０の内側にある長さ、及び第一のＦＥＴのオーミック
電極３５の長さ、共有電極３７の長さ、そして第二のＦ
ＥＴの第一のオーミック電極３６が共に、それぞれ使用
するマイクロ波あるいはミリ波の伝搬波長の少なくとも
１／１６以上の長さに設定されている。この実施の形態
の等価回路図は、ＦＥＴが複数直線状に配置された構成
ではないが、実質的には図８に示した等価回路図と同じ
である。
【００５３】次に、本発明の第７の実施の形態について
説明する。図１０は本発明になる半導体装置の第７の実
施の形態の平面図を示す。同図に示すように、この実施
の形態では、一本のゲート電極とそのゲート電極を挟ん
で対向する一組のオーミック電極からなるＦＥＴが二組
設けられ、各組のＦＥＴ（第一のＦＥＴと第二のＦＥ
Ｔ）の第二のオーミック電極は共有電極４２により共有
され、第二のＦＥＴの第一のオーミック電極４３はバイ
アホール４４を介して接地され、これらは活性層４７に
囲まれているが、第一のＦＥＴのゲート電極４５の長さ
と第二のＦＥＴのゲート電極４６の長さとが異なる点に
特徴がある。
【００５４】すなわち、第一のＦＥＴの第一のオーミッ
ク電極４１において、その長手方向の一端がマイクロ波
あるいはミリ波の信号が入出力される第一の入出力端子
１とされ、第二のＦＥＴの第一のオーミック電極４３は
バイアホール４４を介して接地されている。また、第一
のＦＥＴと第二のＦＥＴのそれぞれの第二のオーミック
電極は共有電極４２を形成して共有されており、共有電
極４２の長手方向で入力と反対側の一端がマイクロ波あ
るいはミリ波の信号が入出力される第二の入出力端子２
として構成されている。第一のＦＥＴの第一のオーミッ
ク電極４１と共有電極４２の間に１本のゲート電極４５
及び第二のＦＥＴの第一のオーミック電極４３の間に１
本のゲート電極４６が形成されている。
【００５５】この実施の形態では、第一のＦＥＴのゲー
ト電極４５及び第二のＦＥＴのゲート電極４６が活性層
４７の内側にある長さが異なり、第二のＦＥＴのゲート
電極４６が活性層４７の内側にある長さと共有電極４２
と第二のＦＥＴの第一のオーミック電極４３の長さが、
それぞれ使用するマイクロ波あるいはミリ波の伝搬波長
の少なくとも１／１６以上の長さに設定されている。た
だし、第一のＦＥＴのゲート電極４５が活性層４７の内
側にある長さと第一のＦＥＴの第一のオーミック電極４
１の長さについては、それぞれ使用するマイクロ波ある
いはミリ波の伝搬波長の少なくとも１／１６以上であっ
てもよく、また第一のＦＥＴと第二のＦＥＴのゲート幅
及びそれに付随する電極の長さ関係が逆転しても構わな
い。
【００５６】図１１は上記の第７の実施の形態の等価回
路図を示す。同図に示すように、第一の入出力端子１に
は特性インピーダンスＺ、長さＬの複数ｍ個の伝送線路
４８1〜４８mが直列接続されており、第二の入出力端子
２には特性インピーダンスＺ、長さＬの複数ｎ個（ただ
し、ｎ＞ｍ）の伝送線路４９1〜４９nが直列接続されて
いる。また、伝送線路４８1〜４８mのうち隣接する伝送
線路間の共通接続点には、ｍ個のＦＥＴＱ11〜Ｑ1mのう
ち対応するＦＥＴのドレイン（又はソース）が接続され
ている。同様に、伝送線路４９1〜４９mのうち隣接する
伝送線路間の共通接続点には、ｍ個のＦＥＴＱ11〜Ｑ1m
のうち対応するＦＥＴのソース（又はドレイン）が接続
されている。更に、伝送線路４９1〜４９nのうち隣接す
る伝送線路間の共通接続点には、それぞれソースが接地
されたｎ個のＦＥＴＱ21〜Ｑ2nのうち対応するＦＥＴの
ドレインが接続されている。
【００５７】また、ｍ個のＦＥＴＱ11〜Ｑ1mの各ゲート
は共通の第一のゲート電極４５により共通接続されてお
り、同一のゲート電位Ｖｇ１となるようにされている。
同様に、ｎ個のＦＥＴＱ21〜Ｑ2nの各ゲートは共通の第
二のゲート電極４６により共通接続されており、同一の
ゲート電位Ｖｇ２となるようにされている。伝送線路４
９1〜４９nの合計の長さは、使用するマイクロ波あるい
はミリ波の伝搬波長の少なくとも１／１６以上の長さに
設定されている。
【００５８】これにより、第一のＦＥＴＱ11〜Ｑ1mがゲ
ート電位Ｖｇ１によりオンとされ、かつ、第二のＦＥＴ
Ｑ21〜Ｑ2nがゲート電位Ｖｇ２によりオフとされたとき
は、第一の入出力端子１から第二の入出力端子２へ電力
が透過し、スイッチ回路はオンの状態となる。一方、第
一のＦＥＴＱ11〜Ｑ1mがゲート電位Ｖｇ１によりオフと
され、かつ、第二のＦＥＴＱ21〜Ｑ2nがゲート電位Ｖｇ
２によりオンとされたときは、第一の入出力端子１から
第二の入出力端子２への電力は遮断され、スイッチ回路
はオフの状態となる。図１０と図１１を対照して分かる
ように、これらのとき共有電極４２は分布定数線路とし
ての機能を併せ持つ。
【００５９】次に、本発明の第８の実施の形態について
説明する。図１２は本発明になる半導体装置の第８の実
施の形態の平面図を示す。同図に示すように、この実施
の形態では、一本のゲート電極とそのゲート電極を挟ん
で対向する一組のオーミック電極からなるＦＥＴが二組
設けられ、各組のＦＥＴ（第一のＦＥＴと第二のＦＥ
Ｔ）の第二のオーミック電極は共有電極５２により共有
され、第二のＦＥＴの第一のオーミック電極５３はバイ
アホール５４により接地され、これらは活性層５７に囲
まれているが、第一のＦＥＴの第一のオーミック電極５
１の幅と共有電極５２の幅とが異なる点に特徴がある。
【００６０】すなわち、第一のＦＥＴの第一のオーミッ
ク電極５１において、その長手方向の一端がマイクロ波
あるいはミリ波の信号が入出力される第一の入出力端子
１とされ、第二のＦＥＴの第一のオーミック電極５３は
バイアホール５４を介して接地されている。また、第一
のＦＥＴと第二のＦＥＴのそれぞれの第二のオーミック
電極は共有電極５２を形成して共有されており、共有電
極５２の長手方向で入力と反対側の一端がマイクロ波あ
るいはミリ波の信号が入出力される第二の入出力端子２
とされている。
【００６１】また、第一のＦＥＴの第一のオーミック電
極５１と共有電極５２の間に１本のゲート電極５５が形
成され、また、共有電極５２と第二のＦＥＴの第一のオ
ーミック電極５３の間に１本のゲート電極５６が形成さ
れている。この実施の形態では、第一のＦＥＴのゲート
電極５５及び第二のゲート電極５６が活性層５７の内側
にある長さ及び第一のＦＥＴの第一のオーミック電極５
１及び共有電極５２及び第二のＦＥＴの第一のオーミッ
ク電極５３の長さがそれぞれ使用するマイクロ波あるい
はミリ波の伝搬波長の少なくとも１／１６以上の長さで
あること、更に第一のＦＥＴのオーミック電極５１の幅
と共有電極５２の幅が異なる点に特徴がある。
【００６２】図１３は上記の第８の実施の形態の等価回
路図を示す。同図に示すように、それぞれ特性インピー
ダンスＺ1、長さＬのｎ個の伝送線路５８1〜５８nが入
出力端子１に直列接続され、それぞれ特性インピーダン
スＺ2（≠Ｚ1）、長さＬのｎ個の伝送線路５９1〜５９n
が入出力端子２に直列に接続されている。また、伝送線
路５８1〜５８nのうち隣接する伝送線路間の共通接続点
には、ｎ個のＦＥＴＱ11〜Ｑ1nのうち対応するＦＥＴの
ドレイン（又はソース）が接続されている。同様に、伝
送線路５９1〜５９nのうち隣接する伝送線路間の共通接
続点には、ｎ個のＦＥＴＱ11〜Ｑ1nのうち対応するＦＥ
Ｔのソース（又はドレイン）が接続され、かつ、それぞ
れソースが接地されたｎ個のＦＥＴＱ21〜Ｑ2nのうち対
応するＦＥＴのドレインが接続されている。
【００６３】また、ｎ個のＦＥＴＱ11〜Ｑ1nの各ゲート
は共通の第一のゲート電極５５により共通接続されてお
り、同一のゲート電位Ｖｇ１となるようにされている。
同様に、ｎ個のＦＥＴＱ21〜Ｑ2nの各ゲートは共通の第
二のゲート電極５６により共通接続されており、同一の
ゲート電位Ｖｇ２となるようにされている。
【００６４】この等価回路において、直列スイッチ構成
の第一のＦＥＴＱ11〜Ｑ1nがゲート電位Ｖｇ１によりオ
ンとされ、かつ、並列スイッチ構成の第二のＦＥＴＱ21
〜Ｑ2nがゲート電位Ｖｇ２によりオフとされたときは、
第一の入出力端子１から伝送線路５８1〜５８nと５９1
〜５９nを介して第二の入出力端子２へ電力が透過し、
直並列構成スイッチ回路はオンの状態となる。一方、第
一のＦＥＴＱ11〜Ｑ1nがゲート電位Ｖｇ１によりオフと
され、かつ、第二のＦＥＴＱ21〜Ｑ2nがゲート電位Ｖｇ
２によりオンとされたときは、第一の入出力端子１から
第二の入出力端子２への電力は遮断され、直並列スイッ
チ回路はオフの状態となる。図１２及び図１３を対照し
て分かるように、これらのとき第一のＦＥＴＱ11〜Ｑ1n
の第一のオーミック電極５１と、共有電極５２は、分布
定数線路としての機能を併せ持つ。
【００６５】
【実施例】次に、上記の各実施の形態の実施例について
説明する。図１に示した第１の実施の形態の実施例（第
１の実施例）では、ＧａＡｌＡｓ系ヘテロ接合ＦＥＴを
半導体基板として用い、ゲート長０．１５μｍ、活性層
３の内側にあるゲート電極の長さ１００μｍのＦＥＴを
１０個用いた。オーミック電極４及び６の幅は３８．２
μｍ、第一の入出力端子１及び第二の入出力端子２には
５０Ωのインピーダンスを接続した。また、ゲートバイ
アス回路をハイ・インピーダンスとするため、ゲート電
極とゲートバイアス線路間に、エピタキシャル層などの
薄膜からなる抵抗、ここではエピタキシャル層を用いた
２ｋΩの抵抗素子を挿入した。各単位素子の間隔は１μ
ｍとした。
【００６６】図１４は図１の半導体装置のオン状態とオ
フ状態のときの第１の実施例の透過特性を示す。同図
中、縦軸は第一の入出力端子１と第二の入出力端子２と
の間の透過電力｜Ｓ21｜2、横軸は入力信号の周波数を
示す。図２０に示した従来装置では、オフ時の電力遮断
量（アイソレーション）は、周波数が高くなるに従い大
きく減少していたのに対し、この実施例のオフ時の電力
遮断量（アイソレーション）は図１４にXIで示すよう
に、所望の周波数で鋭く、かつ、大なるアイソレーショ
ンが得られた。また、この実施例のオン時の電力損失量
（挿入損失）は図１４にXIIで示すように、広い周波数
にわたって少ない特性が得られた。従って、この実施例
によれば、従来実現できなかった、大電力伝送、低挿入
損失、高アイソレーションを同時に満足することができ
た。
【００６７】因みに、９４ＧＨｚにおける特性は、従来
は挿入損失−０．０１４ｄＢ、アイソレーション０．０
６９ｄＢであったものが、この実施例では挿入損失−
１．８３ｄＢ、アイソレーション−５８．５ｄＢと飛躍
的に特性が向上した。
【００６８】次に、図３に示した第２の実施の形態の実
施例（第２の実施例）では、ＧａＡｌＡｓ系ヘテロ接合
ＦＥＴを半導体基板として用い、ゲート長０．１５μ
ｍ、活性層３の内側にあるゲート電極の長さ５００μｍ
のＦＥＴを２個用いた。オーミック電極１２及び１３の
幅は３８．２μｍ、第一の入出力端子１及び第二の入出
力端子２には５０Ωのインピーダンスを接続した。ま
た、ゲートバイアス回路をハイ・インピーダンスとする
ため、エピタキシャル層を用いた２ｋΩの抵抗素子を挿
入した。この第２の実施例のオン状態とオフ状態のとき
の透過特性は図１４に示した透過特性と同じであり、９
４ＧＨｚで挿入損失−１．８３ｄＢ、アイソレーション
−５８．５ｄＢと飛躍的に特性が向上した。
【００６９】次に、図４に示した第３の実施の形態の実
施例（第３実施例）について説明するに、この実施例で
は、ＧａＡｌＡｓ系ヘテロ接合ＦＥＴを半導体基板とし
て用い、ゲート長０．１５μｍ、活性層１８の内側にあ
るゲート電極１４の長さ１００μｍのＦＥＴを１０個用
いた。オーミック電極１６の幅は２０μｍ、第一の入出
力端子１及び第二の入出力端子２には５０Ωのインピー
ダンスを接続した。また、ゲートバイアス回路をハイ・
インピーダンスとするため、エピタキシャル層を用いた
２ｋΩの抵抗素子を挿入した。各単位素子の間隔は１μ
ｍとした。
【００７０】図１５はオン状態とオフ状態のときの第４
の実施例の透過特性を示す。同図中、縦軸は第一の入出
力端子１と第二の入出力端子２との間の透過電力｜Ｓ21
｜2、横軸は入力信号の周波数を示す。この実施例のオ
ン時の電力損失量（挿入損失）は図１５にXIIIで示すよ
うに、周波数の変化に従って０ｄＢ付近で振動する。こ
れは前記数１に示した式に余弦三角関数が含まれている
ことと同じ原因による。図２２に示した従来装置の透過
特性と比較すると、従来の挿入損失は周波数が高くなる
のに従って大きく増加していたが、この実施例では図１
５にXIIIで示すように、振動しているが、殆ど増加して
いない。
【００７１】また、従来のオフ時の電力遮断量（アイソ
レーション）は、図２２にII及びIVで示したように、周
波数に関係なく一定であったが、この実施例のアイソレ
ーション特性は図１５にXIVで示すように、周波数が高
くなるに従って大なるアイソレーションが得られた。従
って、この実施例によれば、従来実現できなかった、大
電力伝送、低挿入損失、高アイソレーションを同時に満
足することができた。因みに、６０ＧＨｚにおける特性
は、従来が挿入損失−９．５４ｄＢ、アイソレーション
−３０．１７ｄＢであったのに対し、この実施例では、
挿入損失は−０．０９８ｄＢ、アイソレーションは−１
０３．１ｄＢと飛躍的に向上した。
【００７２】次に、図６に示した第４の実施の形態の実
施例（第４の実施例）について説明するに、第４の実施
例ではＧａＡｌＡｓ系ヘテロ接合ＦＥＴを半導体基板と
して用い、ゲート長０．１５μｍ、活性層２４の内側に
あるゲート電極の長さ１ｍｍのＦＥＴを用いた。オーミ
ック電極２２の幅は２０μｍ、第一の入出力端子１及び
第二の入出力端子２には５０Ωのインピーダンスを接続
した。また、ゲートバイアス回路をハイ・インピーダン
スとするため、エピタキシャル層を用いた２ｋΩの抵抗
素子を挿入した。この第４の実施例のオン状態とオフ状
態のときの透過特性は図１５に示した透過特性と同じで
あり、６０ＧＨｚで挿入損失−０．０９８ｄＢ、アイソ
レーション−１０３．１ｄＢと飛躍的に特性が向上し
た。
【００７３】次に、図７に示した第５の実施の形態の実
施例（第５実施例）について説明するに、この実施例で
は、ＧａＡｌＡｓ系ヘテロ接合ＦＥＴを半導体基板とし
て用い、ゲート長０．１５μｍ、活性層３２の内側にあ
るゲート電極の長さ１００μｍのＦＥＴを直・並列共に
用い、計２０個のＦＥＴを用いた。オーミック電極の幅
は第一のＦＥＴの第一のオーミック電極２６及び共有電
極２７共に２０μｍ、第一の入出力端子１及び第二の入
出力端子２には５０Ωのインピーダンスを接続した。ま
た、ゲートバイアス回路をハイ・インピーダンスとする
ため、第一、第二のＦＥＴ共にエピタキシャル層を用い
た２ｋΩの抵抗素子を挿入した。各単位素子の間隔は１
μｍとした。
【００７４】図１６はオン状態とオフ状態のときの第５
の実施例の透過特性を示す。同図中、縦軸は第一の入出
力端子１と第二の入出力端子２との間の透過電力｜Ｓ21
｜2、横軸は入力信号の周波数を示す。この実施例のオ
ン時の電力損失量（挿入損失）は図１６にXVで示すよう
に、周波数の変化に従って０ｄＢ付近で大きく振動す
る。これは前記数１に示した式に余弦三角関数が含まれ
ていることと同じ原因による。アイソレーションの特性
XVIも同様である。
【００７５】図２４に示した従来装置の透過特性と比較
すると、従来装置の挿入損失は周波数が高くなるに従っ
て大きく増加していたが、この実施例では図１６にXVで
示すように、振動しているが、単調な増加ではない。ま
た、アイソレーションは従来は１０ＧＨｚ以上ではほぼ
一定であったが、本実施例では図１６にXVIで示すよう
に周波数が高くなるに従って振動しながら減少してい
る。従って、この実施例によれば、従来実現できなかっ
た、大電力伝送、広帯域、低挿入損失、高アイソレーシ
ョンを同時に満足することができた。
【００７６】因みに、４２ＧＨｚにおける特性は、従来
が挿入損失−７．１ｄＢ、アイソレーション−３０．４
ｄＢであったのに対し、この実施例では、挿入損失は−
０．４８ｄＢ、アイソレーションは−２２．１ｄＢと挿
入損失が飛躍的に向上した。なお、ゲート幅（活性層内
のゲート電極の長さ）及びオーミック電極の長さを適当
に変えることにより、所望の周波数特性を得ることがで
きる。
【００７７】次に、図９に示した第６の実施の形態の実
施例（第６の実施例）について説明するに、第６の実施
例ではＧａＡｌＡｓ系ヘテロ接合ＦＥＴを半導体基板と
して用い、ゲート長０．１５μｍ、活性層４０の内側に
あるゲート電極の長さ１ｍｍのＦＥＴを直・並列共に用
いた。電極の幅は第一のＦＥＴの第一のオーミック電極
３５と共有電極３７共に２０μｍ、第一の入出力端子１
及び第二の入出力端子２には５０Ωのインピーダンスを
接続した。また、ゲートバイアス回路をハイ・インピー
ダンスとするため、エピタキシャル層を用いた２ｋΩの
抵抗素子を挿入した。この第６の実施例のオン状態とオ
フ状態のときの透過特性は図１６に示した透過特性と同
じであり、４２ＧＨｚで挿入損失−０．４８ｄＢ、アイ
ソレーション−２２．１ｄＢと挿入損失が飛躍的に向上
した。
【００７８】次に、図１０に示した第７の実施の形態の
実施例（第７の実施例）について説明するに、この実施
例では、ＧａＡｌＡｓ系ヘテロ接合ＦＥＴを半導体基板
として用い、ゲート長０．１５μｍ、活性層４７の内側
にあるゲート電極の長さ１００μｍのＦＥＴを直列に、
活性層の内側にあるゲート電極の長さ１ｍｍのＦＥＴを
並列に用いた。オーミック電極の幅は第一のＦＥＴの第
一のオーミック電極４１及び共有電極４２共に２０μ
ｍ、第一の入出力端子１及び第二の入出力端子２には５
０Ωのインピーダンスを接続した。また、ゲートバイア
ス回路をハイ・インピーダンスとするため、第一、第二
のＦＥＴ共にエピタキシャル層を用いた２ｋΩの抵抗素
子を挿入した。
【００７９】図１７はオン状態とオフ状態のときの第７
の実施例の透過特性を示す。同図中、縦軸は第一の入出
力端子１と第二の入出力端子２との間の透過電力｜Ｓ21
｜2、横軸は入力信号の周波数を示す。この実施例のオ
ン時の電力損失量（挿入損失）は図１７にXVIIで示すよ
うに、周波数の変化に従って０ｄＢ付近で振動する。こ
れは前記数１に示した式に余弦三角関数が含まれている
ことと同じ原因による。
【００８０】図２９に示した従来装置の透過特性と比較
すると、従来装置の挿入損失は周波数が高くなるに従っ
て大きく増加していたが、この実施例では図１７にXVII
で示すように、振動しているが、単調な増加はない。ま
た、アイソレーションは従来装置では周波数が高くなる
に従って減少していたが、本実施例では図１７にXVIII
で示すように、５ＧＨｚ以上では周波数が高くなるに従
って単調に増加している。従って、この実施例によれ
ば、従来実現できなかった、大電力伝送、広帯域、低挿
入損失、高アイソレーションを同時に満足することがで
きた。
【００８１】因みに、１００ＧＨｚにおける特性は、従
来が挿入損失−１４．８ｄＢ、アイソレーション−３
３．４ｄＢであったのに対し、この実施例では、挿入損
失は−０．９ｄＢ、アイソレーションは−１３２．１ｄ
Ｂと挿入損失及びアイソレーション共に飛躍的に向上し
た。
【００８２】次に、図１２に示した第８の実施の形態の
実施例（第８の実施例）について説明する。この実施例
では、ＧａＡｌＡｓ系ヘテロ接合ＦＥＴを半導体基板と
して用い、ゲート長０．１５μｍ、活性層５７の内側に
あるゲート電極の長さ１ｍｍのＦＥＴを直・並列共に用
いた。オーミック電極の幅は第一のＦＥＴの第一のオー
ミック電極５１を１００μｍ、共有電極５２の幅を１０
μｍ、第一の入出力端子１及び第二の入出力端子２には
５０Ωのインピーダンスを接続した。また、ゲートバイ
アス回路をハイ・インピーダンスとするため、第一、第
二のＦＥＴ共にエピタキシャル層を用いた２ｋΩの抵抗
素子を挿入した。
【００８３】図１８はオン状態とオフ状態のときの第８
の実施例の透過特性を示す。同図中、縦軸は第一の入出
力端子１と第二の入出力端子２との間の透過電力｜Ｓ21
｜2、横軸は入力信号の周波数を示す。この実施例のオ
ン時の電力損失量（挿入損失）は図１８にXIXで示すよ
うに、周波数の変化に従って０ｄＢ付近で振動する。こ
れは前記数１に示した式に余弦三角関数が含まれている
ことと同じ原因による。
【００８４】図２４に示した従来装置の透過特性と比較
すると、従来装置の挿入損失は周波数が高くなるに従っ
て大きく増加していたが、この実施例では図１８にXIX
で示すように、振動しているが、単調な増加はない。ま
た、アイソレーションは従来装置では周波数が高くなる
に従って減少していたが、本実施例では図１８にXXで示
すように、周波数が高くなるに従って振動しながら増加
している。従って、この実施例によれば、従来実現でき
なかった、大電力伝送、広帯域、低挿入損失、高アイソ
レーションを同時に満足することができた。
【００８５】因みに、８５ＧＨｚにおける特性は、従来
が挿入損失−１２．４ｄＢ、アイソレーション−３０．
２ｄＢであったのに対し、この実施例では、挿入損失は
−１．４ｄＢ、アイソレーションは−２１．４ｄＢであ
り、挿入損失が飛躍的に向上した。
【００８６】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば伝送線路としてのオーミック
電極が必要な特性インピーダンスを持つように、オーミ
ック電極の幅及び半導体基板厚さを適当に変えるように
してもよい。また、ＦＥＴをダイオードに置き換えるこ
ともできる。すなわち、ＦＥＴのソースとドレインをダ
イオードのアノード（又はカソード）とカソード（又は
アノード）に置き換えればよく、例えば図１の平面図で
は、第一のＦＥＴの第一のオーミック電極４及び第二の
ＦＥＴの第一のオーミック電極６をそれぞれダイオード
のアノード（又はカソード）とし、共有電極５をカソー
ド（又はアノード）とすればよく、この場合ゲート電極
７及び８は不要となる。
【００８７】また、本発明は図２、図５、図８、図１１
及び図１３の等価回路図と同じ回路にも適用できるもの
である（つまり、例えは図１の平面図の半導体装置で図
２の等価回路を実現するだけでなく、図１とは関係なく
図２の等価回路と同じ構成の回路そのものにも適用でき
る。）。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
活性層の内側にあるゲート電極の幅及びそれを挟む第一
のオーミック電極と第二のオーミック電極の長さが、共
にそれぞれ使用するマイクロ波あるいはミリ波の波長の
少なくとも１／１６以上の長さである構成とすることに
より、オーミック電極を分布定数線路としても機能させ
るようにしたため、従来の半導体装置では実現できなか
った、ミリ波等特に高い周波数での大電力伝送、広帯
域、低挿入損失、高アイソレーションを同時に満足する
ことができる。
【図面の簡単な説明】
【図１】本発明装置の第１の実施の形態の平面図であ
る。
【図２】本発明の第１、第２の実施の形態の等価回路図
である。
【図３】本発明装置の第２の実施の形態の平面図であ
る。
【図４】本発明装置の第３の実施の形態の平面図であ
る。
【図５】本発明の第３、第４の実施の形態の等価回路図
である。
【図６】本発明装置の第４の実施の形態の平面図であ
る。
【図７】本発明装置の第５の実施の形態の平面図であ
る。
【図８】本発明の第５、第６の実施の形態の等価回路図
である。
【図９】本発明装置の第６の実施の形態の平面図であ
る。
【図１０】本発明装置の第７の実施の形態の平面図であ
る。
【図１１】本発明の第７の実施の形態の等価回路図であ
る。
【図１２】本発明装置の第８の実施の形態の平面図であ
る。
【図１３】本発明の第８の実施の形態の等価回路図であ
る。
【図１４】本発明装置の第１、第２の実施例の透過特性
図である。
【図１５】本発明装置の第３、第４の実施例の透過特性
図である。
【図１６】本発明装置の第５、第６の実施例の透過特性
図である。
【図１７】本発明装置の第７の実施例の透過特性図であ
る。
【図１８】本発明装置の第８の実施例の透過特性図であ
る。
【図１９】従来の直列構成スイッチの回路図である。
【図２０】従来の直列構成スイッチの透過特性図であ
る。
【図２１】従来の並列構成スイッチの回路図である。
【図２２】従来の並列構成スイッチの透過特性図であ
る。
【図２３】従来の直並列構成スイッチの回路図である。
【図２４】従来の直並列構成スイッチの透過特性図であ
る。
【図２５】従来の直列ＦＥＴと並列接続コイルからなる
スイッチの回路図である。
【図２６】図２５の構成のスイッチの透過特性図であ
る。
【図２７】従来の並列ＦＥＴと直列λ／４線路によるス
イッチの回路図である。
【図２８】図２７の構成のスイッチの透過特性図であ
る。
【図２９】従来の直並列構成スイッチの透過特性図であ
る。
【符号の説明】
１ 第一の入出力端子 ２ 第二の入出力端子 ３、１８、２４、３２、４０、４７、５７ 活性層 ４、１２、２６、３５、４１、５１ 第一の電界効果ト
ランジスタ（ＦＥＴ）の第一のオーミック電極 ５、２７、３７、４２、５２ 共有電極 ６、１３、２８、３６、４３、５３ 第二の電界効果ト
ランジスタ（ＦＥＴ）の第二のオーミック電極 ７、２９、３８、４５、５５ 第一のＦＥＴのゲート電
極 ８、３０、３９、４６、５６ 第二のＦＥＴのゲート電
極 １０k、１０k+1、１１k、１１k+1、１９1〜１９n、３３
1〜３３n、３４1〜３４n、４８1〜４８m、４９1〜４
９n、５８1〜５８n、５９1〜５９n 伝送線路 １４、２０ ゲート電極 １５、２１ 第一のオーミック電極 １６、２２ 第二のオーミック電極 １７、２３、２５、３１、４４、５４ バイアホール Ｑk、Ｑk+1、Ｑ1〜Ｑn、Ｑ11〜Ｑ1n、Ｑ21〜Ｑ2n、Ｑ11
〜Ｑ1m 電界効果トランジスタ（ＦＥＴ）
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/088 H01L 21/3205

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のゲート電極とそれを挟んで対向す
    る第１及び第２のオーミック電極からなる第１のトラン
    ジスタと、第２のゲート電極とそれを挟んで対向する第
    ３及び第４のオーミック電極からなり、該第３のオーミ
    ック電極が前記第２のオーミック電極と共有電極により
    共有されている第２のトランジスタと、該第１及び第２
    のトランジスタを囲む活性層からなる単位素子を、複数
    個所望の間隔をおいて半導体基板上直線状に配置し、 該複数個の単位素子をそれぞれ構成する前記第１のトラ
    ンジスタの第１のオーミック電極同士と前記第２のトラ
    ンジスタの第４のオーミック電極同士はそれぞれ同一の
    特性インピーダンスを持つ第１及び第２の配線で接続す
    ると共に、該第１及び第２の配線の各一端を接続して接
    続部を第１の入出力端子とし、 前記複数個の単位素子をそれぞれ構成する前記第１及び
    第２のトランジスタの前記共有電極同士をそれぞれ同一
    の特性インピーダンスを持つ第３の配線で接続すると共
    に、該第３の配線の前記第１の入出力端子と反対側端部
    を第２の入出力端子とし、 前記複数個の単位素子の前記第１のゲート電極と前記第
    ２のゲート電極はそれぞれ前記活性層の外で共通接続す
    ると共に、前記活性層の内側にある前記第１乃至第４の
    オーミック電極を含む前記第１乃至第３の配線の前記第
    １及び第２のゲート電極の長手方向に平行な方向のそれ
    ぞれの長さを、それぞれ使用する信号の伝搬波長の少な
    くとも１／１６以上の長さに設定して構成したことを特
    徴とする半導体装置。
  2. 【請求項２】 第１のゲート電極とそれを挟んで対向す
    る第１及び第２のオーミック電極からなる第１のトラン
    ジスタと、第２のゲート電極とそれを挟んで対向する第
    ３及び第４のオーミック電極からなり、該第３のオーミ
    ック電極が前記第２のオーミック電極と共有電極により
    共有されている第２のトランジスタと、該第１及び第２
    のトランジスタを囲む活性層からなり、 前記第１のトランジスタの第１のオーミック電極と前記
    第２のトランジスタの第４のオーミック電極を前記活性
    層の外の領域で配線によって接続すると共に、その配線
    の接続部を第１の入出力端子とし、 前記共有電極の前記第１の入出力端子と反対側端部を第
    ２の入出力端子とし、前記第１のゲート電極と前記第２
    のゲート電極をそれぞれ前記活性層の外で共通接続する
    と共に、前記活性層の内側にある前記第１及び第２のゲ
    ート電極と前記第１及び第４のオーミック電極と前記共
    有電極のそれぞれの、前記第１及び第２のゲート電極の
    長手方向に平行な方向の長さを、それぞれ使用する信号
    の伝搬波長の少なくとも１／１６以上の長さに設定して
    構成したことを特徴とする半導体装置。
  3. 【請求項３】 ゲート電極とそれを挟んで対向する第１
    及び第２のオーミック電極からなるトランジスタと、該
    トランジスタを囲む活性層からなる単位素子を、複数個
    所望の間隔をおいて半導体基板上直線状に配置し、 該複数個の単位素子をそれぞれ構成する前記トランジス
    タの第１のオーミック電極は接地し、前記複数個の単位
    素子をそれぞれ構成する前記トランジスタの前記第２の
    オーミック電極同士をそれぞれ同一の特性インピーダン
    スを持つ配線で接続すると共に、該配線の両端部をそれ
    ぞれ第１の入出力端子と第２の入出力端子とし、 前記活性層の内側にある前記第２のオーミック電極を含
    む配線の長さを、使用する信号の伝搬波長の少なくとも
    １／１６以上の長さに設定して構成したことを特徴とす
    る半導体装置。
  4. 【請求項４】 ゲート電極とそれを挟んで対向する第１
    及び第２のオーミック電極からなるトランジスタと、該
    トランジスタを囲む活性層からなり、該第１のオーミッ
    ク電極は接地し、前記第２のオーミック電極の両端部を
    それぞれ第１の入出力端子と第２の入出力端子とし、前
    記活性層の内側にある前記ゲート電極と前記第１及び第
    ２のオーミック電極の各長さを、それぞれ使用する信号
    の伝搬波長の少なくとも１／１６以上の長さに設定して
    構成したことを特徴とする半導体装置。
  5. 【請求項５】 第１のゲート電極とそれを挟んで対向す
    る第１及び第２のオーミック電極からなる第１のトラン
    ジスタと、第２のゲート電極とそれを挟んで対向する第
    ３及び第４のオーミック電極からなり、該第３のオーミ
    ック電極が前記第２のオーミック電極と共有電極により
    共有され、かつ、該第４のオーミック電極が接地されて
    いる第２のトランジスタと、該第１及び第２のトランジ
    スタを囲む活性層からなる単位素子を、複数個所望の間
    隔をおいて半導体基板上直線状に配置し、 該複数個の単位素子をそれぞれ構成する前記第１のトラ
    ンジスタの第１のオーミック電極同士を同一の特性イン
    ピーダンスを持つ第１の配線で接続すると共に、該第１
    の配線の一端を第１の入出力端子とし、前記複数個の単
    位素子をそれぞれ構成する前記第１及び第２のトランジ
    スタの前記共有電極同士をそれぞれ同一の特性インピー
    ダンスを持つ第２の配線で接続すると共に、該第２の配
    線の前記第１の入出力端子と反対側端部を第２の入出力
    端子とし、 前記活性層の内側にある前記第１のオーミック電極及び
    前記共有電極を含む前記第１及び第２の配線の前記第１
    及び第２のゲート電極の長手方向に平行な方向のそれぞ
    れの長さを、それぞれ使用する信号の伝搬波長の少なく
    とも１／１６以上の長さに設定して構成したことを特徴
    とする半導体装置。
  6. 【請求項６】 第１のゲート電極とそれを挟んで対向す
    る第１及び第２のオーミック電極からなる第１のトラン
    ジスタと、第２のゲート電極とそれを挟んで対向する第
    ３及び第４のオーミック電極からなり、該第３のオーミ
    ック電極が前記第２のオーミック電極と共有電極により
    共有され、かつ、該第４のオーミック電極が接地されて
    いる第２のトランジスタと、該第１及び第２のトランジ
    スタを囲む活性層からなり、 前記第１のトランジスタの第１のオーミック電極の前記
    活性層の外側に位置する一端を第１の入出力端子とし、
    前記共有電極の前記活性層の外側に位置する前記第１の
    入出力端子と反対側端部を第２の入出力端子とし、前記
    活性層の内側にある前記第１及び第２のゲート電極と前
    記共有電極と前記第１及び第４のオーミック電極のそれ
    ぞれの、前記第１及び第２のゲート電極の長手方向に平
    行な方向の長さを、それぞれ使用する信号の伝搬波長の
    少なくとも１／１６以上の長さに設定して構成したこと
    を特徴とする半導体装置。
  7. 【請求項７】 第１のゲート電極とそれを挟んで対向す
    る第１及び第２のオーミック電極からなる第１のトラン
    ジスタと、第２のゲート電極とそれを挟んで対向する第
    ３及び第４のオーミック電極からなり、該第３のオーミ
    ック電極が前記第２のオーミック電極と共有電極により
    共有され、かつ、該第４のオーミック電極が接地されて
    いる第２のトランジスタと、該第１及び第２のトランジ
    スタを囲む活性層からなり、 前記第１のトランジスタの第１のオーミック電極の前記
    活性層の外側に位置する一端を第１の入出力端子とし、
    前記共有電極の前記活性層の外側に位置する前記第１の
    入出力端子と反対側端部を第２の入出力端子とし、前記
    第１及び第２のゲート電極のうち該第１のゲート電極の
    前記活性層の内側にある長さが該第２のゲート電極の長
    さより短く、該第２のゲート電極と前記共有電極と前記
    第４のオーミック電極の前記活性層の内側にある該第１
    及び第２のゲート電極の長手方向に平行な方向の長さ
    を、それぞれ使用する信号の伝搬波長の少なくとも１／
    １６以上の長さに設定して構成したことを特徴とする半
    導体装置。
  8. 【請求項８】 第１のゲート電極とそれを挟んで対向す
    る第１及び第２のオーミック電極からなる第１のトラン
    ジスタと、第２のゲート電極とそれを挟んで対向する第
    ３及び第４のオーミック電極からなり、該第３のオーミ
    ック電極が前記第２のオーミック電極と共有電極により
    共有され、かつ、該第４のオーミック電極が接地されて
    いる第２のトランジスタと、該第１及び第２のトランジ
    スタを囲む活性層からなり、 前記第１のトランジスタの第１のオーミック電極の前記
    活性層の外側に位置する一端を第１の入出力端子とし、
    前記共有電極を前記第１のオーミック電極の幅と異なる
    幅とすると共に、該共有電極の前記活性層の外側に位置
    する前記第１の入出力端子と反対側端部を第２の入出力
    端子とし、前記第１及び第２のゲート電極と前記共有電
    極と前記第１及び第４のオーミック電極の前記活性層の
    内側にある該第１及び第２のゲート電極の長手方向に平
    行な方向の長さを、それぞれ使用する信号の伝搬波長の
    少なくとも１／１６以上の長さに設定して構成したこと
    を特徴とする半導体装置。
  9. 【請求項９】 前記第１及び第２の入出力端子に入出力
    される信号は、マイクロ波若しくはミリ波帯の信号であ
    り、前記配線は誘電体基板と金属導体からなる伝送線路
    であることを特徴とする請求項１乃至８のうちいずれか
    一項記載の半導体装置。
  10. 【請求項１０】 前記第１及び第２のトランジスタを構
    成する第１乃至第４のオーミック電極又は前記トランジ
    スタを構成する第１及び第２のオーミック電極は所望の
    特性インピーダンスを持つように幅が設定されることを
    特徴とする請求項１乃至８のうちいずれか一項記載の半
    導体装置。
  11. 【請求項１１】 ゲート電極とそれを挟んで対向する第
    １及び第２のオーミック電極からなるトランジスタと、
    該トランジスタのソースに一端が接続され、かつ、活性
    層の内側にあって前記第１のオーミック電極を含む第１
    の伝送線路と、該トランジスタのドレインに一端が接続
    され、かつ、前記活性層の内側にあって前記第２のオー
    ミック電極を含む第２の伝送線路とを回路単位としたと
    き、複数の該回路単位から構成され、該複数の回路単位
    の各第１の伝送線路は互いに直列接続され、各第２の伝
    送線路は互いに直列接続され、各トランジスタのゲート
    は共通接続され、直列接続された複数の前記第１の伝送
    線路のうち前記トランジスタに接続していない線路端を
    第１の入出力端子とし、直列接続された複数の前記第２
    の伝送線路のうち前記トランジスタに接続していない線
    路端を第２の入出力端子とし、直列接続された複数の前
    記第１の伝送線路の合計の長さと、直列接続された複数
    の前記第２の伝送線路の合計の長さのそれぞれを、前記
    第１及び第２の入出力端子に入出力する信号の伝搬波長
    の１／１６より長く設定したことを特徴とする半導体装
    置。
  12. 【請求項１２】 ゲート電極とそれを挟んで対向する第
    １及び第２のオーミック電極からなり、ソースが接地さ
    れたトランジスタと、該トランジスタのドレインに一端
    が接続され、かつ、活性層の内側にあって前記第２のオ
    ーミック電極を含む伝送線路とを回路単位としたとき、
    複数の該回路単位から構成され、該複数の回路単位の各
    伝送線路は互いに直列接続されると共に各トランジスタ
    のゲートは共通接続され、直列接続された複数の伝送線
    路のうち前記トランジスタに接続していない第１の線路
    端を第１の入出力端子とし、該直列接続された複数の伝
    送線路の該第１の入出力端子と反対側に位置する前記ト
    ランジスタのドレインに接続した第２の線路端又は該第
    ２の線路端に一端が接続された別の伝送線路の他端を第
    ２の入出力端子とし、直列接続された前記複数の伝送線
    路の、前記第１の入出力端子と前記第２の入出力端子の
    間の合計の長さを、前記第１及び第２の入出力端子に入
    出力する信号の伝搬波長の１／１６より長く設定したこ
    とを特徴とする半導体装置。
  13. 【請求項１３】 第１のトランジスタと、該第１のトラ
    ンジスタのソースに一端が接続された第１の伝送線路
    と、該第１のトランジスタのドレインに一端が接続され
    た第２の伝送線路と、ソースが接地されドレインが前記
    第１のトランジスタのドレインと前記第２の伝送線路の
    一端にそれぞれ接続され、かつ、前記第１のトランジス
    タと共に活性層に囲まれている第２のトランジスタとを
    回路単位としたとき、複数の該回路単位から構成され、
    該複数の回路単位の各第１の伝送線路は互いに直列接続
    され、各第２の伝送線路は互いに直列接続され、各第１
    のトランジスタのゲートは共通接続され、各第２のトラ
    ンジスタのゲートは共通接続され、直列接続された複数
    の前記第１の伝送線路のうち前記第１のトランジスタに
    接続していない線路端を第１の入出力端子とし、直列接
    続された複数の前記第２の伝送線路のうち前記第１及び
    第２のトランジスタに接続していない線路端を第２の入
    出力端子とし、直列接続された複数の前記第１の伝送線
    路の前記活性層の内側にある前記第１及び第２のトラン
    ジスタのオーミック電極を含む合計の長さと、直列接続
    された複数の前記第２の伝送線路の前記活性層の内側に
    ある前記第１及び第２のトランジスタのオーミック電極
    を含む合計の長さのそれぞれを、前記第１及び第２の入
    出力端子に入出力する信号の伝搬波長の１／１６より長
    く設定したことを特徴とする半導体装置。
  14. 【請求項１４】 前記第１の伝送線路と第２の伝送線路
    の特性インピーダンスは同一であることを特徴とする請
    求項１３記載の半導体装置。
  15. 【請求項１５】 前記第１の伝送線路と第２の伝送線路
    の特性インピーダンスは互いに異なることを特徴とする
    請求項１３記載の半導体装置。
  16. 【請求項１６】 第１のトランジスタと、該第１のトラ
    ンジスタのソースに一端が接続された第１の伝送線路
    と、該第１のトランジスタのドレインに一端が接続され
    た第２の伝送線路と、ソースが接地されドレインが前記
    第１のトランジスタのドレインと前記第２の伝送線路の
    一端にそれぞれ接続され、かつ、前記第１のトランジス
    タと共に活性層に囲まれている第２のトランジスタとを
    第１の回路単位とし、ソースが接地され、かつ、前記第
    １及び第２のトランジスタと共に 前記活性層に囲まれて
    いる第３のトランジスタと該第３のトランジスタのドレ
    インに一端が接続された第３の伝送線路とを第２の回路
    単位としたとき、複数の前記第１の回路単位と一又は二
    以上の前記第２の回路単位から構成され、前記複数の第
    １の回路単位の各第１の伝送線路は互いに直列接続さ
    れ、各第２の伝送線路は互いに直列接続され、各第１の
    トランジスタのゲートは共通接続され、各第２のトラン
    ジスタのゲートは共通接続され、一又は二以上の前記第
    ２の回路単位の前記第３の伝送線路は前記第２の伝送線
    路に直列に接続されると共に前記第３のトランジスタの
    ゲートは前記第２のトランジスタのゲートに共通接続さ
    れ、直列接続された複数の前記第１の伝送線路のうち前
    記第１のトランジスタに接続していない線路端を第１の
    入出力端子とし、前記第３の伝送線路の前記第３のトラ
    ンジスタに接続していない線路端を第２の入出力端子と
    し、直列接続された複数の前記第２の伝送線路と前記第
    ３の伝送線路の前記活性層の内側にある前記第１乃至第
    ３のトランジスタのオーミック電極を含む合計の長さ
    を、前記第１及び第２の入出力端子に入出力する信号の
    伝搬波長の１／１６より長く設定したことを特徴とする
    半導体装置。
  17. 【請求項１７】 前記トランジスタのソースをアノード
    又はカソードとし、前記トランジスタのドレインをカソ
    ード又はアノードとするダイオードを該トランジスタに
    代えて用いることを特徴とする請求項１１乃至１６のう
    ちいずれか一項記載の半導体装置。
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