KR980012403A - 반도체 스위치 구성을 갖는 반도체 장치 - Google Patents

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Abstract

각각이 전계 효과 트랜지스터와 전송선로가 결합되어 구성된 복수의 단위 회로가 접속되고 직렬로 배열되고, 상기 단위 회로의 배열에 있어서, 각각의 단위 회로의 전송 선로의 총 길이가 사용하는 마이크로파 또는 밀리파의 파장의 적어도 1/16 보다 길고, 배열된 단위 회로의 수는 다수로 하여 상기 전송 선로가 분포 정수 선로로서의 기능을 갖도록 하는 반도체 스위치를 구성하는 반도체 장치에 관한 것이다.

Description

반도체 스위치 구성을 갖는 반도체 장치
본 발명은 금속 도체와 전계 효과 트랜지스터를 구비하는 마이크로 스트립 선로 등의 전송 선로를 사용하는 반도체 스위치 구성을 갖는 반도체 장치에 관한 것이다.
전계 효과 트랜지스터 (FET)를 사용하는 반도체 스위치 소자는 저항과 커패시터에 의해 등가적으로 표시될 수 있다. 예를 들어, 전송 선로에 삽입된 FET 는 온 (ON) 상태에서 저항과 등가이고, 오프 (OFF) 상태에서 커페시터와 등가이다. 이러한 종류의 FET를 사용하는 대표적인 스위치 회로로서는, 예를 들어 도 19 에 나타낸 FET (1901) 의 소오스와 드레인을 입력 단자와 출력 단자에 각각 접속한 직렬 구성 스위치 회로, 도 21 에 나타낸 2선식의 전송 선로에 FET (2102) 의 소오스와 드레인을 각각 접속한 병렬 구성 스위치 회로, 도 23 에 나타낸 상기 직렬 구성과 병렬 구성을 조합한 FET (2301 및 2302) 로 이루어진 직병렬 구성 스위치 회로, 도 25 에 나타낸 직렬 FET (2501) 와 그들에 병렬 접속된 코일 (2502) 과의 공진을 이용한 스위치 회로, 및 도 27 에 나타낸 병렬 접속 FET (2701) 의 드레인 또는 소오스에 λ/4 선로 (2702)를 직렬로 접속한 구성의 스위치 회로이다.
FET를 사용한 이들 스위치 회로에 있어서 대전력화를 도모하기 위하여, FET 의 게이트 폭을 증가시키는 것이 바람직하다. 이것은 FET 의 등가 회로의 저항값을 감소시키고 용량값을 증가시키는 것을 의미한다.
그러나, 종래의 반도체 장치와 같은 상기 각 스위치 회로는 FET 의 게이트 폭을 증가하는 것으로 대전력화를 도모하면, FET 의 저항값과 용량값에 의해 결정되는 삽입 손실 또는 아이솔레이션 (isolation) 이 열화하는 문제점이 있다. 이하, 이것에 대하여 상세히 설명한다.
도 19, 21, 23, 25 및 27 에 나타낸 각 스위치 회로를 구성하는 FET (1901, 2101, 2301, 2302, 2501, 2701) 의 게이트 폭 (Wg) 이 100 ㎛인 경우와 1 ㎜인 경우의 각 스위치 회로의 투과 특성을 도 20, 22, 24, 26, 및 28 에 각각 표시한다. 예를 들어, 도 19 의 직렬 구성 스위치 회로의 투과 특성은 도 20 에 나타내었다. 도 20에서, FET (1901) 의 게이트 폭 (Wg) 이 1 ㎜ 인 경우의 특성은 실선으로 표시하고, 게이트 폭 (Wg) 이 100㎛ 인 경우의 특성은 점선으로 표시한다. 도시한 바와 같이, 게이트 폭 (Wg) 이 1㎜ 일 때 용량값을 증가시키면, 게이트 폭 100㎛인 경우와 비교하여 스위치를 오프했을때의 스위치의 전력 차단양인 아이솔레이션이 저하한다.
또한, 도 21 에 나타낸 병렬 구성 스위치 회로의 투과 특성을 도 22 에 표시한다. 도 22 에 있어서, FET (2101)의 게이트 폭 (Wg) 이 1㎜인 경우의 특성을 실선 (Ⅰ,Ⅱ) 으로 표시하고, 게이트 폭이 100 ㎛ 인 경우의 특성을 점선 (Ⅲ,Ⅳ) 로 표시한다. 도 22를 참조하면, 아이솔레이션은 게이트 폭이 1㎜인 경우 (특성Ⅱ) 가 게이트 폭이 100 ㎛인 경우 (특성Ⅳ) 보다 더 증대하고 있다. 그러나, 스위치를 온으로 했을 때의 스위치에서의 전력 손실량인 삽입 손실도 게이트 폭 1 ㎜ 인 경우 (특성Ⅰ) 가 게이트 폭이 100 ㎛ 인 경우 (특성Ⅲ)에 비하여 크게 된다.
또한, 도 23 에 표시한 직병렬 구성 스위치 회로의 투과 특성을 도 24 에 표시한다. 도 24 에 있어서, FET (2301) 및 FET (2302) 의 게이트 폭 (Wg) 이 1 ㎜ 인 경우의 특성을 실선 (Ⅴ,Ⅵ) 으로 표시하고, 게이트 폭 (Wg) 이 100 ㎛인 경우의 특성을 점선 (Ⅶ, Ⅷ) 으로 표시한다. 도 24를 참조하면, 아이솔레이션은 특성 (Ⅵ, Ⅷ) 에 표시한 바와 같이 주파수에 대응하여 변화하지만, 동일한 주파수에 있어서는 게이트 폭이 1㎜인 경우 (특성 Ⅵ)가 게이트 폭이 100 ㎛ 인 경우 (특성 Ⅷ) 보다 아이솔레이션은 증대한다. 그러나, 삽입 손실도 게이트 폭이 1㎜인 경우 (특성 Ⅴ) 가 게이트 폭이 100 ㎛인 경우 (특성 Ⅶ) 보다 크다.
또한, 도 23 의 직병렬 구성의 스위치 회로에 있어서, FET (2301) 의 게이트 폭과 FET (2302) 의 게이트 폭이 다른 경우이다. 예를 들어, 도 29 에 나타낸 바와 같이, FET (2301) 의 게이트 폭을 100 ㎛, FET (2302) 의 게이트 폭을 1 ㎜로 한 경우의 투과 특성은, 도 30 에 나타낸 바와 같이, 삽입 손실, 아이솔레이션과 함께 주파수의 증가에 따라 변화한다. 그러나, 이와 같이 다른 게이트 폭의 갖는 FET를 이용한 경우에도, 삽입 손실이 크게 된다.
또한, 도 25 에 나타낸 직렬 FET (2501) 와 코일 (2502)를 이용한 구성의 스위치 회로의 투과 특성을 도 26에 나타내었다. 도 26 에 있어서, FET (2501) 의 게이트 폭 (Wg) 이 1㎜ 인 경우의 특성을 실선으로 표시한다.
도시한 바와 같이, 국부적인 양호한 삽입 손실을 얻을 수 있지만, 공진을 이용하므로 그 범위는 매우 좁다.
또한, 도 27 에 표시한 병렬 FET (2701) 와 직렬 λ/4선로 (2702)를 이용한 구성의 스위치 회로의 투과 특성을 도 28 에 표시한다. 도 28 에 있어서, FET (2701) 의 게이트 폭 (Wg) 이 1㎜경우의 특성을 일점쇄선 (Ⅸ) 및 실선 (Ⅹ) 으로 표시한다. 특성 (Ⅹ) 으로부터 알수 있는 바와 같이, 높은 주파수 대역 (이 경우, 60 GHz) 에서의 삽입 손실이 크게 된다.
이상과 같이, 종래의 각 스위치 회로에 있어서, 소망의 투과 특성을 얻는 것은 어렵다. 예를 들어, 60 GHz의 주파수대역에서의 특성 규격으로서, 삽입 손실을 1.5 dB, 아이솔레이션을 20 dB 로 설정한 경우, 게이트 폭 (Wg)을 1 ㎜로 하면, 상기 종래의 스위치 회로중에서 삽입 손실 및 아이솔레이션의 규격을 만족한 회로는 도 25 에 표시한 직렬 FET (2501) 와 코일 (2502)를 이용한 회로이다. 그러나, 그 스위치 회로는 상술한 바와 같이, 매우 좁은 대역에서만 삽입 손실에 있어서 소망의 특성을 얻을 수 있다.
이상 설명한 바와 같이, 상기의 종래의 반도체 장치인 각종 스위치 회로에 있어서, 대전력 전송을 가능하게 하기 위하여 반도체 스위치 소자인 FET 의 게이트 폭의 확대를 도모하고, 특히 높은 주파수에서 넓은 대역에 낮은 삽입 손실과 높은 아이솔레이션을 얻기 위한 요구를 동시에 만족한 회로 구성이 존재하지 않는다.
본 발명의 목적은, 특히, 높은 주파수에서 넓은 대역에 낮은 삽입 손실과 높은 아이솔레이션을 얻기 위한 요구를 동시에 만족할 수 있는 반도체 장치를 제공하는 것이다.
제1도는 본 발명의 제1실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제2도는 본 발명의 제2실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제3도는 본 발명의 제1과 제2실시예의 등가 회로도.
제4도는 본 발명의 제3실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제5도는 본 발명의 제4실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제6도는 본 발명의 제3과 제4실시예의 등가회로도.
제7도는 본 발명의 제5실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제8도는 본 발명의 제6실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제9도는 본 발명의 제5와 제6실시예의 등가회로도.
제10도는 본 발명의 제7실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제11도는 본 발명의 제7실시예의 등가회로도.
제12도는 본 발명의 제8실시예에 의한 반도체 장치의 구성을 나타내는 평면도.
제13도는 본 발명의 제8실시예의 등가회로도.
제14도는 본 발명의 제1과 제2실시예의 투과 특성을 나타내는 도면.
제15도는 본 발명의 제3과 제4실시예의 투과 특성을 나타내는 도면.
제16도는 본 발명의 제5와 제6실시예의 투과 특성을 나타내는 도면.
제17도는 본 발명의 제7실시예의 투과 특성을 나타내는 도면.
제18도는 본 발명의 제8실시예의 투과 특성을 나타내는 도면.
제19도는 종래의 직렬 구성 스위치의 구성을 나타내는 회로도.
제20도는 종래의 직렬 구성 스위치의 투과 특성을 나타내는 도면.
제21도는 종래의 병렬 구성 스위치의 구성을 나타내는 회로도.
제22도는 종래의 병렬 구성 스위치의 투과 특성을 나타내는 도면.
제23도는 종래의 직병렬 구성 스위치의 구성을 나타내는 회로도.
제24도는 종래의 직병렬 구성 스위치의 투과 특성을 나타내는 도면.
제25도는 종래의 직렬 FET 와 병렬 접속 코일을 구비하는 스위치의 구성을 나타내는 회로도.
제26도는 제25도의 구성을 갖는 스위치의 투과 특성을 나타내는 도면.
제27도는 종래의 병렬 FET와 직렬 λ/4 선로를 구비하는 스위치의 구성을 나타내는 회로도.
제28도는 제27도의 구성을 갖는 스위치의 투과 특성을 나타내는 도면.
제29도는 종래의 직병렬 구성 스위치의 구성의 다른 예를 나타내는 회로도.
제30도는 제29도의 구성을 갖는 스위치의 투과 특성을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10 : 제 1 입출력 단자 20 : 제 2 입출력 단자
30 : 활성층 40, 60 : 제 1 오옴 전극
41 : 제 1 FET 50 : 공유 전극
61 : 제 2 FET 70, 80 : 게이트 전극
상기 목적을 달성하기 위한 본 발명은, 전송 선로 및 전계 효과 트랜지스터를 사용하는 반도체 스위치 구성을 갖는 반도체 장치는, 전계 효과 트랜지스터와 전송 선로가 직렬로 결합되므로써 구성된 복수개의 단위 회로를 구비하며, 단위 회로의 배열은, 각각의 단위 회로의 전송 선로의 총 길이가 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길고, 단위 회로의 배열 개수는 다수 또는 무한으로 하여 전송 선로가 분포 정수 선로로서의 기능을 갖는다.
단위 회로는, 드레인이 서로 접속된 2 개의 전계 효과 트랜지스터와, 2 개의 전계 효과 트랜지스터의 소오스에 각각 접속된 2 개의 제 1 전송 선로와, 2 개의 전계 효과 트랜지스터의 드레인에 접속된 제 2 전송 선로를 구비하고, 단위 회로의 배열은, 각각의 단위 회로의 제 1 전송 선로와 제 2 전송 선로는 각각 직렬로 접속되고, 2 개의 전계 효과 트랜지스터의 게이트는 제 1 전송 선로에 의해 각각 접속된 다른 단위 회로의 전계 효과 트랜지스터의 게이트에 공통으로 접속되고, 배열의 일단에 위치하는 단위 회로에서, 직렬로 접속된 2 개의 제 1 전송 선로에 있어서 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 1 입출력 단자로 설정하고, 배열의 다른 단에 위치하는 단위 회로에서, 직렬로 접속된 제 2 전송 선로에 있어서 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 2 입출력 단자로 설정하고, 직렬로 접속된 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 복수의 제 2 전송 선로의 총 길이가 제 1 과 제 2 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정될 수 있다.
단위 회로는, 소오스가 접지된 전계 효과 트랜지스터와, 전계 효과 트랜지스터의 드레인에 접속된 전송 선로를 구비하며, 단위 회로의 배열은, 각각의 단위 회로의 전송 선로가 각각 직렬로 접속되고, 전계 효과 트랜지스터의 게이트가 다른 단위 회로의 전계 효과 트랜지스터의 게이트에 공통으로 접속되고, 배열의 일단에 위치하는 단위 회로에서, 직렬로 접속된 전송 선로에 있어서 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 배열의 다른 단에 위치하는 단위 회로에서, 직렬로 접속된 전송 선로에 있어서 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 복수의 전송 선로의 총길이는 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길도록 설정될 수 있다.
단위 회로는, 제 1 전계 효과 트랜지스터, 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 제 1 전계 효과 트랜지스터의 드레인에 접속된 제 2 전송 선로, 드레인이 제 1 전계 효과 트랜지스터의 드레인과 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 단위 회로의 배열은, 각각의 단위 회로의 제 1 전송 선로와 제 2 전송 선로는 각각 직렬로 접속되고, 제 1 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 제 2 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 배열의 일단에 위치하는 단위 회로에서, 직렬로 접속된 2 개의 제 1 전송 선로에 있어서 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 배열의 다른 단에 위치하는 단위 회로에서, 직렬로 접속된 제 2 전송 선로에 있어서 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 복수의 제 2 전송 선로의 총 길이가 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정될 수 있다.
단위 회로는, 제 1 전계 효과 트랜지스터, 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 제 1 전계 효과 트랜지스터 드레인에 접속되고, 제 1 전송 선로와 동일한 특성 임피던스를 갖는 제 2 전송 선로, 드레인이 제 1 전계 효과 트랜지스터의 드레인과 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 단위 회로의 배열은, 각각의 단위회로의 제 1 전송 선로 및 제 전송 선로는 각각 직렬로 접속되고, 제 1 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 제 2 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 배열의 일단에 위치하는 단위 회로에서, 직렬 접속된 제 1 전송 선로에 있어서 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 배열의 다른 단에 위치하는 단위 회로에서, 직렬 접속된 제 2 전송 선로에 있어서 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 복수의 제 2 전송 선로의 총 길이가 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정될 수 있다.
단위 회로는, 제 1 전계 효과 트랜지스터, 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 제 1 전계 효과 트랜지스터의 드레인에 접속되고, 제 1 전송 선로와 다른 특성 임피던스를 갖는 제 2 전송 선로, 드레인이 제 1 전계 효과 트랜지스터의 드레인과 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 단위 회로의 배열은, 각각의 단위 회로의 제 1 전송 선로 및 제 2 전송 선로는 각각 직렬로 접속되고, 제 1 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 제 2 전계 효과 트랜지스터의 게이트가 서로 공통적으로 접속되고, 배열의 일단에 위치하는 단위 회로에서, 직렬 접속된 제 1 전송 선로에 있어서 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 배열의 다른 단에 위치하는 단위 회로에서, 직렬 접속된 제 2 전송 선로에 있어서 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 복수의 제 2 전송 선로의 총 길이는 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정될 수 있다.
단위 회로는 2 개의 전계 효과 트랜지스터와 2 개의 전송 선로를 갖는 제 1 단위 회로와, 1 개의 전계 효과 트랜지스터와 전송 선로를 갖는 제 2 단위 회로를 구비하며, 제 1 단위 회로는, 제 1 전계 효과 트랜지스터, 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 제 1 전계 효과 트랜지스터의 드레인에 접속되고, 제 1 전송 선로와 다른 특성 임피던스를 갖는 제 2 전송 선로, 드레인이 제 1 전계 효과 트랜지스터의 드레인과 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 제 2 단위 회로는, 소오스가 접지된 전계 효과 트랜지스터와, 전계 효과 트랜지스터의 드레인에 접속된 전송 선로를 구비하며, 단위 회로의 배열은 제 1 단위 회로의 배열과 제 2 단위 회로의 배열의 직렬 접속에 의해 구성되고, 제 1 단위 회로의 배열은, 제 1 단위 회로의 제 1 전송 선로 및 제 2 전송 선로가 각각 직렬로 접속되고, 제 1 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 제 2 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 제 2 단위 회로의 배열은, 제 2 단위 회로의 전송 선로가 각각 직렬로 접속되고, 전계 효과 트랜지스터의 게이트가 다른 제 2 단위 회로의 게이트에 공통으로 접속되고, 제 1 단위 회로의 배열의 일단에 위치하는 제 1 단위 회로의 제 2 전송 선로는 제 1 단위 회로의 다른 단에 위치하는 제 2 단위 회로의 제 2 전송 선로에 직렬로 접속되고, 1 단위 회로의 배열의 일단에 위치하는 제 1 단위 회로의 제 2 전계 효과 트랜지스터의 게이트는 제 2 단위 회로의 배열의 다른 단에 위치하는 제 2 단위 회로의 전계 효과 트랜지스터와 공통으로 접속되고, 제 1 단위 회로의 배열의 제 2 단위 회로와 접속하지 않는 단에 위치하는 제 1 단위 회로에 있어서, 직렬로 접속된 제 1 전송 선로의 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 1 입출력 단자로 설정하고, 제 2 단위 회로의 배열의 제 1 단위 회로와 접속되지 않은 단에 위치하는 제 2 단위 회로에 있어서, 직렬로 접속된 제 2 전송 선로의 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 2 입출력 단자로 설정하고, 직렬 접속된 복수의 제 1 단위 회로의 제 1 전송 선로 및 제 2 단위 회로의 제 2 전송 선로의 총 길이가 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정될 수 있다.
본 발명의 다른 형태에 의하면, 활성층으로 둘러싸인 전계 효과 트랜지스터를 결합하여 반도체 스위치를 구성하는 반도체 장치로서, 반도체 장치는 게이트 전극과 그 게이트 전극을 끼우는 한쌍의 오옴 전극을 조합하여 구성되고, 게이트 전극의 일부 및 오옴 전극은 활성층으로 둘러싸이고, 활성층의 게이트 전극의 길이 및 오옴 전극의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
바람직한 구성에 있어서, 한쌍의 오옴 전극 (40, 50, 60) 중의 하나를 공유 전극으로 설정하고, 활성층으로 둘러싸인 2 개의 전계 효과 트랜지스터로 이루어진 소망수의 단위 회로는 소정 간격으로 배열되어 게이트 전극 (70, 80) 이 직선으로 배열되도록 하고, 이웃하는 단위 회로의 대응하는 오옴 전극을 접속하고, 공유 전극이 아닌 오옴 전극 (40, 60) 이 접속된 2 개의 선로의 하나의 공통단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (50) 이 접속된 선로의 다른 단이 제 2 입출력 단자 (20) 로 설정되고, 2 개의 전계 효과 트랜지스터의 오옴 전극 (40, 50, 60) 에 의해 끼워진 2 개의 게이트 전극 (70, 80) 은 활성층 (30) 의 외부에서 서로 접속되고, 활성층 (30) 의 2 개의 게이트 전극 (70, 80) 의 각각의 길이, 및 오옴 전극 (40, 50, 60) 에 접속된 각각의 선로의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
다른 바람직한 구성에 있어서, 활성층으로 둘러싸이고 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 접지되지 않고 공유 전극이 아닌 오옴 전극 (120, 130) 이 활성층 (30) 의 외부에서 접속되고, 그 접속점이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (50) 의 제 1 입출력 단자 (10) 에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 전계 효과 트랜지스터의 2 개의 오옴 전극 (50, 120, 130) 에 의해 끼워진 2 개의 게이트 전극 (70, 80) 이 활성층 (30) 의 외부에서 접속되고, 활성층 (30) 의 2 개의 게이트 전극 (70, 80) 의 각각의 길이와, 오옴 전극 (50, 120, 130) 의 길이가, 각각 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
다른 바람직한 구성에 있어서, 한쌍의 오옴 전극을 갖고 활성층으로 둘러싸인 2 개의 전계 효과 트랜지스터로 이루어진 소망수의 단위 회로는 소정 간격으로 배열되어 게이트 전극이 직선으로 배열되도록 하고, 이웃하는 단위 회로의 대응하는 오옴 전극중의 하나 (160)를 접속하고 다른 하나 (150)를 접지하고, 오옴 전극 (160) 이 접속된 선로의 일단이 제 1 입출력 단자 (10) 로 설정되고, 다른 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (180) 내의 오옴 전극 (160) 에 접속하는 선로의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
다른 바람직한 구성에 있어서, 활성층으로 둘러싸이고 한쌍의 오옴 전극을 갖는 전계 효과 트랜지스터가 배열되고, 오옴 전극중의 하나 (210) 가 접지되고, 접지되지 않은 오옴 전극 (220) 중의 일단이 제 1 입출력 단자 (10) 로 설정되고, 다른 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (240) 내의 게이트 전극 (240) 의 각각의 길이와, 접지되지 않은 오옴 전극 (220) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
다른 바람직한 구성에 있어서, 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정되고 활성층으로 둘러싸인 2 개의 전계 효과 트랜지스터로 이루어진 소망수의 단위 회로가 소정 간격으로 배열되어 게이트 전극 (290, 300) 이 직선으로 배열되도록 하고, 이웃하는 단위 회로의 대응하는 오옴 전극 (260, 270, 280) 중에서 공유 전극인 오옴 전극 (270) 을 접속하고, 공유 전극이 아닌 다른 오옴 전극 (280)을 접지하고 오옴전극(260)이 접속된 선로의 일단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (270)을 접속한 선로의 제 1 입출력 단자에 대향하는 다른 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (320) 내의 2 개의 게이트 전극 (290, 300) 의 각각의 길이, 및 오옴 전극 (260, 270, 280) 이 접속된 선로의 각각의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
또한, 활성층으로 둘러싸이고 전계 효과 트랜지스터중의 하나의 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 오옴 전극의 하나 (360) 가 접지되고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (350) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (370) 의 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (400) 내의 2 개의 게이트 전극 (380, 390) 의 각각의 길이와, 각각의 오옴 전극 (350, 360, 370) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
상술한 구성에 있어서, 활성층으로 둘러싸이고 전계 효과 트랜지스터중의 하나의 한상의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 오옴 전극의 하나 (430) 가 접지되고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (410) 의 길이가 오옴 전극 (420, 430) 의 길이와 다르고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (410) 과 공유 전극인 오옴 전극 (420) 에 의해 끼워진 게이트 전극 (450) 의 길이가 다른 게이트 전극 (460) 의 길이와 다르고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (410) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (420) 의 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (470) 내의 공유 전극인 오옴 전극 (420)의 각각의 길이, 접지된 오옴 전극 (430) 의 길이, 및 한쌍의 오옴 전극 (420, 430) 에 의해 끼워진 하나의 게이트 전극 (460) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
상술한 구성에 있어서, 활성층으로 둘러싸이고 전계 효과 트랜지스터중의 하나의 한쌍의 오옴 전극중의 하나 (430) 가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 오옴 전극의 하나가 접지되고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (410) 의 길이가 오옴 전극 (420, 430) 의 길이보다 짧고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (410) 과 공유 전극인 오옴 전극 (420) 에 의해 끼워진 게이트 전극 (450) 의 길이가 다른 게이트 전극 (460) 의 길이보다 짧고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (410) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (420) 의 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (470) 내의 공유 전극인 오옴 전극 (420) 의 각각의 길이, 접지된 오옴 전극 (430) 의 길이, 및 한쌍의 오옴 전극 (420, 430) 에 의해 끼워진 하나의 게이트 전극 (460) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
또한, 활성층으로 둘러싸이고 전계 효과 트랜지스터중의 하나 (530) 의 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 오옴 전극중의 하나가 접지되고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (510) 의 폭이 공유 전극인 오옴 전극 (520) 의 폭과 다르고, 공유 전극이 아니고 접지되지 않은 오옴 전극 (510) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 오옴 전극 (520) 의 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (570) 내의 2 개의 게이트 전극의 각각의 길이, 및 각각의 오옴 전극 (510, 520, 530) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 다음의 설명에 있어서, 본 발명의 이해를 돕기 위하여 특정한 항목으로 기재하였다. 그러나, 본 발명은 이들 특정한 항목에 제한되지 않음은 본 기술에 숙련된 자에게는 자명한 것이다. 또한, 본 발명을 불투명하게 하는 공지된 구성은 표지하지 않았다.
도 1 은 본 발명의 제 1 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다.
도 1 에 나타낸 바와 같이, 제 1 실시예의 반도체 장치는, 1 개의 게이트 전극과 그 게이트 전극을 끼우고, 서로 대향하는 한쌍의 오옴 전극을 갖는 2 개의 FET(41)와 FET (61)가 하나의 단위 회로로 구성되고 그 단위 회로가 소망수만큼 배열된 구성을 갖는다. 단위 회로를 구성하는 제 1 FET (41) 와 제 2 FET (61) 는 활성층 (30) 에 의해 둘러싸이고, 그들은 공유 전극 (50) 으로서 제 2 오옴 전극을 사용한다. 단위 회로를 구성하는 두 쌍의 FET (41) 와 FET (61) 는 집중 정수로서 서술될 수 있다.
이웃하는 단위 회로는 소정 간격으로 배열되어 게이트 전극이 직선으로 되도록 배열한다. 이웃하는 단위 회로에 대응하는 오옴 전극은 동일한 특성 임피던스를 갖는 선로에 접속된다. 즉, 도 1 에 있어서, 제 1 FET (41) 의 게이트 전극 (70) 과 제 2 FET (61) 의 게이트 전극 (80) 은 복수개 접속된 단위 회로의 활성층 (30) 의 외부에서 접속된다. 또한 제 1 FET (41) 의 제 1 오옴 전극 (40)을 접속하는 선로는 제 2 FET (61) 의 제 1 오옴 전극 (60)을 접속하는 선로와 접속되고, 접속선로의 중심부는 제 1 입출력 단자 (10) 가 된다. 제 1 FET (41) 의 제 2 오옴 전극과 제 2 FET (61) 의 제 2 오옴 전극을 구성하고 있는 공유 전극 (50)을 접속한 선로의 제 1 입출력 단자 (10) 에 대향하는 단은 제 2 입출력 단자 (20) 로 된다.
이 실시예에 있어서, 활성층 (30) 의 내측에 있는 제 1 FET (41) 의 게이트 전극 (70) 이 길이와 제 2 FET (61) 의 게이트 전극 (80) 의 각각의 길이와, 제 1 FET (41) 의 제 1 오옴 전극 (40)을 포함한 배선의 길이와, 제 2 FET (61) 의 제 1 오옴 전극 (60)을 포함하는 배선의 길이와, 공유 전극 (50)을 포함하는 배선의 길이가, 각각, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 이상이어야 한다. 이때, 오옴 전극은 분포 정수 선로로서 기능한다.
일반적으로, 입출력 단자에 값 (Z0) 의 임피던스가 접속되고, 특성 임피던스가 Z 이고 길이가 L 인 전송 선로의 투과 특성 (│S21│2)은 사용하는 마이크로파 또는 밀리파의 전파 파장을 λ 로 하면, 다음의 수학식 1 로 표현된다.
[수학식 1]
위식으로부터, Z=Z0인 경우, 전송 선로의 길이에 관계없이 항상 │S21│2= 1 로 일정하다. 한편, Z≠Z0인 경우, 전송 선로의 길이 (L) 는 마이크로파 또는 밀리파의 전파 파장의 4분의 1 과 동일하면 (L=λ/4), 식의 코사인 삼각 함수의 값이 -1 로 되므로, 식의 분모의 값이 최대가 되고, 투과 특성이 최대로 저하하여 손실이 크게 됨을 알게 된다.
또한, 전송 선로의 길이가 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 이하의 길이 (L≤λ/16) 일 때, 식의 코사인 삼각 함수의 값은 대략 1 과 동일하므로, 투과 특성의 저하는 거의 무시할 수 있다. 이 경우, 관련된 전송 선로는 길이 (L) 는 무시될 수 있는 집중 정수 선로로서 취급될 수 있다. 한편, 전송 선로의 길이는 사용하는 마이크로파 또는 밀리파 (L＞λ/16) 의 전파 파장의 적어도 1/16 보다 클 때, 식의 코사인 삼각 함수의 값은 1로부터 크게 빗나가고, 그 전송 선로는 길이 (L) 에 의존하는 분포 정수 선로로서 기능하는 것으로 평가될 수 있다.
도 2 는 본 발명의 제 2 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다. 도 2 에 나타낸 바와 같이, 이 반도체 장치의 등가 회로는 유전체 기판 및 금속 도체로 형성된 특성 임피던스가 "Z" 이고 길이가 "L" 인 전송 선로와, FET를 구비한다. 또한, FET 와 그 FET 의 소오스에 일단이 접속된 제 1 전송 선로 (100), 및 그 FET의 드레인에 일단이 접속된 제 2 전송 선로 (110) 를 각각 구비하는 단위 회로로서, 전체 2n 개의 단위 회로를 갖는다. 그러나, 이들 n 개의 단위 회로는 제 2 전송 선로가 공통이다.
각각의 단위 회로의 FET (Q) 의 소오스는 이웃하는 다른 단위 회로의 FET (Q) 의 소오스에 접속된 제 1 전송 선로 (100)를 통해 그 이웃하는 단위 회로의 FET (Q) 의 소오스에 접속한다. 각각의 단위 회로이 FET (Q) 의 드레인은 이웃하는 다른 단위 회로의 FET (Q) 의 드레인에 접속된 제 2 전송 선로 (110)를 통해 그 이웃하는 단위 회로의 FET (Q) 의 드레인에 접속된다. 더욱이, 다른 단위 회로의 FET (Q) 의 게이트와 동일한 전위 (Vg) 로 되도록 각각의 단위 회로의 FET (Q) 의 게이트는 공통으로 접속된다.
또한, 적어도 2 개이상의 단위 회로가 접속된 회로를 구성하는 제 1 전송 선로 (100) 중에서, FET (Q) 에 접속되지 않은 선로단은 제 1 입출력 단자 (10) 로 제공한다. 또한 그 회로를 구성하는 제 2 전송 선로 (110) 중에서, FET (Q) 에 접속되지 않은 선로단은 제 2 입출력 단자 (20) 으로 제공된다. 또한 그 회로를 구성하는 제 1 전송 선로 (100) 의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 1/16 보다 길게 설정하고, 제 2 전송 선로 (110) 의 총 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 1/16 보다 길게 설정한다.
도 2 에 나타낸 반도체 장치의 등가 회로는 2 조의 상기 회로를 구비한다. 상기 2 조의 회로는 제 2 전송선 (110)를 공유하고, 2 조의 및 제 1 입출력 단자 (10) 는 외부에서 접속되어 제 1 입출력 단자 (10)를 공유한다.
상술한 구성의 등가 회로에 있어서, 드레인이 공통으로 접속된 2 조의 단위 회로의 FET (Q) 가 온일 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 로 전력이 투과하고, 직렬 구성의 스위치 회로는 온의 상태로 된다. 반대로, 드레인이 공통으로 접속된 2 조의 단위 회로의 FET (Q) 가 오프일 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 으로의 전력이 차단되고, 직렬 구성의 스위치 회로는 오프 상태로 된다. 도 1 과 도 2를 비교하면, 제 1 FET (41) 의 제 1 오옴 전극 (40)을 포함하는 선로, 제 2 FET (61) 의 제 1 오옴 전극 (60)을 포함하는 선로, 및 공유 전극 (50)을 포함하는 선로는 또한 각각 분포 정수 선로로서의 기능을 갖는다.
도 3 은 본 발명의 제 1 과 제 2 실시예의 등가 회로를 나타내는 도면이다. 도 3 에 있어서, 도 1 에 나타내는 제 1 실시예와 동일한 구성 요소에는 동일한 부호를 사용하였다.
도 3 에 나타낸 바와 같이, 본 발명의 제 2 실시예의 반도체 장치는, 게이트 전극과 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극을 갖는 2 조의 FET를 갖는다. 그 2 조의 FET 중에서, 제 1 FET의 제 1 오옴 전극 (120) 과 제 2 FET의 제 1 오옴 전극 (130) 은 활성층 (30) 의 외부에서 선로에 의해 접속되고, 선로의 중심부는 제 1 입출력 단자 (10) 로서 제공된다. 제 1 FET 의 제 2 오옴 전극과 제 2 FET 의 제 2 오옴 전극은 공유 전극 (50) 으로 설정된다. 공유 전극 (50) 의 제 1 입출력 단자 (10) 에 대향하는 단은 제 2 입출력 단자 (20) 로서 설정된다.
또한, 제 1 FET의 게이트 전극 (70) 은 제 1 FET의 제 1 오옴 전극 (120) 과 공유 전극 (50) 사이에 형성되고, 제 2 FET 의 게이트 전극 (80) 은 공유 전극 (50) 과 제 2 FET 의 제 1 오옴 전극 (130) 사이에 형성되고, 이들 2 개의 전극 (70, 80) 은 활성층 (30) 의 외부에서 서로 접속된다. 즉, 본 실시예는, 제 1 실시예의 단위 회로의 개수를 무한개로 설정한 경우에 상당한다.
본 발명의 제 2 실시예에 있어서, 활성층 (30) 내의 제 1 FET 의 게이트 전극 (70) 과 제 2 FET 의 게이트 전극 (80) 의 길이, 게이트 전극 (70, 80) 과 병렬인 제 1 FET 의 제 1 오옴 전극 (120) 의 길이, 동일 방향의 공유 전극 (50) 의 길이, 및 동일 방향의 제 2 FET 의 제 1 오옴 전극 (130) 이 길이는, 사용하는 마이크로파 또는 밀리파의 길이의 적어도 1/16 보다 길게 설정된다. 이것에 의해, 제 2 실시예의 반도체 장치의 등가 회로는 도 1 에 나타낸 제 1 실시예의 반도체 장치의 등가 회로와 실제적으로 동일하게 되고, 제 2 실시예는 제 1 실시예와 마찬가지로 동작한다.
도 4 는 본 발명의 제 3 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다.
도 4 에 나타낸 바와 같이, 본 발명의 제 3 실시예에 의한 반도체 장치는, 게이트 전극 (140) 과, 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극 (150, 160)을 구비하는 FET 가 활성층 (180) 으로 둘러싸여 단위 회로로서 제공되고 단위 회로가 소정수 만큼 배열된 구성을 갖는다. 제 1 오옴 전극 (160) 은 비어홀 (170) 에 의해 접지된다. 단위 회로를 구성하는 FET는 집중 정수로서 서술된다.
이웃하는 단위 회로는 소정 간격으로 배열되어 게이트 전극 (140) 이 직선으로 되도록 한다. 이웃하는 단위 회로 사이의 제 2 오옴 전극은 동일한 특성 임피던스를 갖는 선로에 의해 접속된다. 제 2 오옴 전극 (160) 에 접속된 선로의 일단은 제 1 입출력 단자 (10) 로 설정되고, 다른 단은 제 2 입출력 단자 (20)로 설정된다.
본 실시예에 있어서, FET 의 제 2 오옴 전극 (160)을 포함하는 선로의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길어야 한다.
도 5 는 본 발명의 제 4 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다. 도 5 에 도시한 바와 같이, 반도체 장치의 등가 회로에 있어서, 특성 임피던스가 Z 이고 길이가 "L" 인 n+1 개 (여기서, n 은 2 이상의 정수이다) 의 전송 선로 (190) 가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 사이에 직렬로 접속되고, 소오스가 접지된 FET (Q) 의 드레인은 이웃하는 전송 선로 (190) 사이의 공통 접속점에 접속된다. 이들 n 개의 FET (Q) 의 게이트는 공통 접속되고, 동일한 게이트 전위 (Vg) 로 되도록 설정된다. 즉, 도 5 에 나타낸 등가 회로는, 소오스가 접지된 FET (Q) 와 그 FET (Q) 의 드레인에 일단이 접속된 전송 선로 (190) 에 의해 단위 회로를 구성하고, 그 단위 회로가 n 개 접속되고, 전송 선로 (190n-1) 가 접속된다.
이상과 같이 구성된 등가 회로에 있어서, FET (Q) 가 게이트 전위 (Vg) 에 의해 온으로 될 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 으로의 전력은 차단되고 병렬 구성의 스위치 회로는 오프로 된다. 반대로, FET (Q) 가 게이트 전위 (Vg) 에 의해 오프로 될 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 로 전력이 투과하고, 병렬 구성의 스위치 회로가 온으로 된다. 도 4 와 도 5 의 비교에서 알수 있듯이, 제 2 오옴 전극 (160)을 포함하는 선로는 분포 정수 선로로서의 기능을 갖는다. 도 5 에 있어서, 단위 회로를 구성하지 않는 1 조의 전송 선로 (190n+1) 는 필수적인 구성요소가 아니므로 배열하지 않아도 좋다.
도 6 은 본 발명의 제 3 과 제 4 실시예의 등가 회로를 나타내는 도면이다.
도 6 에 나타낸 바와 같이, 본 발명의 제 4 실시예의 반도체 장치는, 게이트 전극 (200) 과 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극 (210, 220)을 구비하는 FET 가 활성층 (240) 으로 둘러싸이고 단위 회로로 제공되는 구성을 갖는다. 제 1 오옴 전극 (210) 은 비어홀 (230) 에 의해 접지된다. 게이트 전극 (20) 과 병렬인 제 2 오옴 전극 (220) 의 일단은 제 1 입출력 단자 (10) 로 설정되고, 다른 단은 제 2 입출력 단자 (20) 로 설정되고, 마이크로파 또는 밀리파의 신호는 입력 및 출력이 된다. 즉, 본 실시예는 제 3 실시예의 단위 회로의 개수를 무한으로 설정한 경우에 상당한다.
제 4 실시예에 있어서, 활성층 (24) 내의 게이트 전극 (20) 의 길이, 및 제 1 오옴 전극 (21) 및 제 2 오옴 전극 (22) 의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 이상으로 설정된다. 그로 인해, 제 4 실시예의 반도체 장치의 등가 회로는 도 5 에 나타낸 제 3 실시예의 반도체 장치의 등가 회로와 실제적으로 동일하고, 제 4 실시예는 제 3 실시예와 마찬가지로 동작한다.
도 7 은 본 발명의 제 5 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다.
도 7 에 나타낸 바와 같이, 본 발명의 제 5 실시예의 반도체 장치는, 1 개의 게이트 전극과 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극을 구비하는 FET (261, 281) 가 단위 회로로 제공되고 단위 회로가 소정수만큼 배열된 구성을 갖는다. 단위 회로를 구성하는 제 1 FET (261) 와 제 2 FET (281) 는 활성층 (320) 에 의해 둘러싸이고, 공유 전극 (270) 으로서 제 2 오옴 전극을 사용한다. 또한, 제 2 FET (281) 의 제 1 오옴 전극은 비어홀 (310) 에 의해 접지된다. 단위 회로를 구성하는 두쌍의 FET (261, 281) 는 집중 정수로서 서술될 수 있다.
이웃하는 단위 회로는 소정 간격으로 배열되어 게이트 전극이 직선이 되도록 한다. 또한 이웃하는 단위 회로에 대응하는 오옴 전극은 동일한 특성 임피던스를 갖는 선로와 접속된다. 즉, 도 7 에 있어서, 제 1 FET (261) 의 제 1 오옴 전극 (260) 은 선로에 의해 접속되고, 선로의 일단은 제 1 입출력 단자 (10) 로서 제공된다. 공유 전극 (270) 은 별개의 선로에 의해 접속되고, 제 1 입출력 단자 (10) 에 대향하는 방향의 선로단은 제 2 입출력 단자 (20) 로 제공한다.
본 실시예에 있어서, 제 1 FET (261) 의 제 1 오옴 전극 (260)을 포함하는 길이와 공유 전극 (270) 의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 이상으로 설정된다.
도 8 은 본 발명의 제 6 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다. 도 8 에 나타낸 바와 같이, 반도체 장치의 등가 회로에 있어서, 특성 임피던스가 Z 이고 길이가 L 인 n 개의 전송 선로 (330) 는 입출력 단자 (10) 에 직렬로 접속되고, 특성 임피던스가 Z 이고 길이가 L 인 n 개의 전송 선로 (340) 는 입출력 단자 (20) 에 직렬로 접속된다. 또한, 전송 선로 (330) 중에서, 이웃하는 전송 선로 (330) 사이의 공통 접속점에는 n 개의 FET (Q) 중에 대응하는 FET (Q) 의 드레인 (또는 소오스) 이 접속된다. 동일한 방법에 있어서, 전송 선로 (340) 중에서, 이웃하는 전송 선로 (340) 사이의 공통 접속점에는 n 개의 FET (Q) 중에 대응하는 FET 의 소오스 (또는 드레인) 가 접속되고, 더욱이, 소오스가 접지된 n 개의 FET (Q) 중에 대응하는 FET (Q) 의 드레인이 접속된다.
또한, 전송 선로 (330) 간의 공통 접속점과 전송 선로 (340) 간의 공통 접속점 사이에 설치된 n 개의 FET (Q11-Q1n)의 각각의 게이트는, 제 1 FET (261) 의 게이트 전극 (290) 에 의해 접속되고, 동일한 게이트 전위 (Vg1) 로 된다. 마찬가지로, 전송 선로 (340) 간의 공통 접속점에 접속되고 접지된 n 개의 FET (Q21-Q2n)의 각 게이트는, 제 2 FET (281) 의 게이트 전극 (300) 에 의해 접속되고, 동일한 게이트 전위 (Vg2) 로 된다. 또한, 전송 선로 (330) 의 총길이는 제 1 입출력 단자 (10) 에 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된다. 마찬가지로, 전파 선로 (340) 의 총 길이는 제 2 입출력 단자 (20) 에 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된다.
즉, 도 8 에 도시한 반도체 장치의 등가 회로는, 복수개의 FET (Q1k) (여기서, k 는 1 내지 n의 임의의 값이다) 와 그 FET (Q1k)의 소오스에 일단이 접속된 전송 선로 (330k) 와, FET (Q1k)의 드레인에 일단이 접속된 전송 선로 (340k) 와, 소오스가 접지되고 드레인이 FET (Q1k)의 드레인 및 전송 선로 (340k) 의 일단에 접속된 각각 접속된 FET (Q2k)를 구비하는 구성을 갖는다.
이상과 같이 구성된 등가 회로에 있어서, FET (Q11-Q1n)가 게이트 전위 (Vg1) 에 의해 온되고 FET (Q21-Q2n)가 게이트 전위 (Vg2) 에 의해 오프될 때, 제 1 입출력 단자 (10) 로부터 전송 선로 (330, 340)를 통해 제 2 입출력 단자 (20) 로 전력이 투과하여 스위치 회로가 온으로 된다. 반대로, FET (Q11-Q1n)가 게이트 전위 (Vg1) 에 의해 오프되고 FET (Q21-Q2n)가 게이트 전위 (Vg2) 에 의해 온될 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 로의 전력이 차단되어 스위치 회로가 오프로 된다. 도 7 과 도 8 의 비교에서 알 수 있는 바와 같이, FET (Q11내지 Q1n) 의 제 1 오옴 전극 (260) 과 공유 전극 (270) 은 분포 정수 선로로서의 기능을 갖는다.
도 9 는 본 발명의 제 5 와 제 6 실시예의 등가 회로를 나타내는 도면이다.
도 9 에 나타낸 바와 같이, 본 발명의 제 6 실시예의 반도체 장치는, 게이트 전극과 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극을 갖고 활성층 (400) 으로 둘러싸인 2 개의 FET를 갖는다. 2 개의 FET 중에서, 제 1 FET 의 제 1 오옴 전극 (350) 의 길이 방향의 일단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 1 입출력 단자 (10) 로서 설정된다. 또한, 제 2 FET 의 제 1 오옴 전극 (360) 은 비어홀 (250)을 통해 접지된다. 더욱이, 제 1 FET 의 제 2 오옴 전극과 제 2 FET 의 제 2 오옴 전극은 공유 전극 (370) 으로서 설정된다. 또한, 공유 전극의 제 1 입출력 단자 (10) 에 대향하는 단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 2 입출력 단자 (20) 로서 설정된다.
게이트 전극 (380) 은 제 1 FET 의 제 1 오옴 전극 (350) 과 공유 전극 (370) 사이에 형성되고, 게이트 전극 (390) 은 공유 전극 (370) 과 제 2 FET 의 제 1 오옴 전극 (360) 사이에 형성된다. 즉, 본 실시예에서는, 제 5 실시예의 단위 회로의 개수를 무한하게 설정한 경우에 상당한다.
제 6 실시예에 있어서, 활성층 (400) 내의 제 1 FET 의 게이트 전극 (380) 의 길이와 제 2 FET 의 게이트 전극 (390) 의 길이, 제 1 FET 의 오옴 전극 (350) 의 길이, 공유 전극 (370) 의 길이, 및 제 2 FET 의 제 1 오옴 전극 (360) 의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 이상으로 설정된다. 그로 인해, 도 8 에 나타낸 제 6 실시예의 반도체 장치의 등가 회로도는 도 7 에 나타낸 제 5 실시예의 반도체 장치의 등가 회로도와 거의 동일하며, 제 5 실시예와 마찬가지로 동작한다.
도 10 은 본 발명의 제 7 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다.
도 10 에 나타낸 바와 같이, 본 발명의 제 7 실시예의 반도체 장치는, 게이트 전극과 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극을 갖고 활성층 (470) 으로 둘러싸인 2 개의 FET를 갖는다. 2 개의 FET 중에서, 제 1 FET 의 제 1 오옴 전극 (410) 의 길이 방향의 일단은 마이크로파 또는 밀리파의 신호를 입입출력하는 제 1 입출력 단자 (10) 로서 설정된다. 또한, 제 2 FET 의 제 1 오옴 전극 (430) 은 비어홀 (250)을 통해 접지된다. 더욱이, 제 1 FET 의 제 2 오옴 전극과 제 2 FET 의 제 2 오옴 전극은 공유 전극 (420) 으로서 설정된다. 또한, 공유 전극 (420) 의 제 1 입출력 단자 (10) 에 대향하는 단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 2 입출력 단자 (20) 으로서 설정한다. 제 7 실시예에 있어서, 도면에 나타낸 바와 같이, 제 1 FET 의 게이트 전극 (450) 의 길이는 제 2 FET 의 게이트 전극 (460) 의 길이와 다르다.
게이트 전극 (450) 은 제 1 FET 의 제 1 오옴 전극 (410) 과 공유 전극 (420) 사이에 형성되고, 게이트 전극 (460) 은 공유 전극 (420) 과 제 2 FET 의 제 1 오옴 전극 (430) 사이에 형성된다.
제 7 실시예에 있어서, 활성층 (470) 내의 제 1 FET 의 게이트 전극 (450) 의 길이는 제 2 FET 의 게이트 전극 (460) 의 길이와 다르다. 또한 활성층 (470) 내의 제 2 FET 의 게이트 전극 (460) 의 길이, 공유 전극 (420) 이 길이, 및 제 2 FET 의 제 1 오음 전극 (430) 의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 이상으로 설정된다. 그러나, 활성층 (470) 내의 제 1 FET 의 게이트 전극 (450) 의 길이와 제 1 FET 의 제 1 오옴 전극 (410) 의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 1/16 으로 제한되는 것은 아니다. 또한 본 실시예와는 반대로, 제 1 FET 의 게이트 폭은 제 2 FET 의 게이트 폭보다 넓을 수 있고, 제 1 FET 의 제 1 오옴 전극의 길이는 제 2 FET 의 제 1 오옴 전극의 길이보다 길 수 있다.
도 11 은 본 발명의 제 7 실시예의 등가 회로를 나타내는 도면이다. 도 11 에 나타낸 바와 같이, 반도체 장치의 등가 회로에 있어서, 특성 임피던스가 Z 이고 길이가 L 인 m 개의 전송 선로 (480) 는 제 1 입출력 단자 (10) 에 직렬로 접속되고, 특성 임피던스가 Z 이고 길이가 L 인 n 개 (본 실시예에서는 n＞m 인 것으로 가정한다) 의 전송 선로 (490) 는 제 2 입출력 단자 (20) 에 직렬로 접속된다. 또한, 전송 선로 (480) 중에서, 이웃하는 전송 선로 (480) 사이의 공통 접속점에는 n 개의 FET (Q) 중에서 대응하는 FET (Q) 의 드레인 (또는 소오스) 이 접속된다. 마찬가지로, 전송 선로 (490) 중에서, 이웃하는 전송 선로 (490) 사이의 공통 접속점에는 m 개의 FET (Q) 중에서 대응하는 FET 의 소오스 (또는 드레인) 가 접속되고, 더욱이, 소오스가 접지된 n 개의 FET (Q) 중에서 대응하는 FET (Q) 의 드레인이 접속된다.
또한, 전송 선로 (480) 간의 공통 접속점과 전송 선로 (490) 간의 공통 접속점 사이에 설치된 m 개의 FET의 각각의 게이트는, 제 1 FET의 게이트 전극 (450) 에 의해 접속되고, 동일한 게이트 전위 (Vg1) 로 된다. 마찬가지로, 전송 선로 (490) 간의 공통 접속점에 접속되고 접지된 n 개의 FET (Q) 의 각 게이트는, 제 2 FET의 게이트 전극 (460) 에 의해 접속되고, 동일한 게이트 전위 (Vg2) 로 된다. 또한, 전송 선로 (490) 의 총길이는 제 1 입출력 단자 (10) 에 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된다. 마찬가지로, 전송 선로 (340) 의 총 길이는 사용하는 마이크로파 또는 밀리파의 전파 파장의 1/16 보다 길게 설정된다.
이상과 같이 구성된 등가 회로에 있어서, FET (Q11-Q1m)가 게이트 전위 (Vg1) 에 의해 온되고 FET (Q21-Q2n)가 게이트 전위 (Vg2) 에 의해 오프될 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 로 전력이 투과하여 스위치 회로가 온으로 된다. 반대로, FET (Q11-Q1m)가 게이트 전위 (Vg1) 에 의해 오프되고 FET (Q21-Q2n)가 게이트 전위 (Vg2) 에 의해 온될 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 로의 전력이 차단되어 스위치 회로가 오프로 된다. 도 10 과 도 11 의 비교에서 알 수 있는 바와 같이, 공유 전극 (420) 은 또한 분포 정수 선로로서의 기능을 갖는다.
도 12 은 본 발명의 제 8 실시예에 의한 반도체 장치의 구성을 나타내는 평면도이다.
도 12 에 나타낸 바와 같이, 본 발명의 제 8 실시예의 반도체 장치는, 게이트 전극과, 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극을 갖고 활성층 (570) 으로 둘러싸인 2 개의 FET를 갖는다. 2 개의 FET 중에서, 제 1 FET 의 제 1 오옴 전극 (510) 의 길이 방향의 일단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 1 입출력 단자 (10) 로서 설정된다. 또한, 제 2 FET 의 제 1 오옴 전극 (530) 은 비어홀 (540)을 통해 접지된다. 더욱이, 제 1 FET 의 제 2 오옴 전극과 제 2 FET 의 제 2 오옴 전극은 공유 전극 (520) 으로서 설정된다. 또한, 공유 전극 (520) 의 제 1 입출력 단자 (10) 의 대향하는 단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 2 입출력 단자 (20) 로서 설정된다. 제 7 실시예에 있어서, 도면에 나타낸 바와 같이, 제 1 FET 의 게이트 전극 (450) 의 길이는 제 2 FET 의 게이트 전극 (460) 의 길이와 다르다.
도 12 에 나타낸 바와 같이, 본 발명의 제 8 실시예의 반도체 장치는, 게이트 전극과, 그 게이트 전극을 끼우고 서로 대향하는 한쌍의 오옴 전극을 갖고 활성층 (570) 으로 둘러싸인 2 개의 FET를 갖는다. 2 개의 FET 중에서, 제 1 FET 의 제 1 오옴 전극 (510) 의 길이 방향의 일단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 1 입출력 단자 (10) 로서 설정된다. 또한, 제 2 FET 의 제 1 오옴 전극 (530) 은 비어홀 (540)을 통해 접지된다. 더욱이, 제 1 FET 의 제 2 오옴 전극과 제 2 FET 의 제 2 오옴 전극은 공유 전극 (520) 으로서 설정된다. 또한, 공유 전극 (520) 의 제 1 입출력 단자 (10) 에 대향하는 단은 마이크로파 또는 밀리파의 신호를 입출력하는 제 2 입출력 단자 (20) 로서 설정된다. 제 8 실시예에 있어서, 도면에 나타낸 바와 같이, 제 1 FET 의 게이트 전극 (450) 의 폭은 제 2 FET 의 게이트 전극 (460) 의 폭과 다르다.
또한, 게이트 전극 (550) 은 제 1 FET 의 제 1 오옴 전극 (510) 과 공유 전극 (520) 사이에 형성되고, 더욱이, 게이트 전극 (560) 은 공유 전극 (520) 과 제 2 FET 의 제 1 오옴 전극 (530) 사이에 형성된다.
제 8 실시예에 있어서, 상술한 바와 같이, 제 1 FET 의 제 1 오옴 전극 (510) 의 폭은 공유 전극 (520) 의 폭과 다르다. 또한, 활성층 (570) 내의 제 1 FET 의 게이트 전극 (550) 과 제 2 FET 의 게이트 전극 (560) 의 길이, 공유 전극 (520) 의 길이, 및 제 2 FET 의 제 1 오옴 전극 (530) 의 길이는 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된다.
도 13 은 본 발명의 제 8 실시예의 등가 회로를 나타내는 도면이다. 도 13 에 나타낸 바와 같이, 반도체 장치의 등가 회로에 있어서, 특성 임피던스가 Z1 이고 길이가 L 인 n 개의 전송 선로 (580) 는 제 1 입출력 단자 (10) 에 직렬로 접속되고, 특성 임피던스가 Z2 (≠Z1) 이고 길이가 L 인 n 개의 전송 선로 (590) 는 제 2 입출력 단자 (20) 에 직렬로 접속된다. 또한, 전송 선로 (580) 중에서, 이웃하는 전송 선로 (580) 사이의 공통 접속점에는 n 개의 FET (Q) 중에서 대응하는 FET 의 드레인 (또는 소오스) 이 접속된다. 마찬가지로, 전송 선로 (590) 중에서, 이웃하는 전송 선로 (590) 사이의 공통 접속점에는 n 개의 FET (Q) 중에서 대응하는 FET 의 소오스 (또는 드레인) 가 접속되고, 더욱이, 소오스가 접지된 n 개의 FET (Q) 중에서 대응하는 FET (Q) 의 드레인이 접속된다.
또한, 전송 선로 (580) 간의 공통 접속점과 전송 선로 (590) 간의 공통 접속점 사이에 설치된 n 개의 FET 의 각각의 게이트는, 제 1 FET의 게이트 전극 (550) 에 의해 접속되고, 동일한 게이트 전위 (Vg1) 로 된다. 마찬가지로, 전송 선로 (590) 간의 공통 접속점에 접속되고 접지된 n 개의 FET (Q) 의 각 게이트는, 제 2 FET 의 게이트 전극 (560) 에 의해 접속되고, 동일한 게이트 전위 (Vg2) 로 된다.
이상과 같이 구성된 등가 회로에 있어서, FET (Q11-Q1n)가 게이트 전위 (Vg1) 에 의해 온되고 FET (Q21-Q2n)가 게이트 전위 (Vg2) 에 의해 오프될 때, 제 1 입출력 단자 (10) 로부터 전송 선로 (580, 590)를 통해 제 2 입출력 단자 (20) 로 전력이 투과하여 직병렬 스위치 회로가 온으로 된다. 반대로, FET (Q11-Q1n)가 게이트 전위 (Vg1) 에 의해 오프되고 FET (Q21-Q2n)가 게이트 전위 (Vg2) 에 의해 온될 때, 제 1 입출력 단자 (10) 로부터 제 2 입출력 단자 (20) 로의 전력이 차단되어 직병렬 스위치 회로가 오프로 된다. 도 12 과 도 13 의 비교에서 알수 있는 바와 같이, FET (Q11-Q1n) 의 오옴 전극 (510) 과 공유 전극 (520) 은 또한 분포 정수 선로로서의 기능을 갖는다.
이하, 상술한 실시예 각각의 실제 동작에 있어서의 투과 특성을 설명한다.
도 1 에 나타낸 제 1 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (30) 내의 게이트 전극의 길이가 100 ㎛ 인 FET를 10 개 사용하였다. 오옴 전극 (40, 60) 의 폭은 38.2 ㎛이고, 50 Ω 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다. 단위 회로의 간격은 1 ㎛ 이었다.
도 14 는 본 발명의 제 1 실시예의 반도체 장치의 온 상태와 오프 상태의 투과 특성을 나타낸다. 도 14 에 있어서, 수직축은 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 사이의 투과 전력 (│S21│2)을 나타내고, 수평축은 입력 신호의 주파수를 나타낸다. 도 15 내지 도 18 의 각 투과 특성도에서도 마찬가지이다.
도 20 에 나타낸 장차에서는, 스위치를 오프할때의 전력 차단량인 아이솔레이션이 주파수가 증가함에 따라 크게 감소하는 반면, 본 발명의 제 1 실시예에서는, 도 14 의 실선 (XI) 에 나타낸 바와 같이, 소망의 주파수에서 날카롭고 큰 아이솔레이션이 얻어진다. 또한, 스위치를 오프할때의 전력 손실량인 삽입 손실은, 도 14 의 일점 쇄선 (XII) 에 나타낸 바와 같이, 넓은 주파수에 걸쳐 적은 특성을 얻는다. 그러므로, 본 실시예에 의하면, 종래에는 결코 실현할 수 없었던 큰 전력 전송, 낮은 삽입 손실, 및 높은 아이솔레이션을 동시에 만족할 수 있다.
94 ㎓에서의 특성은, 종래에는 삽입 손실 -0.014 ㏈, 아이솔레이션 0.069 ㏈ 인 것에 반해, 제 1 실시예에서는 삽입 손실 -1.83 ㏈, 아이솔레이선 -58.5 ㏈ 로 되고, 특성이 많이 개선된다.
다음으로, 도 3 에 나타낸 제 2 실시예에 대하여 설명한다.
도 3 에 나타낸 제 2 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (30) 내의 게이트 전극의 길이가 500 ㎛ 인 FET 를 10 개 사용하였다. 오옴 전극 (120, 130) 의 폭은 38.2 ㎛이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다.
본 발명의 제 2 실시예의 반도체 장치의 온 상태와 오프 상태의 투과 특성은 도 14 에 나타낸 투과 특성과 동일하고, 94 ㎓에서의 특성은, 삽입 손실 -1.83 ㏈, 아이솔레이션 -58.5 ㏈ 이고, 특성이 많이 개선된다.
다음으로, 도 4 에 나타낸 제 3 실시예를 설명한다.
도 4 에 나타낸 제 3 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (180) 내의 게이트 전극 (140) 의 길이가 100 ㎛ 인 FET 를 10 개 사용하였다. 오옴 전극 (160) 의 폭은 20 ㎛이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다. 단위 회로의 간격은 1 ㎛ 이었다.
도 15 는 본 발명의 제 3 실시예의 반도체 장치의 온 상태와 오프 상태의 투과 특성을 나타낸다. 도 22 에 나타낸 종래의 장치에서는, 주파수가 증가함에 따라 아이솔레이션 손실이 크게 증가하는 반면, 본 발명에 의한 제 3 실시예에서는, 도 15 의 일점쇄선 (XIII) 에 나타낸 바와 같이, 주파수의 변화에 따라 0 ㏈ 부근에서 진동이 발생하여도 아이솔레이션 손실은 증가하지 않는다. 이것은 상술한 투과 특성 (│S21│2) 을 구하는 수학식 (1) 에 코사인 삼각 함수가 포함되는 것과 동일한 원인에 의한 것이다.
도 22 에 나타낸 종래의 장치에 있어서, 아이솔레이션은 주파수에 관계없이 일정하지만, 본 발명에 의한 제 3 실시예에 있어서, 도 15 의 실선 (XIV) 에 의해 나타낸 바와 같이, 주파수가 높아짐에 따라 아이솔레이션이 증가한다. 그러므로, 제 3 실시예에 의하면, 종래에 결코 실현할 수 없었던 높은 전력 전송, 낮은 삽입 손실, 및 높은 아이솔레이션을 동시에 얻을 수 있다.
60 ㎓에 있어서의 특성은, 종래에서는 삽입 손실이 -9.54 ㏈ 이고, 아이솔레이션이 -30.17 ㏈ 이지만, 제 3 실시예에서는 삽입 손실이 -0.098 ㏈ 이고 아이솔레이션이 -103.1 ㏈ 이고, 특성이 현저히 개선되었다.
이후, 도 6 에 나타낸 제 4 실시예를 설명한다.
도 6 에 나타낸 제 4 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (240) 내이 게이트 전극의 길이가 1 ㎜ 인 FET 를 사용하였다. 오옴 전극 (220) 의 폭은 20 ㎛이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텔셜층을 사용하는 2 ㏀ 의 저항 소자가 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다.
제 4 실시예의 온 상태와 오프 상태에 있어서의 투과 특성은 도 15 에 나타낸 투과 특성과 동일하고, 제 4 실시예에서는, 60 ㎓에서 삽입 손실이 -0.098 ㏈ 이고, 아이솔레이션이 -103.1 ㏈ 이고, 특성은 현저히 개선되었다.
다음으로, 도 7 에 나타낸 제 5 실시예에 대하여 설명한다.
도 7 에 나타낸 제 5 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (320) 내의 게이트 전극의 길이가 100 ㎛ 인 FET를 직렬, 병렬로 사용하여 총 20 개의 FET를 사용하였다. 제 1 FET 의 제 1 오옴 전극 (260) 과 공유 전극 (270) 의 폭은 20 ㎛이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 각 FET 의 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다. 단위 회로 사이의 간격은 1 ㎛ 이었다.
도 16 은 본 발명의 제 5 실시예의 반도체 장치의 온상태와 오프 상태에 있어서의 투과 특성을 나타낸다.
도 24 에 나타낸 바와 같은 종래의 장치에서는, 주파수가 증가함에 따라 아이솔레이션 손실은 크게 증가하지만, 본 발명에 의한 제 5 실시예에서는, 도 16 의 일점쇄선 (XV) 에 나타낸 바와 같이, 주파수가 변화함에 따라 0 ㏈ 부근에서 크게 진동하여 아이솔레이션 손실이 증가한다. 이 진동은 상술한 투과 특성 (│S21│2)을 구하는 수학식 (1) 에 코사인 삼각 함수가 포함된 것과 동일한 원인에 의한 것이다.
그러므로, 제 5 실시예에 의하면, 종래에는 전혀 실현되지 않았던 큰 전력 전송, 낮은 삽입 손실, 높은 아이솔레이션을 동시에 얻을 수 있다.
42 ㎓에 있어서의 특성은, 종래에서는 삽입 손실이 -7.1 ㏈ 이고, 아이솔레이션이 -30.4 ㏈ 이지만, 제 5 실시예에서는 삽입 손실이 -0.48 ㏈ 이고 아이솔레이션이 -22.1 ㏈ 이고, 특성은 현저히 개선되었다. 또한, 게이트 폭 (활성층내의 게이트 전극의 길이) 및 오옴 전극의 길이를 적당하게 변화시키므로써 소망의 주파수 특성을 얻을 수 있다.
다음으로, 도 9 에 나타낸 제 6 실시예에 대하여 설명한다.
도 9 에 나타낸 제 6 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (400) 내이 게이트 전극의 길이가 1 ㎜ 인 FET를 사용하였다. 제 1 FET의 제 1 오옴 전극 (350) 과 공유 전극 (370) 의 폭은 20 ㎛이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 각 FET 의 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다.
제 6 실시예의 반도체 장치의 온 상태와 오프 상태에 있어서의 투과 특성은 도 16 에 나타낸 투과 특성과 동일하고, 제 6 실시예에서는, 42 ㎓에서 삽입 손실이 -0.48 ㏈ 이고, 아이솔레이션이 -22.1 ㏈ 이고, 특성은 현저히 개선되었다.
다음은 도 10 에 나타낸 제 7 실시예에 대하여 설명한다.
도 10 에 나타낸 제 7 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (470) 내의 게이트 전극의 길이가 100 ㎛ 인 FET 를 직렬로 사용하고, 활성층 (470) 내의 게이트 전극의 길이가 1 ㎜ 인 FET를 병렬로 사용하였다. 제 1 FET 의 오옴 전극 (410) 과 공유 전극의 폭은 20 ㎛이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 각 FET 의 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다.
도 17 은 본 발명의 제 7 실시예의 반도체 장치의 온 상태와 오프 상태의 투과 특성을 나타낸다.
도 30 에 나타낸 종래의 장치에서는, 주파수가 증가함에 따라 아이솔레이션 손실이 크게 증가하지만, 본 발명의 제 7 실시예에 의하면, 도 17 의 일점 쇄선 (XVII) 에 나타낸 바와 같이, 주파수의 변화에 따라 0 ㏈ 부근에서 아이솔레이션 손실이 크게 진동하여 단조 증가되지 않는다. 이것은 상술한 투과 특성 (│S21│2)을 구하는 수학식 (1) 에 코사인 삼각 함수가 포함된 것과 동일한 원인에 의한 것이다.
도 30 에 나타낸 종래의 장치에서는, 주파수가 증가함에 따라 아이솔레이션이 감소하지만, 본 발명의 제 7 실시예에서는, 도 16 의 실선 (XVIII) 에 의해 나타낸 바와 같이, 주파수가 높아짐에 따라 아이솔레이션은 단조적으로 증가한다. 그러므로, 제 7 실시예에 의하면, 종래에는 결코 실현하지 못했던 큰 전력 전송, 낮은 삽입 손실, 높은 아이솔레이션을 동시에 얻을 수 있다.
100 ㎓에 있어서의 특성은, 종래 장치에서는 삽입 손실이 -14.8 ㏈ 이고, 아이솔레이션이 -33.4 ㏈ 이지만, 제 7 실시예에서는 삽입 손실이 -0.9 ㏈ 이고 아이솔레이션이 -132.1 ㏈ 이고, 특성은 현저히 개선되었다.
다음은, 도 12 에 나타낸 제 8 실시예를 설명한다.
도 12 에 나타낸 제 8 실시예에 있어서, GaAlAs 계 헤테로 접합 FET를 반도체 기판으로서 사용하고, 게이트의 길이가 0.15 ㎛ 이고 활성층 (570) 내의 게이트 전극이 길이가 1 ㎜ 인 FET를 직렬, 병렬로 사용하였다. 제 1 FET 의 오옴 전극 (510) 의 폭은 100 ㎛이고, 공유 전극 (520) 의 폭은 10 ㎛ 이고, 50 Ω 의 임피던스가 제 1 입출력 단자 (10) 와 제 2 입출력 단자 (20) 에 접속된다. 게이트 바이어스 회로를 고임피던스로 하기 위하여, 에피텍셜층을 사용하는 2 ㏀ 의 저항 소자가 각 FET 의 게이트 전극과 게이트 바이어스 사이의 선로에 삽입되었다.
도 18 은 본 발명의 제 8 실시예의 반도체 장치의 온 상태와 오프 상태의 투과 특성을 나타낸다.
도 24 에 나타낸 종래의 장치에서는, 주파수가 증가함에 따라 아이솔레이션 손실이 크게 증가하지만, 본 발명의 제 8 실시예에 의하면, 도 18 의 일점 쇄선 (XIX) 에 나타낸 바와 같이, 주파수의 변화에 따라 0 ㏈ 부근에서 아이솔레이션 손실이 크게 진동하여 단조 증가되지 않는다. 이것은 상술한 투과 특성 (│S21│2)을 구하는 수학식 (1) 에 코사인 삼각 함수가 포함된 것과 동일한 원인에 의한 것이다.
도 24 에 나타낸 종래의 장치에서는, 주파수가 증가함에 따라 아이솔레이션이 감소하지만, 본 발명의 제 8 실시예의 아이솔레이션 특성은, 도 18 의 실선 (XX) 에 의해 나타낸 바와 같이, 주파수가 높아짐에 따라 0 ㏈ 부근에서 아이솔레이션은 진동하고 증가한다. 그러므로, 제 8 실시예에 의하면, 종래에는 결코 실현하지 못했던 큰 전력 전송, 낮은 삽입 손실, 높은 아이솔레이션을 동시에 얻을 수 있다.
85 ㎓에 있어서의 특성은, 종래 장치에서는 삽입 손실이 -12.4 ㏈ 이고, 아이솔레이션이 -30.2 ㏈ 이지만, 제 8 실시예에서는 삽입 손실이 -1.4 ㏈ 이고 아이솔레이션이 -21.4 ㏈ 이고, 특성은 현저히 개선되었다.
또한, 본 발명은 이상의 실시예에 한정되는 것은 아니며, 예를 들어 전송 선로의 오옴 전극이 필요한 특성 임피던스를 갖도록 오옴 전극의 폭 및 반도체 기판의 두께를 적절하게 변화시켜도 좋다.
또한, FET를 다이오드로 대체할 수 있다. 즉, FET 의 소오스와 드레인을 다이오드의 애노드 (또는 캐소드) 및 캐소드 (또는 애노드)로 대체할 수 있고, 예를 들어, 도 1 의 평면도에서, 제 1 FET 의 제 1 오옴 전극 (40) 과 제 2 FET 의 제 1 오옴 전극 (60) 을 다이오드의 애노드 (또는 캐소드) 로 대체할 수 있고, 공유 전극 (50)을 캐소드 (또는 애노드) 로 대체할 수 있다. 이 경우, 게이트 전극 (70, 80) 은 불필요하다.
더욱이, 본 발명은 또한 도 2, 5, 8, 11, 13 의 등가 회로도와 동일한 다른 회로일 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 활성층내의 게이트 전극의 폭과 상기 게이트 전극을 끼우는 제 1 오옴 전극과 제 2 오옴 전극의 길이는, 사용하는 마이크로파 또는 밀리파의 파장의 적어도 1/16 보다 길고, 상기 오옴 전극은 분포 정수 선로로서의 기능을 행하므로써, 종래의 반도체 장치에서는 실현할 수 없었던 밀리파 등의 고주파수에서 높은 전력 전송, 낮은 삽입 손실, 및 광대역에서의 높은 아이솔레이션을 얻을 수 있는 구성을 갖는 반도체 장치를 제공할 수 있다.
본 발명은 사상 또는 특징을 벗어나지 않고 다른 특정한 형태에 사용될 수 있다. 본 실시예는 모든 관점에서 고려될 수 있으며 제한되지 않고, 본 발명의 범위는 상술한 설명보다 첨부된 청구 범위에 의해 표시되며, 청구범위의 동등한 번위내에서의 모든 변형이 가능하다.
본 발명의 예시적인 실시예에 대하여만 설명하였지만, 본 기술에 숙련된 자에게는 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 다양한 변형, 생략, 추가가 가능하다. 그러므로, 본 발명은 특정한 실시예에 한정되는 것이 아니며 첨부된 청구항에 기재된 특징과 동등한 범위내에서 실시되는 모든 가능한 실시예를 포함할 수 있다.

Claims (17)

  1. 전송 선로 및 전계 효과 트랜지스터를 사용하는 반도체 스위치 구성을 갖는 반도체 장치로서, 전계 효과 트랜지스터와 전송 선로가 직렬로 결합되므로써 구성된 복수개의 단위 회로를 구비하며, 상기 단위 회로의 배열은, 상기 각각의 단위 회로의 전송 선로의 총 길이가 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길고, 상기 단위 회로의 배열 개수는 다수 또는 무한으로 하여 상기 전송 선로가 분포 정수 선로로서의 기능을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 단위 회로는, 드레인이 서로 접속된 2 개의 전계 효과 트랜지스터와, 상기 2 개의 전계 효과 트랜지스터의 소오스에 각각 접속된 2 개의 제 1 전송 선로와, 상기 2 개의 전계 효과 트랜지스터의 드레인에 접속된 제 2 전송 선로를 구비하고, 상기 단위 회로의 배열은, 상기 각각의 단위 회로의 상기 제 1 전송 선로와 상기 제 2 전송 선로는 각각 직렬로 접속되고, 상기 2 개의 전계 효과 트랜지스터의 게이트는 상기 제 1 전송 선로에 의해 각각 접속된 상기 다른 단위 회로의 전계 효과 트랜지스터의 게이트에 공통으로 접속되고, 상기 배열의 일단에 위치하는 상기 단위 회로에서, 상기 직렬로 접속된 2 개의 상기 제 1 전송 선로에 있어서 상기 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 1 입출력 단자로 설정하고, 상기 배열의 다른 단에 위치하는 상기 단위 회로에서, 상기 직렬로 접속된 상기 제 2 전송 선로에 있어서 상기 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 2 입출력 단자로 설정하고, 직렬로 접속된 상기 복수의 제 1 전송 선로의 총 길이가 직렬로 접속된 상기 복수의 제 2 전송 선로의 총 길이가 상기 제 1 과 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 단위 회로는, 소오스가 접지된 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 드레인에 접속된 전송 선로를 구비하며, 상기 단위 회로의 배열은, 상기 각각의 단위 회로의 상기 전송 선로가 각각 직렬로 접속되고, 상기 전계 효과 트랜지스터의 게이트가 상기 다른 단위 회로의 전계 효과 트랜지스터의 게이트에 공통으로 접속되고, 상기 배열의 일단에 위치하는 상기 단위 회로에서, 상기 직렬로 접속된 전송 선로에 있어서 상기 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 상기 배열의 다른 단에 위치하는 상기 단위 회로에서, 상기 직렬로 접속된 상기 전송 선로에 있어서 상기 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 상기 복수의 전송 선로의 총 길이는 상기 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길도록 설정된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 단위 회로는, 제 1 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 상기 제 1 전계 효과 트랜지스터의 드레인에 접속된 제 2 전송 선로, 드레인이 상기 제 1 전계 효과 트랜지스터의 드레인과 상기 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 상기 단위 회로의 배열은, 상기 각각의 단위 회로의 상기 제 1 전송 선로와 상기 제 2 전송 선로는 각각 직렬로 접속되고, 상기 제 1 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 상기 제 2 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 상기 배열의 일단에 위치하는 상기 단위 회로에서, 상기 직렬로 접속된 2 개의 제 1 전송 선로에 있어서 상기 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 상기 배열의 다른 단에 위치하는 상기 단위 회로에서, 상기 직렬로 접속된 제 2 전송 선로에 있어서 상기 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 상기 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 상기 복수의 제 2 전송 선로의 총 길이가 상기 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 단위 회로는, 제 1 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 상기 제 1 전계 효과 트랜지스터의 드레인에 접속되고, 상기 제 1 전송 선로와 동일한 특성 임피던스를 갖는 제 2 전송 선로, 드레인이 상기 제 1 전계 효과 트랜지스터의 드레인과 상기 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 상기 단위 회로의 배열은, 상기 각각의 단위 회로의 상기 제 1 전송 선로 및 상기 제 전송 선로는 각각 직렬로 접속되고, 상기 제 1 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 상기 제 2 전계 효과 트랜지스터의 게이트는 서로 공통으로 접속되고, 상기 배열의 일단에 위치하는 상기 단위 회로에서, 상기 직렬 접속된 상기 제 1 전송 선로에 있어서 상기 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 상기 배열의 다른단에 위치하는 상기 단위 회로에서, 상기 직렬 접속된 상기 제 2 전송 선로에 있어서 상기 제 1 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 상기 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 상기 복수의 제 2 전송 선로의 총 길이가 상기 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 단위 회로는, 제 1 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 상기 제 1 전계 효과 트랜지스터의 드레인에 접속되고, 상기 제 1 전송 선로와 다른 특성 임피던스를 갖는 제 2 전송 선로, 드레인이 상기 제 1 전계 효과 트랜지스터의 드레인과 상기 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 상기 단위 회로의 배열은, 상기 각각의 단위 회로의 상기 제 1 전송 선로 및 상기 제 2 전송 선로는 각각 직렬로 접속되고, 상기 제 1 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 상기 제 2 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 상기 배열의 일단에 위치하는 상기 단위 회로에서, 상기 직렬 접속된 상기 제 1 전송 선로에 있어서 상기 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 1 입출력 단자로 설정되고, 상기 배열의 다른 단에 위치하는 상기 단위 회로에서, 상기 직렬 접속된 상기 제 2 전송 선로에 있어서 상기 전계 효과 트랜지스터에 접속되지 않은 선로단이 제 2 입출력 단자로 설정되고, 직렬로 접속된 상기 복수의 제 1 전송 선로의 총 길이와 직렬로 접속된 상기 복수의 제 2 전송 선로의 총 길이는 상기 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 단위 회로는 2 개의 전계 효과 트랜지스터와 2 개의 전송 선로를 갖는 제 1 단위 회로와, 1 개의 전계 효과 트랜지스터와 전송 선로를 갖는 제 2 단위 회로를 구비하며, 상기 제 1 단위 회로는, 제 1 전계 효과 트랜지스터, 상기 제 1 전계 효과 트랜지스터의 소오스에 접속된 제 1 전송 선로, 상기 제 1 전계 효과 트랜지스터의 드레인에 접속되고, 상기 제 1 전송 선로와 다른 특성 임피던스를 갖는 제 2 전송 선로, 드레인이 상기 제 1 전계 효과 트랜지스터의 드레인과 상기 제 2 전송 선로에 접속되고, 소오스가 접지된 제 2 전계 효과 트랜지스터를 구비하며, 상기 제 2 단위 회로는, 소오스가 접지된 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 드레인에 접속된 전송 선로를 구비하며, 상기 단위 회로의 배열은 상기 제 1 단위 회로의 배열과 상기 제 2 단위 회로의 배열의 직렬 접속에 의해 구성되고, 상기 제 1 단위 회로의 배열은, 상기 제 1 단위 회로의 상기 제 1 전송 선로 및 상기 제 2 전송 선로가 각각 직렬로 접속되고, 상기 제 1 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 상기 제 2 전계 효과 트랜지스터의 게이트가 서로 공통으로 접속되고, 상기 제 2 단위 회로의 배열은, 상기 제 2 단위 회로의 상기 전송 선로가 각각 직렬로 접속되고, 상기 전계 효과 트랜지스터의 게이트가 상기 다른 제 2 단위 회로의 게이트에 공통으로 접속되고, 상기 제 1 단위 회로의 배열의 일단에 위치하는 상기 제 1 단위 회로의 상기 제 2 전송 선로는 상기 제 1 단위 회로의 다른 단에 위치하는 상기 제 2 단위 회로의 상기 제 2 전송 선로에 직렬로 접속되고, 상기 1 단위 회로의 배열의 일단에 위치하는 상기 제 1 단위 회로의 상기 제 2 전계 효과 트랜지스터의 게이트는 상기 제 2 단위 회로의 배열이 다른 단에 위치하는 상기 제 2 단위 회로의 상기 전계 효과 트랜지스터와 공통으로 접속되고, 상기 제 1 단위 회로의 배열의 상기 제 2 단위 회로와 접속하지 않는 단에 위치하는 상기 제 1 단위 회로에 있어서, 직렬로 접속된 상기 제 1 전송 선로의 상기 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 1 입출력 단자로 설정하고, 상기 제 2 단위 회로의 배열의 상기 제 1 단위 회로와 접속되지 않은 단에 위치하는 상기 제 2 단위 회로에 있어서, 직렬로 접속된 상기 제 2 전송 선로의 상기 전계 효과 트랜지스터에 접속되지 않은 선로단을 제 2 입출력 단자로 설정하고, 직렬 접속된 상기 복수의 제 1 단위 회로의 상기 제 1 전송 선로 및 상기 제 2 단위 회로의 상기 제 2 전송 선로의 총 길이가 상기 제 1 및 제 2 입출력 단자가 입출력하는 신호의 전파 파장의 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  8. 활성층으로 둘러싸인 전계 효과 트랜지스터를 결합하여 반도체 스위치를 구성하는 반도체 장치로서, 상기 반도체 장치는 게이트 전극과 그 게이트 전극을 끼우는 한쌍의 오옴 전극을 조합하여 구성되고, 상기 게이트 전극의 일부 및 상기 오옴 전극은 활성층으로 둘러싸이고, 상기 활성층의 상기 게이트 전극의 길이 및 상기 오옴 전극의 길이는, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 한쌍의 오옴 전극 (40, 50, 60) 중의 하나를 공유 전극으로 설정하고, 상기 활성층으로 둘러싸인 2 개의 전계 효과 트랜지스터로 이루어진 소망수의 단위 회로는 소정 간격으로 배열되어 상기 게이트 전극 (70, 80) 이 직선으로 배열되도록 하고, 이웃하는 상기 단위 회로의 상기 대응하는 오옴 전극을 접속하고, 공유 전극이 아닌 상기 오옴 전극 (40, 60) 이 접속된 2 개의 선로의 하나의 공통단이 제 1 입출력 단자 (10) 로 설정되고, 공유 전극인 상기 오옴 전극 (50) 이 접속된 선로의 다른 단이 제 2 입출력 단자 (20) 로 설정되고, 상기 2 개의 전계 효과 트랜지스터의 오옴 전극 (40, 50 ,60) 에 의해 끼워진 상기 2 개의 게이트 전극 (70, 80) 은 상기 활성층 (30) 의 외부에서 서로 접속되고, 상기 활성층 (30) 의 상기 2 개의 게이트 전극 (70, 80) 의 각각의 길이, 및 상기 오옴 전극 (40, 50, 60) 에 접속된 상기 각각의 선로의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 반도체 장치.
  10. 제8항에 있어서, 활성층으로 둘러싸이고 상기 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 접지되지 않고 상기 공유 전극이 아닌 오옴 전극 (120, 130) 이 상기 활성층 (30) 의 외부에서 접속되고, 그 접속점이 제 1 입출력 단자 (10) 로 설정되고, 상기 공유 전극인 상기 오옴 전극 (50) 의 상기 제 1 입출력 단자 (10) 에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 상기 전계 효과 트랜지스터의 상기 2 개의 오옴 전극 (50, 120, 130) 에 의해 끼워진 상기 2 개의 게이트 전극 (70, 80) 이 상기 활성층 (30) 의 외부에서 접속되고, 상기 활성층 (30) 의 상기 2 개의 게이트 전극 (70, 80) 의 각각의 길이와, 상기 오옴 전극 (50, 120, 130) 의 길이가, 각각 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 한쌍의 오옴 전극을 갖고 상기 활성층으로 둘러싸인 2 개의 전계 효과 트랜지스터로 이루어진 소망수의 단위 회로는 소정 간격으로 배열되어 상기 게이트 전극이 직선으로 배열되도록 하고, 이웃하는 상기 단위 회로의 상기 대응하는 오옴 전극중의 한 (160)를 접속하고 다른 하나 (150)를 접지하고, 상기 오옴 전극 (160) 이 접속된 선로의 일단이 제 1 입출력 단자 (10) 로 설정되고, 다른 단이 상기 제 2 입출력 단자 (20) 로 설정되고, 상기 활성층 (180) 내의 상기 오옴 전극 (160) 에 접속하는 상기 선로의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 반도체 장치.
  12. 제8항에 있어서, 상기 활성층으로 둘러싸이고 한쌍의 오옴 전극을 갖는 전계 효과 트랜지스터가 배열되고, 상기 오옴 전극중의 하나 (210) 가 접지되고, 접지되지 않은 상기 오옴 전극 (220) 중의 일단이 제 1 입출력 단자 (10) 로 설정되고, 다른 단이 제 2 입출력 단자 (20) 로 설정되고, 상기 활성층 (240) 내의 상기 게이트 전극 (240) 의 각각의 길이와, 접지되지 않은 오옴 전극 (220) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서, 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정되고 상기 활성층으로 둘러싸인 2 개의 전계 효과 트랜지스터로 이루어진 소망수의 단위 회로가 소정 간격으로 배열되어 상기 게이트 전극 (290, 300) 이 직선으로 배열되도록 하고, 상기 이웃하는 단위 회로의 상기 대응하는 오옴 전극 (260, 270, 280) 중에서 상기 공유 전극인 오옴 전극 (270)을 접속하고, 상기 공유 전극이 아닌 다른 오옴 전극 (280)을 접지하고, 상기 오옴 전극 (260) 이 접속된 선로의 일단이 제 1 입출력 단자 (10) 로 설정되고, 상기 공유 전극인 오옴 전극 (270)을 접속한 선로의 상기 제 1 입출력 단자에 대향하는 다른 단이 상기 제 2 입출력 단자 (20) 로 설정되고, 상기 활성층 (320) 내의 상기 2 개의 게이트 전극 (290, 300) 의 각각의 길이, 및 상기 오옴 전극 (260, 270, 280) 이 접속된 상기 선로의 각각의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서, 상기 활성층으로 둘러싸이고 상기 전계 효과 트랜지스터중의 하나의 상기 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 상기 오옴 전극의 하나 (360) 가 접지되고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (350) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 상기 공유 전극인 오옴 전극 (370) 의 상기 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 상기 활성층 (400) 내의 상기 2 개의 게이트 전극 (380, 390) 의 각각의 길이와, 각각의 오옴 전극 (350, 360, 370) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  15. 제8항에 있어서, 활성층으로 둘러싸이고 상기 전계 효과 트랜지스터중의 하나의 한상의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 상기 오옴 전극의 하나 (430) 가 접지되고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (410) 의 길이가 상기 오옴 전극 (420, 430) 의 길이와 다르고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (410) 과 상기 공유 전극인 오옴 전극 (420) 에 의해 끼워진 상기 게이트 전극 (450) 의 길이가 상기 다른 게이트 전극 (460) 의 길이와 다르고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (410) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 상기 공유 전극인 오옴 전극 (420) 의 상기 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 활성층 (470) 내의 공유 전극인 오옴 전극 (420) 의 각각의 길이, 접지된 오옴 전극 (430) 의 길이, 및 상기 한쌍의 오옴 전극 (420, 430) 에 의해 끼워진 하나의 게이트 전극 (460) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파정의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  16. 제8항에 있어서, 활성층으로 둘러싸이고 상기 전계 효과 트랜지스터중의 하나의 상기 한쌍의 오옴 전극중의 하나 (430) 가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 상기 오옴 전극의 하나가 접지되고, 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (410) 의 길이가 상기 오옴 전극 (420, 430) 의 길이보다 짧고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (410) 과 상기 공유 전극인 오옴 전극 (420) 에 의해 끼워진 상기 게이트 전극 (450) 의 길이가 상기 다른 게이트 전극 (460) 의 길이보다 짧고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (410) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 상기 공유 전극인 오옴 전극 (420) 의 상기 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 공유 전극인 오옴 전극 (420) 의 상기 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 상기 활성층 (470) 내의 공유 전극인 오옴 전극 (420) 의 각각의 길이, 접지된 오옴 전극 (430) 의 길이, 및 상기 한쌍의 오옴 전극 (420, 430) 에 의해 끼워진 하나의 게이트 전극 (460) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
  17. 제8항에 있어서, 상기 활성층으로 둘러싸이고 상기 전체 효과 트랜지스터중의 하나 (530) 의 상기 한쌍의 오옴 전극중의 하나가 공유 전극으로 설정된 2 개의 전계 효과 트랜지스터가 배열되고, 상기 오옴 전극중의 하나가 접지되고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (510) 의 폭이 상기 공유 전극인 오옴 전극 (520) 의 폭과 다르고, 상기 공유 전극이 아니고 접지되지 않은 상기 오옴 전극 (510) 의 일단이 제 1 입출력 단자 (10) 로 설정되고, 상기 공유 전극인 오옴 전극 (520) 의 상기 제 1 입출력 단자에 대향하는 단이 제 2 입출력 단자 (20) 로 설정되고, 상기 활성층 (570) 내의 상기 2 개의 게이트 전극의 각각의 길이, 및 각각의 오옴 전극 (510, 520, 530) 의 길이가, 사용하는 마이크로파 또는 밀리파의 전파 파장의 적어도 1/16 보다 길게 설정된 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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