JPH07153848A - Ｃｍｏｓ集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 新規な観点に基づく電源配線のノイズ低減策
を備えた動作周波数２５０ＭＨｚ以上のＣＭＯＳ集積回
路装置を提供する。 【構成】 半導体基板と、前記半導体基板上に形成され
た電源パッドと、前記半導体基板上に形成されたＣＭＯ
Ｓ素子を含む回路素子と、前記回路素子の１つと前記電
源パッドを接続するための電源配線と、前記電源配線に
接続され、前記回路素子には接続されず、電源配線との
間にノイズ位相差を形成するための移相分岐部とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ集積回路装置
に関し、特にノイズ対策を備えた高速ＣＭＯＳ集積回路
装置に関する。

【０００２】

【従来の技術】ＣＭＯＳ回路は、素子がスイッチングす
る極めて短い期間のみ実質的な消費電流が流れ、低消費
電力の特徴を有する。半導体装置の高集積化と共に低消
費電力化が要求され、ＣＭＯＳ集積回路装置の重要性が
増している。しかし、ＣＭＯＳ集積回路装置において
は、消費電流がスパイク状に流れるため、電源ラインに
はスパイク状のノイズが発生し易い。

【０００３】近年、回路動作の高速化の要求と共に、Ｃ
ＭＯＳ回路も回路の高速化、高周波化が進んでいる。ま
た、電源電圧に関しては、低電圧化が進んでいる。高周
波化、低電圧化されたＣＭＯＳ回路において、回路素子
のスイッチングによって発生するスパイクノイズが電源
配線の電圧を変化させると、回路の他の部分にも雑音が
発生する。このように電源配線に重畳されるスパイク状
ノイズは回路機能を大きく制限する。

【０００４】他の回路素子へのスイッチングノイズの影
響を低減するためには、電源配線の幅を広くすることが
考えられる。電源配線の電位が電源電圧に固定されれば
スイッチングノイズの影響は小さくなる。しかし、高集
積化の要求から電源配線の幅増加には制限がある。この
ため、電源配線を介してノイズが他の回路素子に及ぶこ
とを防止するため、パッドを数多く設けること、電源配
線の長手方向に平行にスリットを形成すること、電源配
線を格子状にすること等が、従来提案されている。

【０００５】これらの対策は、電源配線の実効電流容量
を増加してスイッチングノイズ自体を減少させること、
ノイズ源から電源配線の接続ノードまでの抵抗を増加し
てノイズの影響を減少させること等を意図したものであ
る。

【０００６】

【発明が解決しようとする課題】これら従来の電源配線
のノイズ低減策は、電源電位の利用可能な幅を狭める
（高電位を下げ、低電位を高める）こととなり、低電圧
電源化するＣＭＯＳ集積回路装置において、回路の動作
マージンを狭めたり、高速性を阻害することになる。

【０００７】従来の電源配線のノイズ低減策は、配線の
抵抗（Ｒ）成分や容量（Ｃ）成分ないし時定数に着目す
るものであったが、この考えに基づく改善策には種々の
制限が見えてきた。特に、２５０ＭＨｚ以上の動作周波
数、例えば２５０〜３００ＭＨｚの範囲の動作周波数を
実現しようとすると、制限が厳しい。

【０００８】本発明の目的は、新規な観点に基づく電源
配線のノイズ低減策を備えた動作周波数２５０ＭＨｚ以
上のＣＭＯＳ集積回路装置を提供することである。

【０００９】

【課題を解決するための手段】本発明のＣＭＯＳ集積回
路装置は、半導体基板と、前記半導体基板上に形成され
た電源パッドと、前記半導体基板上に形成されたＣＭＯ
Ｓ素子を含む回路素子と、前記回路素子の１つと前記電
源パッドを接続するための電源配線と、前記電源配線に
接続され、前記回路素子には接続されず、電源配線との
間にノイズ位相差を形成するための移相分岐部とを有す
る。

【００１０】前記移相分岐部は、前記電源配線と共にル
ープを形成し、ループ内での電源配線の位相シフト量と
移相分岐部の位相シフト量が異なり、その差が２ｎπ
（ｎは整数）以外となるようにしてもよい。

【００１１】また、前記移相分岐部は、一端が電源配線
に接続され、他端は孤立し、内部を往復する反射信号の
位相シフト量が２ｎπ（ｎは整数）以外となるようにし
てもよい。

【００１２】前記電源配線が２本以上で並んで対向配置
されている場合に、相互にかみ合うくし歯状の前記移相
分岐部が対向する電源配線に接続されるように配置して
もよい。

【００１３】前記位相シフト量の差が、５２〜３０８°
となるようにすることが好ましい。一端が電源配線に接
続され、他端が孤立した移相分岐部の場合に、移相分岐
部の減衰定数はα、位相定数はβ、長さはｄであり、 ｃｏｓ（２ｄβ）＜−ｅｘｐ（−２ｄα）／２ の関係を満たすように設計することが好ましい。

【００１４】

【作用】動作周波数が２５０ＭＨｚ以上になると、回路
中のインダクタンス（Ｌ）成分やキャパシタンス（Ｃ）
成分が重要な役割を果たすようなになる。

【００１５】回路素子と電源を接続するための電源配線
に、電源配線との間に位相差を形成するための移相分岐
部を接続することにより、電源配線中のノイズ成分に異
なる位相の成分を合成することができる。これら異なる
位相を有する信号同士が互いにキャンセルすることによ
り、ノイズは低減する。

【００１６】前記移相分岐部を、電源配線と共にループ
を形成するようにすることにより、ノイズ成分を分岐し
て伝搬させ、合流させることができる。また、前記移相
分岐部を、一端が電源配線に接続され他端が孤立した配
線とすることにより、ノイズ成分を分岐して伝搬させ、
他端で反射させて元のノイズ成分に合流させることがで
きる。このときの電源配線の位相シフト量と移相分岐部
の位相シフト量の差が２ｎπ（ｎは整数）以外になるよ
うにすればノイズ成分は低減する。

【００１７】電源配線が２本以上で並んで対向配置され
ている場合に、移相分岐部の形状を相互にかみ合うくし
歯状とすることにより、移相分岐部が占有する面積を小
さくすることができる。

【００１８】位相シフト量の差が、５２〜３０８°とな
るようにすることにより、ノイズ成分の振幅を１０％以
上低減することが可能になる。一端が電源配線に接続さ
れ、他端が孤立した移相分岐部の場合に、移相分岐部の
減衰定数はα、位相定数はβ、長さはｄであり、 ｃｏｓ（２ｄβ）＜−ｅｘｐ（−２ｄα）／２ の関係を満たすように設計すれば、ノイズ波形の振幅が
低減する。

【００１９】

【実施例】まず、本発明の実施例の説明に先立ち、ＣＭ
ＯＳ回路の概略を説明する。図３（Ａ）は、ＣＭＯＳ構
成のインバータ回路を示す。ｐチャネルＭＯＳトランジ
スタ（ｐＭＯＳＴ）とｎチャネルＭＯＳトランジスタ
（ｎＭＯＳＴ）が直列に接続され、電源配線Ｖ_DDとＶ_SS
の間に接続されている。

【００２０】これら２つのＭＯＳＴのゲート電極は共通
に接続され、入力端子ＩＮに接続されている。また、２
つのＭＯＳＴの相互接続点は、出力端子ＯＵＴに接続さ
れている。

【００２１】図３（Ｂ）は、ｐＭＯＳＴあるいはｎＭＯ
ＳＴと電源パッドとをそれぞれ接続する電源配線Ｖ_DDあ
るいはＶ_SSの平面図を示す。厚さｔ、幅Ｗ１の配線５１
が形成されている。配線のコンダクタンスを高くするに
は、通常厚さｔ、幅Ｗ１の積で表される配線断面積を増
大する。

【００２２】図３（Ｃ）は、ＣＭＯＳ回路の断面構造を
示す。ｐ型シリコン基板６０には、ｎ型ウェル６１が形
成されている。ｐ型領域６０内にｎ型ソース及びドレイ
ン領域６２Ｓ、６２Ｄ、ｎ型ウェル６１内にｐ型ソース
及びドレイン領域６３Ｓ、６３Ｄが形成されている。ソ
ースとドレイン間のチャネル上にはゲート酸化膜を介し
て多結晶シリコンのゲート電極６５、６６が形成されて
いる。

【００２３】絶縁膜６７の開口部を通して電極６８、６
９、５１がソース及びドレイン領域に接触している。こ
れらの電極上にさらに絶縁膜７０が形成されている。こ
のＣＭＯＳ回路構造は公知のものである。なお、公知の
他の構成を用いてもよい。

【００２４】図３（Ａ）に示す回路において、入力端子
ＩＮの電位が高いときは、ｎＭＯＳＴがオンし、ｐＭＯ
ＳＴがオフする。したがって、出力端子ＯＵＴの電位は
低電位となる。逆に入力端子ＩＮの電位が低いときは、
ｎＭＯＳＴがオフし、ｐＭＯＳＴがオンする。したがっ
て、出力端子ＯＵＴの電位は高くなる。このように、ｎ
ＭＯＳＴとｐＭＯＳＴの直列接続は、インバータ回路を
構成する。

【００２５】このようなＣＭＯＳインバータ回路におい
ては、定常状態においてはいずれかのＭＯＳＴがオフ
し、電流はほとんど流れない。したがって消費電力は極
めて小さい。

【００２６】ＣＭＯＳインバータ回路に電流が流れるの
は、入力信号電位が変化し、過渡的に両ＭＯＳＴがオン
する瞬間である。両ＭＯＳＴがオンする瞬間は、インバ
ータ回路を通って貫通電流が流れる。このため、電源配
線に電流が流れ、抵抗成分による電圧降下等によってス
パイク状ノイズが発生する。

【００２７】図３（Ｂ）は、従来のＣＭＯＳ回路用配線
を示す。Ｖ_DD用配線およびＶ_SS用配線は、共に図３
（Ｂ）に示すように一定の幅を有する導電配線層５１に
よって形成されている。瞬間的に電流が流れても電源配
線に電圧降下を生じさせないためには、電源配線層５１
の断面積が十分大きく、抵抗が十分低ければよい。

【００２８】しかしながら、このような考えに基づき、
導電配線層５１の断面積を大きくすると、半導体ＣＭＯ
Ｓ回路装置における配線の占有面積が非常に大きなもの
になってしまう。

【００２９】本発明者は、２５０ＭＨｚ以上の動作周波
数を有するＣＭＯＳ集積回路装置の電源配線において、
位相定数βの異なる複数の配線を結合し、位相の異なる
電位波形を合波することにより、ノイズを抑制すること
を提案する。

【００３０】配線の容量や抵抗だけによる解決ではな
く、超高速動作によって見えてくる配線のインダクタン
スを利用する。電源配線の接地ラインＶ_SSおよび高電圧
ラインＶ_DD上に発生するノイズは、インバータ等のノイ
ズ源で流れる電流により発生している。このノイズは、
クロック周波数が上がるにつれ、ますます多発する。さ
らに、低電圧化に応じ、ノイズマージンが減少するた
め、ノイズの影響は無視できなくなってくる。

【００３１】また、集積回路のスケールダウンにより半
導体素子自体は小さくなり、集積度は上がるが、その分
ノイズ源が集まる。近接した配線間は相互インダクタン
スで結合されるので、ノイズはより深刻な問題になる。
電源配線を太くせずに回路を設計すると、配線の容量や
抵抗の他にインダクタンスが見えてき、ノイズが増加す
ることになる。

【００３２】以下、電源配線を太くせず、配線の容量
（Ｃ）、抵抗（Ｒ）、インダクタンス（Ｌ）を利用して
ノイズを抑制する方法を説明する。Ｒ、Ｌ、Ｃを含む配
線の等価回路において、１本の配線上の任意の点ｘでの
電圧は、

【００３３】

【数１】 Ｖ（ｘ）＝Ｋ₁ ｅｘｐ〔−αｘ〕・ｅｘｐ〔−ｊβｘ〕 と表される。

【００３４】ここで、αは減衰定数、βは位相定数、Ｋ
₁ はｘ＝０での電圧であり、任意の点ｘでの瞬時値は、

【００３５】

【数２】 Ｖ（ｘ，ｔ）＝Ｉｍ〔（２）^1/2 Ｋ₁ ｅｘｐ〔−αｘ〕・ｓｉｎ （ωｔ−βｘ）〕 ＝（２）^1/2 Ｋ₁ ｅｘｐ〔−αｘ〕・ｓｉｎ（ωｔ−βｘ） と表せる。

【００３６】ここでαとβは、

【００３７】

【数３】α＝〔ＲＧ−ω² ＬＣ＋｛（Ｒ² ＋ω² Ｌ² ）
×（Ｇ² ＋ω² Ｃ² ）｝^1/2 ／２〕^1/2 β＝〔−ＲＧ＋ω² ＬＣ＋｛（Ｒ² ＋ω² Ｌ² ）×（Ｇ
² ＋ω² Ｃ² ）｝^1/2 ／２〕^1/2 である。

【００３８】本発明の実施例による電源配線の基本構成
を、図１に示す。図１（Ａ）は両端が同一の電源配線に
接続されたループ状分岐配線の構成例を示し、図１
（Ｂ）は一端が配線に接続され、他端が孤立した移相分
岐部を有する分岐配線の構成例を示す。

【００３９】図１（Ａ）において、主配線１にループ状
分岐配線２が接続されている。ループ状分岐配線２の両
端は、主配線１の異なる位置に接続されて、主配線１と
共にループ回路を構成する。ループ回路内において、主
配線１は位相シフトφ１を有し、ループ状分岐配線２は
位相シフトφ２を有する。すなわち、ループ回路に入射
した信号がループ回路から出て、再び主配線１のみに入
る点において、位相の差Δφ＝φ２−φ１を生じる。

【００４０】ループ状分岐配線は、実線で示すように主
配線１と同一配線層の配線２で形成してもよいし、破線
で示すように主配線１と異なる配線層の配線２ａで形成
してもよい。

【００４１】図１（Ｂ）において、主配線１には１本の
配線である移相分岐配線３の一端が接続されている。位
相分岐配線３の他端はどこにも接続されず、孤立した状
態である。すなわち、移相分岐配線３は通常の配線とし
ての役割を果たさず、直流的には電流が流れない状態に
ある。この移相分岐配線３の位相定数をβ３とする。主
配線１から移相分岐配線３に信号が入り、他端で反射し
て再び主配線１に戻るまでに信号の位相はΔφ＝２・φ
３の移相を受ける。

【００４２】移相分岐配線は、実線で示すように主配線
１と同一配線層の配線３で形成してもよいし、主配線１
と異なる配線層の配線３ａで形成してもよい。図１
（Ａ）の配線において、主配線１の図中左側部分からル
ープ回路を構成する主配線１とループ状分岐配線２に信
号が入り、ループ回路内を互いに逆方向に進行し、合流
点に達するまでの振る舞いを考える。

【００４３】ループ回路内での主配線１の長さをａ、ル
ープ状分岐配線２の長さをｂとすると、合流点における
信号電位は、

【００４４】

【数４】Ｖ（合流点）＝Ｖ（ａ，ｔ）＋Ｖ（ｂ，ｔ） となる。

【００４５】この信号がノイズである場合、ノイズ電位
Ｖ（合流点）が減少するには、Ｖ（ａ，ｔ）とＶ（ｂ，
ｔ）の一方に較べ、他方の位相差が０より大で２π未満
であればよい。この位相差は、好ましくは（１／２）π
以上（３／２）π以下、さらに好ましくは、（３／４）
π以上（５／４）π以下がよい。

【００４６】すなわち、

【００４７】

【数５】 ｜ωｔ−β₁ ａ−（ωｔ−β₂ ｂ）｜＝｜β₂ ｂ−β₁ ａ｜＝Δφ が０より大で２π未満であれば、ノイズ振幅が互いに減
衰し合う。位相差Δφがπのとき減衰量は最大になる。
Δφは、配線の長さａ、ｂを変化させることにより調整
でき、０より大で２π以内の範囲内の値とすればよい。

【００４８】２５０ＭＨｚ以上の高周波数においては、
以下のような近似を行うことができる。まず、〔数３〕
式のαの式中の分子は、

【００４９】

【数６】 ＲＧ−ω² ＬＣ＋｛（Ｒ² ＋ω² Ｌ² ）（Ｇ² ＋ω² Ｃ² ）｝^1/2 ＝ＲＧ＋ω² ＬＣ〔−１＋｛（Ｒ² ＋ω² Ｌ² ）（Ｇ² ＋ω² Ｃ² ） ／ω⁴ Ｌ² Ｃ² ｝^1/2 〕 ＝ＲＧ＋ω² ＬＣ〔−１＋｛（Ｒ² ／ω² Ｌ² ＋１）（Ｇ² ／ω² Ｃ² ＋１）｝^1/2 〕 ＝ＲＧ＋ω² ＬＣ〔−１＋｛１＋（Ｒ² ／Ｌ² ＋Ｇ² ／Ｃ² ）／ω² ＋Ｒ² Ｇ² ／ω⁴ Ｌ² Ｃ² ｝^1/2 〕 ＝ＲＧ＋ω² ＬＣ〔−１＋１＋（１／２）・（１／ω² ）・（Ｒ² ／Ｌ² ＋Ｇ² ／Ｃ² ＋Ｒ² Ｇ² ／ω² Ｌ² Ｃ² ）＋（−１／４） （１／２！）（１／ω² ）² （Ｒ² ／Ｌ² …）² ＋… ＝ＲＧ＋ＬＣ〔（１／２）・（Ｒ² ／Ｌ² ＋Ｇ² ／Ｃ² ＋Ｒ² Ｇ² ／ω² Ｌ² Ｃ² ）＋（−１／４）・（１／２！）・（１／ω² ） （Ｒ² ／Ｌ² ＋…）² ＋…〕 ω→∞： →ＲＧ＋ＬＣ・（１／２）・（Ｒ² ／Ｌ² ＋Ｇ² ／Ｃ² ） ＝（１／２ＬＣ）（２ＬＣＲＧ＋Ｃ² Ｒ² ＋Ｌ² Ｇ² ） ＝（１／２ＬＣ）（ＣＲ＋ＬＧ）² と表せる。

【００５０】したがって、

【００５１】

【数７】 α＝｛（１／２ＬＣ）（ＣＲ＋ＬＧ）² （１／２）｝^1/2 ＝（Ｒ／２）（Ｃ／Ｌ）^1/2 ＋（Ｇ／２）（Ｌ／Ｃ）^1/2 となる。

【００５２】また、

【００５３】

【数８】 β＝〔−ＲＧ＋ω² ＬＣ＋｛（Ｒ² ＋ω² Ｌ² ） （Ｇ² ＋ω² Ｃ² ）｝^1/2 ／２〕^1/2 ω→∞： →〔｛ω² ＬＣ＋（ω² Ｌ² ・ω² Ｃ² ）^1/2 ｝／２〕^1/2 ＝（ω² ＬＣ）^1/2 ＝ω（ＬＣ）^1/2 となる。

【００５４】つまり、位相定数α、βはＬとＣによって
その値を変化させる。特に、βはＬとＣのみによって決
定される。図１（Ａ）、（Ｂ）に示すような配線構成を
採用し、主配線と分岐配線を設計することにより、所望
の位相差を形成することができる。

【００５５】図２は、図１に示すような構成を具体的に
実現するための配線の構成例を示す。図２（Ａ）は、ル
ープ状分岐配線の構成例を示し、図２（Ｂ）は、一端の
みが接続された移相分岐配線の構成例を示す。

【００５６】図２（Ａ）において、主配線１とループ状
分岐配線２は同一の配線層から形成される。ループ状分
岐配線２の幅は、主配線１の幅よりも狭く選択されてい
る。また、ループ状分岐配線２の長さは、主配線１の対
応する部分の長さよりも長くされている。

【００５７】図２（Ｂ）において、主配線１から複数の
移相分岐配線３が分岐している。各移相分岐配線３は、
一端が電源配線１に接続され、他端はどこにも接続され
ず、孤立している。移相分岐配線自体には、回路素子は
接続されていない。４本の移相分岐配線３ａ〜３ｄを示
したが、移相分岐配線の数は任意である。

【００５８】図２（Ａ）、（Ｂ）に示すような配線構成
例を、図３（Ｂ）に示すような従来の配線構成と比較
し、その特性をシミュレーションにより求めた。図２
（Ａ）に示す構成としては、主配線１の幅Ｗ１が１０μ
ｍであり、接続点間の距離ｄ１が２００μｍであり、ル
ープ状分岐配線２の長さｄ２が１ｍｍ、その幅Ｗ２が１
μｍとする。

【００５９】図２（Ｂ）に示す移相分岐配線の構成例と
しては、分岐配線が１本であり、その長さｄが１ｍｍで
あり、その幅Ｗ２が１μｍであり、主配線１は図２
（Ａ）と同様であるとする。

【００６０】また、図３（Ｂ）に示す従来の配線の構成
としては、幅Ｗ１が１５μｍであるものを考察した。ま
た、これらの配線は、表面に絶縁膜を設けた厚さＨ₁ の
基板上に形成され、厚さＴを有するものとした。なお、
厚さＨ₁ の基板の絶縁層の厚さはＨ₂ とした。

【００６１】各配線のＬ、Ｒ、Ｃは、以下のように表す
ことができる。

【００６２】

【数９】 Ｌ≒２ｌｎ｛６Ｈ₁ ／（０．８Ｗ＋Ｔ）｝ 〔ｎＨ／ｃｍ〕 Ｃ≒｛１．１５（Ｗ／Ｈ₂ ）＋２．８（Ｔ／Ｈ₂ ）^0.222 ｝ε_ox 〔Ｆ／ｍ〕 ε_ox＝８．８５５×１０^-12 ×３．９ 〔Ｆ／ｍ〕 Ｒ＝（ｄ／Ｗ）×Ｒ□ 〔Ω／μｍ〕 ただし、Ｈ₁ はウエハ基板の厚さを含めた配線までの高
さ、Ｗは配線の幅、Ｔは配線の厚さ、Ｈ₂ は酸化膜の厚
さ、Ｒ□は配線のシート抵抗、ｄは配線長である。

【００６３】これらの式に従い、図２（Ａ）、（Ｂ）お
よび図３（Ｂ）の各配線のＬ、Ｃ、Ｒを決定した。図４
（Ａ）、（Ｂ）、（Ｃ）は、図２（Ａ）、（Ｂ）および
図３（Ｂ）の各配線におけるノイズ波形の変化を示す。
図４（Ａ）が図２（Ａ）の構成の場合を示し、図４
（Ｂ）が図２（Ｂ）の構成の場合を示し、図４（Ｃ）が
図３（Ｂ）の構成の場合を示す。図２（Ａ）、（Ｂ）の
構成を採用した場合、従来の技術による図３（Ｂ）の配
線におけるノイズ波形と較べ、ノイズ波形の減衰が著し
く早いことが明瞭であろう。

【００６４】図のノイズ波形から、図２（Ａ）、（Ｂ）
の構成の場合、ノイズ振幅は３ｎｓで抑制され、通常配
線に較べ、全体的に効果的に抑制されていることが判
る。このような配線のノイズ振幅の減衰の効果は、動作
周波数が２５０ＭＨｚ以上の場合、特に有効となり、動
作周波数が２５０ＭＨｚ〜３００ＭＨｚの場合にさらに
有効となる。ノイズ抑制効果は、３００ＭＨｚ以上の周
波数においても著しい。

【００６５】図２（Ａ）の左側からノイズ信号が入力さ
れた場合を考える。ノイズ信号は、Ａ点で分岐する。分
岐したノイズ信号は主配線１とループ状分岐配線２に沿
って伝搬し、図のＢ点で合流する。Ｂ点で合流した時、
ノイズ信号電圧は、

【００６６】

【数１０】 Ｖ（ｔ）＝Ｖ₀ ｑ・ｅｘｐ（−２α₁ ｄ₁ ）ｓｉｎ（ωｔ−β₁ ｄ₁ ） ＋Ｖ₀ （１−ｑ）ｅｘｐ（−２α₂ ｄ₂ ）・ ｓｉｎ（ωｔ−β₂ ｄ₂ ） となる。ここで、振動成分以外の減衰成分が一定である
とし、かつ、α₁ ≒α₂＝α、ｑ≒１−ｑとすると、

【００６７】

【数１１】 Ｖ（ｔ）＝２Ｃ｛ｓｉｎ（ωｔ−β₁ ｄ₁ ）＋ｓｉｎ（ωｔ−β₂ ｄ₂ ）｝ ＝２Ｃｓｉｎ｛ωｔ−（β₁ ｄ₁ −β₂ ｄ₂ ）／２｝・ ｃｏｓ｛（β₁ ｄ₁ −β₂ ｄ₂ ）／２｝ と表せる。振幅が減衰するためには、位相シフトβ₁ ｄ
₁ とβ₂ ｄ₂ との差が２ｎπ（ｎは、整数）であっては
ならない。ここで、１０％以上の振幅減少を保証するに
は、

【００６８】

【数１２】 −０．９＜ｃｏｓ｛（β₁ ｄ₁ −β₂ ｄ₂ ）／２｝＜０．９ であればよい。すなわち、

【００６９】

【数１３】５２°≦β₁ ｄ₁ −β₂ ｄ₂ ≦３０８° となるように、配線の線幅Ｗ、配線長ｄを選択すればよ
い。

【００７０】図２（Ｂ）に示すような移相分岐配線の構
成の場合、ノイズ波形の減衰効果を（合成波の振幅）／
（初期波形の振幅）と定義すると、この効果は、

【００７１】

【数１４】 ｛１＋ｅｘｐ〔−４ｄα〕＋２ｅｘｐ〔−２ｄα〕・ ｃｏｓ（２ｄβ）｝^1/2 と近似することができる。ここで、ｄは配線長、αは減
衰定数、βは移相分岐配線の位相定数である。ノイズ波
形減衰の効果があるためには、この式の値が１以下にな
ればよい。

【００７２】すなわち、

【００７３】

【数１５】 ｃｏｓ（２ｄβ）＜−（ｅｘｐ〔−２ｄα〕／２） を満たすものであればよい。

【００７４】この条件を満たすように、配線の長さｄお
よび幅Ｗを選択する。なお、ループ状配線の場合も同様
に合成波形の式を解いて条件を導出することができる。
なお、図２においては、分岐配線が直線もしくは直線部
分の集まりで構成される場合を示したが、分岐配線の形
状はこれらに制限されるものではない。主配線を伝達す
る信号に対し、分岐配線を伝達される信号が位相の異な
る信号を重畳できるものであればよい。なお、分岐配線
は主配線を伝達する電源ノイズを抑制するためのもので
あり、この分岐配線に電流を消費する他の回路素子は一
切接続しない。

【００７５】なお、半導体集積回路装置において、電源
配線はたとえばチップ周辺の電源パッドに接続され、電
源パッドから配線用ワイヤによってリードフレーム等の
リードに接続される。このワイヤはインダクタンスを有
する。電源配線におけるノイズがワイヤまで伝達される
と、ワイヤの有するインダクタンスおよびパッドとそれ
らに含まれる抵抗によって電圧波形が振動する。

【００７６】図５は、パッド部分において電源ノイズを
抑制するための構成例を示す。図５（Ａ）において、電
源配線１１はチップ周辺部に配置されており、その複数
個所で接続部１４を介して電源パッド１５に接続されて
いる。なお、電源配線１１は電源パッド１５の並ぶ方向
にほぼ平行に配置されている。移相分岐配線１２は、電
源配線１１と電源パッド１５との間に形成された接続部
１４に接続されている。また、移相分岐配線は、１方向
に長い形状を有し、電源配線１１とほぼ平行に配置され
ている。

【００７７】すなわち、電源パッド１５ｂを例にとって
説明すると、電源配線１１と電源パッド１５ｂを接続す
る接続部１４ｂから、２つの移相用分岐配線１２ａ、１
２ｂがその両側に分岐している。

【００７８】これら移相用分岐配線１２ａ、１２ｂの幅
や長さは、上述のような解析に従ってノイズを低減する
ように定めることができる。また、一旦このような分岐
用配線を作成した後、実際に電源ノイズの抑制効果をテ
ストし、さらに修正を施すこともできる。

【００７９】なお、図５（Ａ）においては、電源パッド
に接続する電源配線の両側に移相用分岐配線を接続する
構成を示したが、移相用分岐配線は片側のみに接続して
もよい。

【００８０】図５（Ｂ）は、電源パッドに接続する電源
配線の片側に移相用分岐配線が接続された構成を示す。
電源配線１１から電源パッド１５ｂに接続する接続部１
４ｂの左側に、移相用分岐配線１２が接続されている。
このような移相用分岐配線の断面積や長さは、上述のよ
うな解析もしくはテストサンプルによる結果を参考にし
て決定することができる。

【００８１】図５においては、一端が電源配線に接続さ
れ、他端が孤立している移相用分岐配線の構成を示した
が、同様の電源パッド部分においてループ状分岐配線を
形成することもできる。

【００８２】図６（Ａ）、（Ｂ）は、ループ状分岐配線
を備えた電源パッド部分の電源配線の構成例を示す。図
６（Ａ）においては、チップ周辺部における電源配線１
１を電源パッド１５に接続する接続部電源配線１４の部
分において、その両側にループ状分岐配線１２ａ、１２
ｂが接続されている。ループ状分岐配線１２ａ、１２ｂ
の断面積や長さは、上述の解析もしくはテストサンプル
における結果を参考にして決定すればよい。

【００８３】図６（Ａ）においては、電源配線の両側に
ループ状分岐配線を設けたが、ループ状分岐配線の数は
この例に制限されない。図６（Ｂ）においては、電源配
線１１と電源パッド１５を接続する電源配線部分１４の
片側にのみループ状分岐配線１２が接続されている。

【００８４】なお、図５、図６に示すような電源ノイズ
抑制用の分岐配線は、電源パッド間隔等に合わせ、適宜
選択できることは当業者に自明であろう。電源配線に電
源ノイズ抑制用の分岐配線を接続すると、電源配線の配
置に必要なチップ面積は増大する。複数の電源配線を配
置する場合、分岐配線が互いにかみ合うような形状とす
れば、分岐配線の配置に必要なチップ面積を有効に利用
することができる。

【００８５】図７は、一端が電源配線に接続され、他端
が孤立した移相用分岐配線をインターデジタル型に組み
合わせた構成例を示す。図７（Ａ）において、電源配線
１１ａ、１１ｂは平行に配置されている。これら一対の
電源配線が対向する領域において、一方の電源配線１１
ａから突出する分岐配線１３ａが複数本形成され、これ
ら突起状分岐配線１１ａの間隙部に他方の電源配線１１
ｂから突起状分岐配線１３ｂが突出している。突起状分
岐配線１３ａ、１３ｂは、互いにかみ合うインターデジ
タル型配置を構成する。

【００８６】図７（Ａ）においては、２つの電源配線が
対向し、各配線から他の配線に向かって突起状分岐配線
が突出する特性を示したが、３本以上の配線が平行に配
置される場合にも同様の構成をとることができる。

【００８７】図７（Ｂ）においては、電源配線１１ａ、
１１ｂ、１１ｃ、１１ｄが平行に配置されている。中間
の電源配線１１ｂ、１１ｃを例にとって説明すると、電
源配線１１ｂ、１１ｃの両側から突起状分岐配線１３
ｂ、１３ｃが突出している。これらの分岐配線は、隣接
する電源配線から突出する突起状分岐配線とインターデ
ジタル型に配置されている。

【００８８】なお、分岐配線１３ｂは、電源配線１１ｂ
の左右に突出するが、その右側部分の接続位置と左側部
分の接続位置はずれるように配置されている。これに対
し、電源配線１１ｃの両側に突出する突起状分岐配線１
３ｃは、同一の位置から左右に突出している。

【００８９】このように、分岐配線の接続は、種々に変
化させることができる。また、複数の分岐配線を接続す
ることにより、より効果的に電源ノイズを抑制すること
が可能となる。

【００９０】図８は、複数のループ状分岐配線を接続す
る構成例を示す。図８（Ａ）においては、電源配線１１
の両側に同一形状のループ状分岐配線１２ａ、１２ｂが
対称的に接続されている。

【００９１】図８（Ｂ）においては、電源配線１１の両
側にループ状分岐配線１２ａ、１２ｂが接続されている
が、これらループ状分岐配線の接続位置は右側と左側で
交互になるように配置されている。

【００９２】上記ノイズを減衰させるための配線構造
は、ノイズの発生により回路機能が悪影響を受ける場所
に形成することができる。図９は、ＣＭＯＳ回路の回路
図を示す。図９では、２つのインバータＩＮＶａとＩＮ
Ｖｂが電源配線Ｖ_DDと接地線ＧＮＤとの間に並列に接続
されている。インバータＩＮＶａは、電源配線Ｖ_DDと接
地線ＧＮＤとの間に直列に接続されたｐＭＯＳトランジ
スタＱ₁ とｎＭＯＳトランジスタＱ₂ から構成されてい
る。トランジスタＱ₁ とＱ₂ のゲート電極は、共に入力
端子Ｖｉｎ₁ に接続され、出力端子Ｖｏｕｔ₁ は負荷Ｌ
ａに接続されている。

【００９３】インバータＩＮＶｂは、同様に、電源配線
Ｖ_DDと接地線ＧＮＤとの間に直列に接続されたｐＭＯＳ
トランジスタＱ₃ とｎＭＯＳトランジスタＱ₄ から構成
されている。トランジスタＱ₃ とＱ₄ のゲート電極は、
共に入力端子Ｖｉｎ₂ に接続され、出力端子Ｖｏｕｔ₂
は負荷Ｌｂに接続されている。

【００９４】入力信号Ｖｉｎ₁ がハイレベル（”１”）
からローレベル（”０”）への立ち下がり信号であると
き、ｐＭＯＳトランジスタＱ₁ がオン状態になり、ｐＭ
ＯＳトランジスタＱ₁ を通して負荷Ｌａに電流が流れ
る。このとき、電源配線Ｖ_DDから負荷Ｌａに流れはじめ
た電流により、配線にノイズが発生する。

【００９５】このノイズが配線に沿って伝搬し、隣接す
るインバータＩＮＶｂに影響を与える。負荷Ｌａに流れ
る電流により電源配線Ｖ_DDの電位が低下すると、インバ
ータＩＮＶｂへの供給電圧が低下する。このとき、入力
信号Ｖｉｎ₂ がハイレベルからローレベルへ立ち下がる
と、供給電圧の低下のため、入力信号変化の影響が縮小
される。このため、ｐＭＯＳトランジスタＱ₃ の動作速
度が低下し、インバータＩＮＶｂの立ち上がり速度が低
下する。

【００９６】インバータＩＮＶｂが最初に駆動され、そ
の後インバータＩＮＶａが駆動されるときも同様の現象
が生じる。入力信号がローレベルからハイレベルに変化
したときは、ｎＭＯＳトランジスタＱ₂ またはＱ₄ がオ
ン状態になり、負荷ＬａまたはＬｂに蓄積されていた電
荷が放電される。この放電電流により、接地線ＧＮＤの
電位が上昇する。接地線ＧＮＤの電位が上昇するとｎＭ
ＯＳトランジスタＱ₂ またはＱ₄ の動作速度が低下す
る。

【００９７】インバータの動作速度の低下を防止するた
めには、このようなＣＭＯＳ回路内に発生したノイズの
影響を回避することが好ましい。図１０は、ＣＭＯＳイ
ンバータの基本構成例を示す。図１０（Ａ）は平面図、
図１０（Ｂ）は断面図を示す。図１０（Ａ）に示すよう
に、ｐＭＯＳトランジスタが図の上側部分に、ｎＭＯＳ
トランジスタが図の下側部分に形成されている。ｐ型ソ
ース領域３１Ｓとｐ型ドレイン領域３１Ｄがｎ型ウェル
２２内に形成されている。ゲート電極２５が、ソース領
域３１Ｓとドレイン領域３１Ｄとの間に配置されてい
る。

【００９８】ｎ型ソース領域３２Ｓとｎ型ドレイン領域
３２Ｄがｐ型基板内に形成されている。ゲート電極２５
が図の下方に延在し、ソース領域３２Ｓとドレイン領域
３２Ｄとの間に配置されている。局部配線３３が、ｐ型
ドレイン領域３１Ｄとｎ型ドレイン領域３２Ｄとを接続
している。電源電圧Ｖ_DDが供給される電源配線２８が図
の上方に横方向に配置され、接地線２７が図の下方に横
方向に配置されている。

【００９９】コンタクトＣＴ１が、電源配線２８とｐＭ
ＯＳトランジスタのソース領域３１Ｓとを接続し、コン
タクトＣＴ２が、接地線２７とｎＭＯＳトランジスタの
ソース領域３２Ｓとを接続している。コンタクトＣＴｗ
は、電源配線２８とｎ型ウェル２２とを接続し、コンタ
クトＣＴｓは、接地線２７と基板とを接続している。

【０１００】図１０（Ｂ）は、図１０（Ａ）の一点鎖線
ＸＢ−ＸＢにおける断面図を示す。ｐ型基板２１の中に
ｎ型ウェル２２が形成されている。フィールド酸化膜２
３とゲート酸化膜２４が基板２１の表面に形成されてい
る。多結晶シリコンのゲート電極２５がゲート酸化膜２
４の上に形成されている。ゲート電極２５を覆うよう
に、ＳｉＯ₂ からなる層間絶縁膜２６が形成されてい
る。層間絶縁膜２６の上に、接地線２７及び電源配線２
８が形成されている。接地線２７または電源配線２８に
急激に電流が流れると、ノイズが発生し他の回路素子に
影響を与える。

【０１０１】図１１は、ノイズによる影響を減少させる
ことができる配線構成を示す。図１０に示す基本構成と
は、ループ状分岐配線３５Ａが接地線２７に接続され、
ループ状分岐配線３５Ｂが電源配線２８に接続されてい
る点が異なる。ループ状分岐配線３５は、電源供給線２
７及び２８と同一配線層の金属配線で形成されている。

【０１０２】図１２は、ノイズによる影響を減少させる
ことができる他の配線構成を示す。一方の端部が孤立し
た移相分岐配線３６Ａ１、３６Ａ２、３６Ａ３、・・・
が、接地線２７に接続され、接地線２７から突出した構
成とされている。また、移相分岐配線３６Ｂ１、３６Ｂ
２、３６Ｂ３、・・・が、電源配線２８に接続され、電
源配線２８から突出した構成とされている。

【０１０３】電源供給線を、多層配線としてもよい。こ
の場合に、ノイズ低減用の分岐配線を全ての配線層に形
成してもよい。図１３は、電源供給線を多層配線とした
例を示す。図１３においては、図１１に示す配線構成に
加えて、その上に他の電源供給用配線層が形成されてい
る。接地線４１が図の縦方向に延在し、コンタクトＣＴ
８、ＣＴ９を介して下層の接地線２７に接続されてい
る。電源配線４２も図の縦方向に延在し、コンタクトＣ
Ｔ６、ＣＴ７を介して下層の電源配線２８に接続されて
いる。ループ状分岐配線３７Ａ、３７Ｂがそれぞれ接地
線４１及び電源配線４２に接続されている。この場合、
位相シフト用のループ状分岐配線は、下層及び上層の電
源供給線の双方に形成されている。

【０１０４】図１４は、電源供給用配線を多層配線とし
た他の例を示す。図１４においては、図１２に示す配線
構成に加えて、その上に他の電源供給用配線層が形成さ
れている。上層の接地線４１が図の縦方向に延在し、コ
ンタクトＣＴ１３、ＣＴ１４を介して下層の接地線２７
に接続されている。上層の電源配線４２も図の縦方向に
延在し、コンタクトＣＴ１１、ＣＴ１２を介して下層の
電源配線２８に接続されている。移相分岐配線３８Ａ、
３８Ｂがそれぞれ上層の接地線４１及び電源配線４２に
接続されている。

【０１０５】上記構成例では、電源供給用配線と位相シ
フト用分岐配線が同一の配線層に形成されている。位相
シフト用分岐配線を電源供給用配線と異なる配線層に形
成してもよい。

【０１０６】図１５は、位相シフト用分岐配線が電源供
給用配線と異なる配線層に形成された配線構成を示す。
図１５において、電源供給用配線２７、２８が層間絶縁
膜で覆われ、その上に位相シフト用分岐配線を含む他の
配線層が形成されている。ループ状分岐配線３９Ａ１、
３９Ａ２がコンタクトＣＴ１５〜ＣＴ１８を介して下層
の接地線２７に接続されている。

【０１０７】ループ状分岐配線３９Ａ１は、図の上方に
向かって配置され、ループ状分岐配線３９Ａ２は、図の
下方に向かって配置されている。また、ループ状分岐配
線３９Ｂ１、３９Ｂ２がコンタクトＣＴ２１〜ＣＴ２４
を介して下層の電源配線２８に接続されている。

【０１０８】図１６、位相シフト用分岐配線が電源供給
用配線と異なる配線層に形成された他の配線構成を示
す。図１６において、移相分岐配線４０Ａ１、４０Ａ
２、４０Ａ３・・・がコンタクトＣＴ２５、ＣＴ２６、
ＣＴ２７・・・を介して下層の接地線２７に接続されて
いる。移相分岐配線４０Ｂ１、４０Ｂ２、４０Ｂ３・・
・がコンタクトＣＴ２８、ＣＴ２９、ＣＴ３０・・・を
介して下層の電源配線２８に接続されている。図１５、
図１６では、ループ状分岐配線あるいは移相分岐配線
は、コンタクトから図の上方及び下方へ延在するように
配置されている。

【０１０９】図１７は、図１６の一点鎖線ＸＶＩＩ−Ｘ
ＶＩＩにおける断面図を示す。ｐ型基板２１内にｐ型ウ
ェル３５が形成されている。ｐ型ウェル３５内に、ｎ型
ソース領域３１Ｓ及びｎ型ドレイン領域３１Ｄが形成さ
れている。ソース領域３１Ｓとドレイン領域３１Ｄとの
間のチャネル上にゲート酸化膜２４を介してポリシリコ
ンからなるゲート電極２５が形成されている。層間絶縁
膜２６がこのトランジスタ構造を覆っている。

【０１１０】下層の電源供給用配線２７（２８）が層間
絶縁膜２６上に形成されている。他の層間絶縁膜４４が
下層の電源供給用配線２７（２８）を覆うように形成さ
れている。上層の電源供給用配線４０Ａが層間絶縁膜４
４上に形成され、層間絶縁膜４４に設けられたコンタク
トホールを介して下層の電源供給用配線２７（２８）に
接続されている。他の層間絶縁膜４６が電源供給用配線
４０Ａを覆うように形成されている。

【０１１１】図１５〜図１７に示す多層配線層からなる
ノイズ低減用配線構成においては、位相シフト用分岐配
線の材料と電源供給用配線の材料とを異なるものとして
もよい。この場合、配線材料の抵抗を位相定数決定のた
めのパラメータとして用いることができる。

【０１１２】電源供給用配線を３層以上の多層配線とし
てもよい。位相シフト用分岐配線は、それを形成するた
めのスペースがあれば、どの配線層のどの場所で電源供
給用配線と接続してもよい。

【０１１３】上記実施例において電源供給用配線等の配
線は、Ａｌ、Ａｌ合金、またはＷ、Ｃｏ、Ｔｉ、Ｍｏ、
Ｔａ等の高融点金属、または高融点金属のシリサイド等
で形成され、シリコン等の半導体基板表面上の酸化シリ
コン等の絶縁膜上に形成される。配線のパターニングは
公知のフォトリソグラフィを用いて行う。

【０１１４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０１１５】

【発明の効果】以上説明したように、本発明によれば、
特に２５０ＭＨｚ以上のＣＭＯＳ集積回路装置におい
て、電源配線に信号位相を変化させるための分岐配線を
接続することにより、電源ノイズを低減することができ
る。複数の分岐配線を設け、複数の信号波形の位相を異
ならせれば、効率的に電源ノイズを低減することができ
る。

【図面の簡単な説明】

【図１】本発明の実施例による電源配線の基本構成を示
す概念図である。

【図２】本発明の実施例による電源配線の構成例を示す
平面図である。

【図３】ＣＭＯＳ回路装置を説明するための回路図、平
面図及び断面図である。

【図４】本発明の実施例による電源配線の特性を従来例
と比較して示すグラフである。

【図５】本発明の実施例による電源配線の構成例を示す
平面図である。

【図６】本発明の実施例による電源配線の構成例を示す
平面図である。

【図７】本発明の実施例による電源配線の構成例を示す
平面図である。

【図８】本発明の実施例による電源配線の構成例を示す
平面図である。

【図９】ＭＯＳインバータの回路図である。

【図１０】ＭＯＳインバータの配線構造の平面図及び断
面図である。

【図１１】本発明の実施例によるＭＯＳインバータの配
線構造の平面図である。

【図１２】本発明の実施例によるＭＯＳインバータの他
の配線構造の平面図である。

【図１３】本発明の実施例によるＭＯＳインバータの他
の配線構造の平面図である。

【図１４】本発明の実施例によるＭＯＳインバータの他
の配線構造の平面図である。

【図１５】本発明の実施例によるＭＯＳインバータの他
の配線構造の平面図である。

【図１６】本発明の実施例によるＭＯＳインバータの他
の配線構造の平面図である。

【図１７】図１６の配線構造の断面図である。

【符号の説明】

１、１１ 主配線 ２、１２ ループ状分岐配線 ３、１３ 移相分岐配線 １４ 接続部 １５ 電源パッド ２１ ｐ型基板 ２２ ｎ型ウェル ２３ フィールド酸化膜 ２４、２５ ゲート電極 ２６、４４、４６ 層間絶縁膜 ２７、４１ 接地線 ２８、４２ 電源配線 ３１、３２ ソース及びドレイン領域 ３３ 局部配線 ３５ ｐ型ウェル ３５Ａ、３５Ｂ、３９Ａ、３９Ｂ ループ状分岐配線 ３６Ａ、３６Ｂ、４０Ａ、４０Ｂ 移相分岐配線 ６０ ｐ型シリコン基板 ６１ ｎ型ウェル ６２、６３ ソース及びドレイン領域 ６５、６６ ゲート電極 ６７、７０ 絶縁膜 ６８、６９ 電極 β 位相定数

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｊ 17/687

Claims (24)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された電源パッドと、 前記半導体基板上に形成されたＣＭＯＳ素子を含む回路
   素子と、 前記回路素子の１つと前記電源パッドとを接続するため
   の電源配線と、 前記電源配線に接続され、前記回路素子には接続され
   ず、電源配線との間にノイズ位相差を形成するための移
   相分岐部とを有するＣＭＯＳ集積回路装置。
2. 【請求項２】 前記移相分岐部は、前記電源配線と共に
   ループを形成し、ループ内での電源配線の位相シフト量
   と移相分岐部の位相シフト量が異なり、その差は２ｎπ
   （ｎは整数）ではないことを特徴とする請求項１記載の
   ＣＭＯＳ集積回路装置。
3. 【請求項３】 前記移相分岐部は、一端が電源配線に接
   続され、他端は孤立し、内部を往復する反射信号の位相
   シフト量が２ｎπ（ｎは整数）以外となる請求項１記載
   のＣＭＯＳ集積回路装置。
4. 【請求項４】 前記移相分岐部は、電源配線の両側に分
   岐する複数分岐部を有し、その少なくとも一部は電源配
   線と共にループを形成し、ループ内での電源配線の位相
   シフト量と移相分岐部の位相シフト量が異なる請求項１
   記載のＣＭＯＳ集積回路装置。
5. 【請求項５】 前記移相分岐部は、電源配線の両側に分
   岐する複数分岐部を有し、その少なくとも一部は一端が
   電源配線に接続され、他端は孤立し、内部を往復する反
   射信号の位相シフト量が２ｎπ（ｎは整数）以外となる
   請求項１記載のＣＭＯＳ集積回路装置。
6. 【請求項６】 前記電源配線が２本以上で並んで対向配
   置され、相互にかみ合うくし歯状の前記移相分岐部が対
   向する電源配線に接続されている請求項１記載のＣＭＯ
   Ｓ集積回路装置。
7. 【請求項７】 前記移相分岐部は、前記電源配線より小
   さな断面積を有する導電配線で形成される請求項１〜６
   のいずれかに記載のＣＭＯＳ集積回路装置。
8. 【請求項８】 前記ループ内の前記電源配線の長さはｄ
   ₁ 、位相定数はβ₁であり、前記移相分岐部の長さはｄ
   ₂ 、位相定数はβ₂ であり、位相シフト量β ₁ ｄ₁ と位
   相シフト量β₂ ｄ₂ との差は、２ｎπ（ｎは整数）では
   ない請求項２記載のＣＭＯＳ集積回路装置。
9. 【請求項９】 位相シフト量の差は、５２〜３０８°で
   ある請求項８記載のＣＭＯＳ集積回路装置。
10. 【請求項１０】 前記移相分岐部の減衰定数はα、位相
    定数はβ、長さはｄであり、 ｃｏｓ（２ｄβ）＜−ｅｘｐ（−２ｄα）／２ の関係を満たす請求項３記載のＣＭＯＳ集積回路装置。
11. 【請求項１１】 前記電源パッドは、前記半導体基板の
    周辺領域に配置されており、 前記移相分岐部は、前記周辺領域内の前記電源パッド近
    傍に配置されている請求項１記載のＣＭＯＳ集積回路装
    置。
12. 【請求項１２】 前記電源パッドは複数形成されてお
    り、 前記電源配線は、前記電源パッドの近傍を通過するよう
    に配置された共通領域と、前記共通領域と前記電源パッ
    ドとを接続する接続部とを含み、 前記移相分岐部は、前記接続部に接続されている請求項
    １１記載のＣＭＯＳ集積回路装置。
13. 【請求項１３】 前記移相分岐部は、前記共通領域に平
    行な１方向に長い形状を有する請求項１２記載のＣＭＯ
    Ｓ集積回路装置。
14. 【請求項１４】 前記移相分岐部は、一端が電源配線の
    接続部に接続され、他端が孤立している請求項１２記載
    のＣＭＯＳ集積回路装置。
15. 【請求項１５】 前記移相分岐部は、両端が電源配線の
    接続部の相互に異なる２か所に接続されている請求項１
    ２記載のＣＭＯＳ集積回路装置。
16. 【請求項１６】 前記移相分岐部は、前記電源配線の接
    続部の両側から分岐した複数の分岐配線を有する請求項
    １２記載のＣＭＯＳ集積回路装置。
17. 【請求項１７】 前記移相分岐部は、前記電源配線が形
    成されている配線層と異なる配線層に形成されている請
    求項１記載のＣＭＯＳ集積回路装置。
18. 【請求項１８】 前記回路素子は、約２５０ＭＨｚ以上
    の周波数で動作するように設計されている請求項１記載
    のＣＭＯＳ集積回路装置。
19. 【請求項１９】 半導体基板、前記半導体基板上に形成
    された電源パッド、前記半導体基板上に形成されたＣＭ
    ＯＳ素子を含む回路素子、及び前記回路素子の１つと前
    記電源パッドとを接続する電源配線を含んで構成され、
    ２５０ＭＨｚ以上の周波数で動作するＣＭＯＳ集積回路
    装置の製造方法であって、 前記電源配線に接続され、前記回路素子には直接接続さ
    れておらず、前記電源配線上のノイズとの間にノイズ位
    相差を形成するための移相分岐部を形成する工程を含む
    ＣＭＯＳ集積回路装置の製造方法。
20. 【請求項２０】 前記移相分岐部と前記電源配線とはル
    ープを形成し、 さらに、前記電源配線のうち前記ループを形成する部分
    の信号の位相シフト量が、前記移相分岐部の信号の位相
    シフトと異なり、その差は２ｎπ（ｎは整数）である請
    求項１９記載のＣＭＯＳ集積回路装置の製造方法。
21. 【請求項２１】 前記移相分岐部の一端は前記電源配線
    に接続され、他端は孤立し、 さらに、前記移相分岐部の前記一端から入射し、前記他
    端で反射し、前記一端に戻ってきた信号の位相シフト量
    が２ｎπ（ｎは整数）以外となるように、前記移相分岐
    部の長さと幅を選択する工程を含む請求項１９記載のＣ
    ＭＯＳ集積回路装置の製造方法。
22. 【請求項２２】 前記選択工程において、前記ループ内
    の前記電源配線の長さがｄ₁ 、位相定数がβ₁ であり、
    前記移相分岐部の長さがｄ₂ 、位相定数がβ ₂ であると
    き、位相シフト量β₁ ｄ₁ と位相シフト量β₂ ｄ₂ との
    差が２ｎπ（ｎは整数）とならないように前記電源配線
    及び前記移相分岐部の幅と長さを選択する請求項２０記
    載のＣＭＯＳ集積回路装置の製造方法。
23. 【請求項２３】 前記位相シフト量の差は５２〜３０８
    °である請求項２２記載のＣＭＯＳ集積回路装置の製造
    方法。
24. 【請求項２４】 前記選択工程において、前記移相分岐
    部の減衰定数がα、位相定数がβ、長さがｄであり、 ｃｏｓ（２ｄβ）＜−ｅｘｐ（−２ｄα）／２ を満足するように前記移相分岐部の幅と長さを選択する
    請求項２１記載のＣＭＯＳ集積回路装置の製造方法。