JPH06343023A - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 電力及び接地面での過渡電圧に対して耐性が
ある集積回路用双安定入力バッファを提供する。 【構成】 入力端と基準電圧端子との間に、フィルタを
接続することにより、電圧過渡現象に対する回路の感度
を鈍化させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路に関し、特に
超ＬＳＩ（ＶＬＳＩ）回路の入力バッファに関する。

【０００２】

【従来の技術】集積回路チップに関しては、より小さく
かつより早く（切換時間）というのが最近の傾向であ
る。これまでシステム速度をより短縮するために、バス
幅を延ばして、平行する入／出力線をふやして来た。チ
ップの各出力ピンには、該チップが発した弱い信号に応
答して、相対的に大きい電流を送る出力ドライバが設け
られている。バスの負荷が増す程、出力ドライバは、大
電流を送出する。

【０００３】

【発明が解決しようとする課題】例えば、出力ドライバ
の論理ゲート等の、チップ上の論理ゲートが切換わる度
に、負荷が付勢又は消勢されて、電流が過渡的に変化す
る。この過渡電流により、チップの電力路又は接地路に
過渡電圧が発生するが、これは追加のドライバが同時に
切換わる際の、バス幅の増大と共に高くなる。同様に、
大形負荷の駆動に大電流を要することからも、電圧の過
渡化が進む。

【０００４】出力ドライバの、電力路又は接地路を共有
する、同一チップ上の論理ゲートは、上記の様な電力路
又は接地路電圧の過渡化に応答して、論理状態を切り換
えることが知られている。これがため、出力ドライバ入
力ドライバ共に問題が生じる。例えば、接地路に過渡現
象又は「はね返り（ｂｏｕｎｃｅ）」があると、チップ
の入力バッファが、高レベル入力を低レベルと誤認する
ことがある。入力バッファは、直列接続されたプルアッ
プおよびプルダウントランジスタを備えるインバータを
有している。プルダウントランジスタのゲート電極は、
高レベル入力に接続され、ソース電極は、接地されてい
る。接地面が安定している場合は、ゲート・ソース電圧
（Ｖ_GS）は、プルダウントランジスタをオン状態（出力
を低レベルに保つ）に保つに充分程度高い。しかし、イ
ンバータは、同一チップ上の出力ドライバと、共通接地
面を共有しているため、１つ以上の出力が切り換わるこ
とによって、接地面がはね返ると、Ｖ_GSが低下し、プル
ダウントランジスタをオフにして、インバータの出力に
切換えミスが出る。電源電圧の過渡化により、プルアッ
プトランジスタについても、同様の現象が見られる。

【０００５】従来は、電力路又は接地路のはね返りに伴
う問題を回避するため、電圧の過渡化の度合を制限しよ
うとする試みが成されて来た。代表的な方法としては、
接続点切換え速度を鈍化する方法があるが、これは、入
力／出力バッファ及びパッドドライバを通る伝搬遅延が
若干大きくなるという欠点を有している。さらに、チッ
プが高速化するに従って、入力バッファが、小規模の電
圧過渡現象にも敏感に反応するようになる。また電圧の
過渡化の度合が少ないと、入力／出力バッファ及びパッ
ドドライバを通る伝搬に、相当の遅れが出る。

【０００６】従って、本発明の第１の目的は、新規の改
良型集積回路を提供することにある。本発明の第２の目
的は、集積回路に使用される新規の改良型入力バッファ
を提供することにある。本発明の第３の目的は、電力お
よび接地面における過渡現象に対して耐性がある、集積
回路用入力バッファを提供することにある。本発明の第
４の目的は、伝搬遅延を軽減した、耐過渡性入力バッフ
ァを提供することにある。

【０００７】

【課題を解決するための手段】本発明によると、回路へ
の基準電圧端子における過渡現象に余り影響されない入
力バッファ等の、双安定集積回路が提供されている。該
回路は、入力と基準電圧端子との間に接続されて、該端
子の電圧過渡現象に対する、回路の感度を鈍らせるよう
にしたフィルタから成っている。電力および接地電圧端
子における過渡現象が、回路に作用しないように、両入
力端にフィルタを設けることができる。

【０００８】

【実施例】図１は、入力線（ＩＮ）の過渡現象に対する
感度を鈍化するフィルタ（１２）を備える、従来型入力
バッファ（１０）である。バッファ（１０）は、それぞ
れが相補型ＰＭＯＳ及びＮＭＯＳ電界効果トランジスタ
（Ｐ)(Ｎ）を有する、２つのＣＭＯＳインバータを有し
ている。フィルタ（１２）は、第１インバータのトラン
ジスタ（Ｐ)(Ｎ)(接続点（１４））の、入力及び制御電
極間に接続された、抵抗器（Ｒ）、及び該抵抗器（Ｒ）
および基準電圧端子（Ｖ_SS）と直列接続された、コンデ
ンサ（Ｃ）を備えている。フィルタ（１２）は、入力端
に現れる過渡現象に対処する、低域フィルタである。従
って、入力端に見られる高周波電圧過渡現象は、接続点
（１４）には現われない。集積回路等における代表的入
力フィルタ（１２）の構成では、接地面（Ｖ_SS）におけ
る過渡現象に対する感度を鈍化できない。第１インバー
タと相対するフィルタ（１２）の構成に関係なく、バッ
ファ（１０）は、基準電圧端子（Ｖ_DD）の過渡現象に反
応する。

【０００９】図２は、基準電圧端子（Ｖ_DD)(Ｖ_SS）の電
圧過渡現象に対する感度を鈍化させた、集積回路入力バ
ッファ（１６）を示している。バッファ（１６）は、２
つのＣＭＯＳインバータ、すなわちそれぞれ基準電圧端
子（Ｖ_DD)(Ｖ_SS）間に、直列接続された、相補型ＰＭＯ
Ｓ及びＮＭＯＳ電界効果トランジスタ（Ｐ１)(Ｎ１）を
有する第１インバータ、および同様に、基準電圧端子
（Ｖ_DD)(Ｖ_SS）間に直列接続された、相補型ＰＭＯＳ及
びＮＭＯＳ電界効果トランジスタ（Ｐ２)(Ｎ２）を有す
る第２インバータを備えている。第２インバータの入力
端は、第１インバータの出力端子（２０）に接続されて
いる。

【００１０】コンデンサ（Ｃ１）および抵抗器（Ｒ１）
を備えるフィルタ（２６）は、入力端（１８）と基準電
圧端子（Ｖ_DD）との間に接続されている。コンデンサ
（Ｃ２）および抵抗器（Ｒ２）を備えるフィルタ（２
８）は、入力端（１８）と基準電圧端子（Ｖ_SS）との間
に接続されている。以下により詳細に説明する様に、フ
ィルタ（２６）と（２８）とは、電圧端子（Ｖ_DD）及び
（Ｖ_SS）の、電圧過渡現象に対する、回路の感度を大幅
に鈍らせると共に、入力端子（１８）の過渡現象に対す
る感度をも鈍らせる。基準電圧端子（Ｖ_DD）と接続点
（２２)(トランジスタ（Ｐ１）の制御電極）との間に
は、コンデンサ（Ｃ１）が、また、基準電圧端子
（Ｖ_SS）と接続点（２４)(トランジスタ（Ｎ１）の制御
電極）との間には、コンデンサ（Ｃ２）が接続されてい
る。入力端子（１８）は、それぞれ抵抗器（Ｒ１)(Ｒ
２）を介して、接続点（２２)(２４）に接続されてい
る。第１インバータの出力端子（２０）は、抵抗器（Ｐ
１)(Ｎ１）間の共有点、及び第２インバータ（抵抗器
（Ｐ２)(Ｎ２））の入力端に接続されている。

【００１１】抵抗器（Ｒ１)(Ｒ２）、コンデンサ（Ｃ
１)(Ｃ２）およびトランジスタ（Ｐ１)(Ｐ２）の寸法決
め及び構成配置は、本発明の重要な特性である。抵抗器
（Ｒ１）とコンデンサ（Ｃ１）とは、基準電圧端子（Ｖ
_DD）と接続点（２２）との間に高域フィルタを、一方入
力端子（１８）と接続点（２２）との間に低域フィルタ
を形成する様に寸法決めされている。同様に、抵抗器
（Ｒ２）とコンデンサ（Ｃ２）とは、基準電圧端子（Ｖ
_SS）と接続点（２４）との間に、高域フィルタを、入力
端子（１８）と接続点（２４）との間に低域フィルタを
形成する様に寸法決めされている。好適実施例では、Ｖ
_DD＝５ボルト、Ｖ_SS＝０ボルトに対して、抵抗器（Ｐ
１）は、幅に対する長さ比（長さ／幅）５．５を有し、
抵抗器（Ｎ１）は、２０．０の長さ／幅比を有してい
る。また抵抗器（Ｒ１）は１０００オーム、コンデンサ
（Ｃ１）は１ｐｔ、抵抗器（Ｒ２）は１０００オーム、
およびコンデンサ（Ｃ２）は３ｐｔである。

【００１２】抵抗器（Ｒ１)(Ｒ２）、コンデンサ（Ｃ
１)(Ｃ２）及びトランジスタ（Ｐ１)(Ｐ２）の配置を図
３に示す。トランジスタ（Ｐ１）のゲート又は制御電極
（２２）は、コンデンサ（Ｃ１）と抵抗器（Ｐ１）とに
密着されて、電極（２２）の寄生キャパシタンスと抵抗
とを最少にする。同様に、トランジスタ（Ｎ１）のゲー
ト又は制御電極（２４′）は、コンデンサ（Ｃ２）と抵
抗器（Ｒ２）とに密着されて、電極（２４′）の寄生キ
ャパシタンスと抵抗とを最少にする。好適実施例では、
集積回路は、Ｐ型基板上に構成配置されている。ＰＭＯ
Ｓトランジスタ（Ｐ１）は、Ｎ^- 型井戸のＰ⁺ 領域に形
成され、ＮＭＯＳトランジスタ（Ｎ１）は、Ｎ⁺ 領域に
形成されている。コンデンサ（Ｃ１）は、ポリシリコン
層（３０）と隣接Ｐ⁺ 領域との自己整合により、またコ
ンデンサ（Ｃ２）は、ポリシリコン層（３２）と隣接Ｎ
⁺ 領域との自己整合により形成されている。コンデンサ
（Ｃ１）は、ソースとドレンが基準電圧端子（Ｖ_DD）に
接続された、ＰＭＯＳトランジスタのゲートキャパシタ
ンスを用いて形成されており、またコンデンサ（Ｃ２）
は、ソースとドレンが基準電圧端子（Ｖ_SS）に接続され
た、ＮＭＯＳトランジスタのゲートキャパシタンスを用
いて形成されている点に留意されたい。ゲート電極（２
２）を、金属化路（３４）を介してコンデンサ（Ｃ１）
に接続すると、ゲート電極（２２）にかかる寄生キャパ
シタンスが相当低減される。同様にゲート電極（２４）
を、金属化路（３６）を介してコンデンサ（Ｃ２）に接
続すると、ゲート電極（２４）にかかる寄生キャパシタ
ンスがかなり低減される。抵抗器（Ｒ１）は、入力点
（１８）と電極（２２）との間の蛇行ポリシリコン路に
よって形成され、抵抗器（Ｒ２）は、入力点（１８）と
電極（２４）との間の蛇行ポリシリコン路によって形成
されている。ゲート電極（２２）の寄生抵抗は、短かい
金属路（３４）によってかなり低減され、ゲート電極
（２４）の寄生抵抗は短かい金属路（３６）によってか
なり低減されている。

【００１３】図４は、本発明の代替実施例を示したもの
であるが、入力バッファは、シュミットトリガ（３８）
で構成されている。シュミットトリガ（３８）の第１段
には、２つの感レベル素子、即ちＰＭＯＳトランジスタ
（Ｐ３）と、並列接続されたトランジスタ（Ｎ１)(Ｎ
２）とが設けられている。トランジスタ（Ｐ３）と並列
接続トランジスタ（Ｎ１)(Ｎ２）とは、基準電圧端子
（Ｖ_DD)(Ｖ_SS）間に直列接続されている。図２に示す入
力バッファ（１０）と同様に、シュミットトリガ（３
８）は、基準電圧端子（Ｖ_DD）と入力端（４０）との間
に接続された、コンデンサ（Ｃ１）と抵抗器（Ｒ１）、
及び基準電圧端子（Ｖ_SS）と入力端（４０）との間に接
続されたコンデンサ（Ｃ２）と抵抗器（Ｒ２）を備えて
いる。コンデンサ（Ｃ１）と抵抗器（Ｒ１）との間の共
有点（４２）は、トランジスタ（Ｐ３）の制御電極に接
続され、コンデンサ（Ｃ２）と抵抗器（Ｒ２）との間の
共有点（４４）は、トランジスタ（Ｎ１)(Ｎ２）の、一
方の制御電極に接続されている。抵抗器（Ｒ１）とコン
デンサ（Ｃ１）、抵抗器（Ｃ２）とコンデンサ（Ｃ２）
によって形成された入力フィルタは、図３に示すものと
同様に構成されている。

【００１４】

【発明の効果】本発明によると、フィルタを設けること
により、電圧の過渡現象に対する感度を鈍らせることが
でき、これによりシステム速度を上げることができる。

【図面の簡単な説明】

【図１】従来の入力バッファを示す図である。

【図２】本発明好適実施例によるインバータ付入力バッ
ファを示す図である。

【図３】図２に示すインバータの集積回路構成図であ
る。

【図４】本発明の代替実施例によるシュミットトリガを
示す図である。

【符号の説明】

１０ バッファ １２，２６，２８ フィルタ １４ 接続点 １６ 入力バッファ １８ 入力端 ２０ 出力端子 ２２，２４ 接続点 ２２′，２４′ ゲート（制御）電極 ２８ フィルタ ３０，３２ ポリシリコン層 ３４，３６ 金属路 ３８ シュミットトリガ ４０ 入力端 ４２，４４ 共有点 Ｃ コンデンサ Ｒ 抵抗器 ＩＮ 入力線 Ｖ_SS，Ｖ_DD 基準電圧端子 Ｎ トランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 接続された第１・第２基準電圧端子の電
   圧過渡現象に対する感度を鈍化させた集積回路であっ
   て、 前記第１・第２端子間に直列接続された第１・第２相補
   型トランジスタ、 前記第１端子と前記第１トランジスタの制御電極との間
   に接続された第１コンデンサ、 前記第２端子と前記第２トランジスタの制御電極との間
   に接続された第２コンデンサ、 前記第１・第２トランジスタの制御電極に接続されて、
   入力信号を受信する入力端子、および前記第１・第２ト
   ランジスタ間の共有点に接続されて、出力信号を出す出
   力端子から成ることを特徴とする集積回路。
2. 【請求項２】 回路の入力端と第１基準電圧端子との間
   に接続されて前記端子の電圧過渡現象に対する回路の感
   度を鈍化させるようにした第１フィルタから成ることを
   特徴とする双安定集積回路。
3. 【請求項３】 前記フィルタが、前記第１基準電圧端子
   から前記回路に至る高域フィルタ、および前記入力端か
   ら前記回路に至る低域フィルタから成ることを特徴とす
   る請求項２に記載の双安定集積回路。