JPS62159917A - 集積回路におけるインバ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体集積回路のクロックパルス発生回路な
どに用いられるインバータ回路に係り、特に出力信号変
化時におけるチップ内電源への雑音誘導を抑制するよう
に改善された回路に関する。

〔発明の技術的背景〕

半導体メモリにおいては、外部信号を受けて特定のメモ
リセルを選択して情報の読み出し、書き込みを行なうた
めに一連の制御信号を内部で発生する。この場合、外部
信号の変化に伴って先ず最初の信号を発生し、一般には
連鎖的にある遅延を持って順次生成している。このよう
な信号を生成するクロック発生回路の従来例としてＮＭ
ＯＳ型（Ｎチャネル絶縁ダート型）トランジスタを用込
九ものを第９図に示しておシ、０ＭＯ８型（相補性絶縁
ダート型）トラン２スタを用いたものを第１θ図に示し
ている。第９図において、’ｉ’ｎ−１は入力信号、り
はプリチャージ信号、φ１は出力信号ｓ　ｖ（ｌｅ’お
よびＶ、、′は集積回路チップ内の電源電位および接地
電位、ＩＮＶは最終出力段を構成するインバータであっ
て、負荷用および駆動用の２個のＮチャネルエンハンス
メント型トランゾスタＱｔｅＱｓからなり、Ｎ１および
Ｎ！は上記インバータＩＮＶの入力ノード、Ｎｌは上記
インバータＩＮＶの出力ノード、ＣＩは上記出力ノード
Ｎ３とチレゾ内電源ノードとの間に存在する負荷容量、
Ｃｓは上記出力ノードＮ、とチップ内接地ノードとの間
に存在する負荷容量である。また、第１０図に罫いて。

φｎ−１は入力信号、φ、は出力信号、　ｖ、、’およ
びｖ、、’はチップ内の電源電位および接地電位、Ｉｗ
ｌは最終出力段を構成するインバータであって、負荷用
のＰチャネルエン／Ｓンスメント型トランゾスタＱ　１
’と駆動用のＮチャネルエン／１ンスメント型トランゾ
スタＱｓ’からなり、”１’およびＮ　、／は上記イン
バータＩＮＶ’の入力ノード、Ｎｌ’、は上、記インバ
ータＩＮＶの出力ノード、ＣＩ’は上記出力ノードＮ　
ｓ／とチップ内電源ノードとの間に存在する負荷容量、
ＣｓＩは上記出力ノードＮ／とチップ内接地ノードとの
間に存在する負荷容量である。

上記第９図、第１０図のインバータの構成。

動作はよく知られているの□でその詳述を省略し、それ
ぞれの入力信号φｎ−１の論理レベルの変化に伴なう主
要なノードの信号波形を第１１図、第１２図に示す。こ
こで、　ＮＭＯ８型Ｏ８の場合は、プリチャー２信号φ
、がｖ、６電位となって入力信号φｎ−１がＶ。′電位
まで上がると、ある遅延の後で出力信号φ、がｖ０′電
位まで立上がる。そして、入力信号φｎ−１がｖ、ｌ電
位まで立下がす、　７”＋７チヤ一ゾ信号φ、がＶｌｌ
１６’電位まで立上がると、出力信号φ１がｖ、、’電
位へと立下がる。また、ＣＭＯ８型Ｏ８の場合は、入力
信号φｎ−１の立上が９、立下が）Ｋ対して一定の遅延
の後で出力信号φ。の立上がり、立下が９が生じる。上
記いずれの回路も、入力信号φ。−噛の変化に対しであ
る遅延をもりた出力信号φ、を、大きな負荷容量Ｃ１。

Ｃ３あるいはＣＩ’ｅＣ１’を充放電する能力を与えて
出力する。

とζろで、ダイナミック型ランダムアクセスメモリ（Ｒ
ＡＭ　）は、！リチャージサイクルにピット線やデコー
ダ部の繰シ返しノリーン数が多い部分の！リチャーゾを
行なうために、グリチャージ信号発生用のクロック発生
回路はかなシ大きな負荷容量を充放電しなければならな
い。

このような場合に用いられるクロック発生回路の最終出
力段インバータの回路を第１３′図に示している。こζ
で、負荷用トランジスタＱ１はＮＭＯ８型Ｏ８の場合に
Ｎチャネルであシ、０■Ｓ型回路の場合にＰチャネルで
あ）、駆動用トランジスタＱｓはＮチャネルトランジス
タであり％Ｎｌ＃Ｎｓは入力ノード、Ｎｌは出力ノード
、ｖｏおよびＶ。はチップ外から与えられる定電圧の電
源電位および接地電位、１はチップ内の電源１が持って
いる抵抗酸９Ｒとインダクタンス成分りを含むインピー
ダンス成分、２はチップ内の接地電位線が持っている抵
抗成分Ｒとインダクタンス成分りを含むインピーダンス
成分、ｖｃｅＩおよびＶｌｌ’はチップ内の電源電位お
よび接地電位ｓＣ１は上記出力ノードＮｓとチップ内電
源ノードとの間に存在する負荷容量ｂｃｌは上記化カッ
−ＰＮ、とチップ内接地ノードとの間に存在する負荷容
量、量は上記インバータ回路の゛出力電流、φ、は上記
インバータ回路の出力信号である。

〔背景技術の問題点〕

然るに、上記したようにチップ内電源線のインピーダン
ス成分１およびチップ内接地電位線のインピーダンス成
分２が存在すると、チップ内のｖ６゜′電位およびＶ８
．′電位に大きな雑音信号が誘導されるようにな）、こ
のことを以下に詳述する。

一般に、抵抗成分Ｒおよびインダクタンス成分りを直列
に有するインピーダンス成分に電流量が流れると、仁の
電流量の流れる方向にて、第１３図のインバータにおい
て、出力信号φ□が立上がるときには、トランゾスタＱ
１はオン状態、トランゾスタＱ２はオフ状態になり、負
荷容ｉＣ１の電荷はオン状態のトランジスタＱ１を通し
て電極間を移動するので、インピーダンス成分１には流
れない。これに対して、このとき負荷容Ｉ　Ｃｚの電荷
は上記インピーダンス成分Ｉおよびオン状態のトランゾ
スタＱｌを通してチップ外ｖ０゜電源から供給され、ま
たトランジスタＱａはオフ状態であるので上記電荷はイ
ンピーダンス成分２を通してチップ外接地電源へ流れる
。また、出力信号φ。が立下がるときには、トランゾス
タＱｌがオフ状態、トランジスタＱａがオン状態であり
、負荷容量Ｃ１の電荷はオン状態のトランゾスタＱ２を
通して電極間を移動するのでインピーダンス成分２には
流れない。これに対して、このとき負荷容量Ｃ１の電荷
はオン状態のトランゾスタＱ２およびインピーダンス成
分２を通してチップ外接地電源へ放電され、またトラン
ジスタＱｌはオフ状態であるのでインピーダンス成分１
を通してチップ外ｖｃｅ電源から電荷が流れ込む。これ
らの出力信号φ□の立上がり、立下がり時における第１
４図（ａ）　Ｋ示しており、このときのチップ内ｖｅａ
′電位および接地電位に雑音信号の誘導が生じて変化し
ている様子を第１４図（ｂ）に示している。即ち、出力
信号φ。が変化しないときにはチップ内電源電圧、チッ
プ外電源電圧の振幅は一致しているが、出力信号φ。が
変化する場合はチップ内電源に雑音信号が重畳されて電
圧振幅が変動する。なお、ここでは説明、表示の簡単化
のためにインピーダンス成分を単純な抵抗成分Ｒ，イン
ダクタンス成分の分布であると見做して模式的に取シ扱
りているが、実際には上記Ｒ８Ｌの分布や負荷容量Ｃ１
＊Ｃ１の分布も複雑であシ、それによって前記チップ内
電源電圧の振幅変化波形も複雑になる。

上記したようにチップ内電圧の変化が生じると、チップ
内の回路にとっては電源が大きく変動しているのと同じ
であるので、チップ全体としての働きの電源電圧マーシ
ンが著しく低下し、極端なときはチップ内回路の誤動作
とか動作不能が生じてしまう欠点がある。このような傾
向は、メモリ集積回路のメモリ容量が大きくなるなど集
積回路の集積度が上がるほどインバータ出力信号の負荷
となる充放電容量が大きくなり、またチップ内配線の抵
抗成分やインダクタンス成分も増加する傾向にあり、加
えて回路動作の高速化も同時に行なわれるので、一層厳
しくなる方向に向いつつある。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、出力信号
の変化に伴なうチップ内電源電圧の振幅変動を抑制でき
、チップ内回路の動作電源マーシンの向上、誤動作ある
いは動作不能の防止を図９得る集積回路におけるインバ
ータ回路を提供するものである。

〔発明の概要〕

本発明の集積回路におけるインバータ回路は、集積回路
チップ内の電源電位ノードと接地電位ノードとの間に負
荷用のＭＯＳ　）ランゾスタおよび駆動用のＭＯＳ）ラ
ンゾスタを直列に接続し、さらに上記両トランゾスタ相
互間の出力ノードと前記電源電位ノードとの間に定電流
回路を挿入接続し、およびまたは上記出力ノードと前記
接地電位ノードとの間に定電流回路を挿入接続してなる
ことを特徴とするものである。

これによって、出力信号の変化時における大部分の時間
をｔｌは一定の定電流とすることができ、出力電流の時
間微分値をほぼ零とすることができるので、チップ内電
源線やチップ内接地線に存在するインダクタンス成分に
よって生ずるチップ内電源電位やチップ内接地電位の変
動（雑音成分）を抑制することが可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＮＭＯ８型Ｏ８回路に設けられたクロック発生
回路であって、第９図を参照して前述した従来のＮＭＯ
ａ型のクロック発生回路に比べて、最終出力段インバー
タ■における負荷用トランジスタＱ１と出力ノードＮｓ
との間に定電流素子としてたとえばダート・ソース相互
が接続されたＮチャネルデシレッジ、ン型のＭＯＳ　）
ランゾスタＱｓが挿入されている点が異なり、その他は
同じであるので第９図中と同一符号を付している。

上記インバータ■においては、トラン２スタＱｓがオン
状態である出力信ｉ＄ｎの立上げ時の電流特性が定電流
用のトランジスタＱｓ　Ｋよって定電流となるので、信
号の立上げ速度が遅くなるけれどもチラノ内電源線およ
びチップ内接地電位線のインピーダンス成をに含まれる
インダクタンス成分りに依存する電圧Ｌ−（雑音酸ｔ 分）のレベルが小さくなる。なお、出力信号φ１の立下
げ時には電流の経路に定電流素子が介挿されていないの
で定電流特性とはならず、従来通シの雑音信号が生じる
。

上記インバータＩは、出力信号φ。の立上げ時に雑音信
号が問題となシ、シかも信号の立上げ時には時間的余裕
が十分にあシ、信号立下げ時の時間的余裕が無い場合や
立下げ時の雑音信号が問題にならない場合の使用に適し
ている。

第２図ａ、　ＣＭＯＢ型集積回路に設けられたクロック
発生回路であって、第１０図を参照して前述した従来の
０ＭＯ８型のクロック発生回路に比べて、最終出力段イ
ンバータＩ／における負荷用トランジスタＱｓ’と出力
ノードＮ／との間に定電流素子としてゲート・ソース相
互が接続されたＮチャネルデシレッジ、ン型のＭＯＳ　
トラン２スタＱｓ’が挿入されている点が異なシ、その
他は同じであるので第１Ｏ図中と同一符号を付している
。

上記インバータＩ′においては、前記実施例のインバー
タ！Ｎにおけるとは＃１ＬＰ同様の動作により同様の効
果が得られる。

なお、上記各実施例におけるインバータＩ。

Ｉ′をそれぞれ対応して第３図、第４図に示すように、
ｉカ、−ド９．またはＮ３・と、動用、。

ン２スタＱｓまたはＱ７との間に定電流用のＮチャネル
デシレッジ、ン型ＭＯ８トランジスタＱｓを挿入するよ
うに変形実施することによって、信号立下げ時に定電流
特性を与えることができる。また、第５図、第６図に示
すインバータは、それぞれ出力ノードＮ３″！たはＮ、
／と負荷用トラン２スタＱｓ　’ｔたはＱ　ｓ’との間
および出力ノードＮ、またはＮａ′と駆動用トランジス
タＱ黛またはＱｓ’との間に定電流用のダート、・ソー
ス相互が接続され九Ｎチャネルデシレッジ璽ン型トラン
２スタＱｌ＃Ｑ４またはＱ３′。

Ｑａ’を挿入したものであり、信号立上げ時、立下げ時
とも定電流特性を与えることができる。

このようなインバータは、出力信号の変化が急峻である
必要がないり筒ツク発生回路、庭とえばダイナミックＲ
ＡＭにおけるプリチャージサイクルに用いられるグリチ
ャ−２信号□発生回路の最終出力段に支障なく適用する
ことができる。

ここで、上記各実施例のインバータのうち第５図のイン
バータを代表的に取り出してその動作時の様子を説明す
る。第７図は、上記インバータと、チップ外Ｖ。電源端
と、チップ外接地電源端と、チップ内電源線のインピー
ダンス成分１と、チップ内接地線のインピーダンス成分
２とを含む回路を示してお）、第５図中および第１３図
中と同一部分には同一符号を付し七いる。上記第７図の
回路における出力信号φ。の立上がシ、立下がシ時にお
ける出力電流１の変化とその時間微分値−の様子を第８
図（ａ）に示１ておシ、このときのチップ内の電位およ
び接地電位の変化の様子を第８図（ｂ）に示している。

即ち、出力電流ｉの時間微分値−は出力信号φユの変化
の始めと終シ以外では零となってお）、□従来例の説明
で第１４図（ａ）に示したーよシも小さくなっている。

この結果、インピーダンス成分１゜２のインダクタンス
成分りによシ生じる電圧Ｌｄ！−が小さくなシ、出力電
流量めビーク値自体ｔ も小さくなっていることによシ抵抗成分Ｒによシ生じる
電圧Ｒ１も一定となり、チップ内のＶｃ（ｌ／電位およ
び接地電位に生じる雑音信号による変動は従来例に比べ
て非常に小さくなる。なお、上記インバータ回路におい
ては出力信号φ。の変化している時間の大部分で定電流
特性になっているので、出力信号φ。の立上がり、立下
がシは従来例の場合よりも緩やか且つ直線的になってい
る。

なお、前記各実施例では定電流用のトランゾスタを出力
ノードと負荷用あるいは駆動用トランジスタとの間に挿
入する場合を示したが、これに限らず、チップ内電源ノ
ードと負荷用トランジスタとの間あるいはチップ内接地
電位ノードと駆動用トランジスタとの間に定電流用のト
ランジスタを挿入するようにしてもよい。また。

定電流特性を利用する素子として、上記Ｎチャネルデプ
レッション型トランジスタに限らず、Ｐチャネルデプレ
ッション型トランゾスタやその他の定電流特性を持たせ
ることができる素子を用いることができ、複数の素子の
組み合わせからなる定電流回路を用いてもよい。

〔発明の効果〕

上述したように本発明の集積回路におけるインバータ回
路によれば、出力ノードとチップ内電源ノードとの間お
よび出力ノードとチップ内接地ノードとの間の少なくと
も一方で負荷用ＭＯ８トランジスタまたは駆動用ＭＯＳ
トランゾスタに直列に定電流回路を挿入接続したので、
出力信号の変化時におけるチップ内電流電圧の振幅変動
を抑制することができ、チップ内回路の動作電源マーシ
ンの向上、誤動作や動作不能の防止を図シ、集積回路の
動作の信頼性を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る集積回路のクロック発
生回路を示す回路図、第２図は同じく他の実施例に係る
クロック発生回路を示す回路図、第３図および第５図は
第１図中のインバータ回路の変形例を示す回路図、第４
図および第６図は第２図中のインバータ回路の変形例を
示す回路図、第７図は第５図のインバータ回路とチップ
内配線によるインピーダンス成分とを含む回路を示す回
路図、第８図（ａ）　Ｉ　（ｂ）は第７図に示した回路
の動作に伴なう出力電流変化とその微分値およびチップ
内電源電圧変化を示す波形図、第９図および第１０図は
それぞれ従来の集積回路におけるクロック発生回路を示
す回路図、第１１図および第１２図はそれぞれ第９図お
よび第１０図の回路の動作波形を示す図、第１３図は従
来のダイナミック型ＲＡＭのクロック発生回路に用いら
れるインバータとチップ内配線によるインピーダンス成
分とを含む回路を示す回路図、第１４図（ａ）　、　（
ｂ）は第１３図に示した回路の動作に伴なう出力電流変
化とその微分値およびチップ内電源電圧変化を示す波形
図である。 ｖｃｅ′・・・チップ内電源電位、Ｖｏ／・・・チップ
内接地電位、ＱｘｅＱｔ’・・・負荷用トランジスタ、
Ｑｓ　　＃　Ｑｓ’　・・・駆動用トランジスタ、Ｑｓ
　　ａ　Ｑｓ’　駿Ｑ４＃Ｑ４’・・・定電流用トラン
ジスタ、Ｎ、・・・出カノード。

Claims (3)

【特許請求の範囲】
1. （１）集積回路チップ内の電源電位ノードと接地電位ノ
   ードとの間に負荷用のＭＯＳトランジスタおよび駆動用
   のＭＯＳトランジスタとが直列に接続され、さらに上記
   両トランジスタ相互間の出力ノードと前記電源電位ノー
   ドとの間および上記出力ノードと前記接地電位ノードと
   の間の少なくとも一方で前記負荷用のＭＯＳトランジス
   タまたは駆動用のＭＯＳトランジスタに直列に定電流回
   路が挿入接続されてなることを特徴とする集積回路にお
   けるインバータ回路。
2. （２）前記定電流回路はゲート・ソース相互が接続され
   たＮチャネルデプレッション型またはＰチャネルデプレ
   ッション型のＭＯＳトランジスタであることを特徴とす
   る前記特許請求の範囲第１項記載の集積回路におけるイ
   ンバータ回路。
3. （３）ダイナミックＲＡＭにおけるプリチャージ信号発
   生回路の最終出力段に用いられていることを特徴とする
   前記特許請求の範囲第１項記載の集積回路におけるイン
   バータ回路。