JPH04146650A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体集積回路装置に関し、さらに特定的
には、半導体基板上に複数の論理セルが設けられ、各論
理セルが互いに接続されることにより、所望の機能を実
現するような半導体集積回路装置に関する。

［従来の技術］ 第１０図は、スタンダードセルを用いた従来の半導体集
積回路装置のレイアウトの一例を示す図である。図にお
いて、半導体基板１の上には、スタンダードセル列２と
配線領域３とが交互に配置されている。各スタンダード
セル列２は、複数のスタンダードセルを横方向に並べて
配置したものである。各スタンダードセルは、ＮＡＮＤ
、Ｎ。

Ｒ，カウンタ、ラッチ等の基本的な論理セルである。各
スタンダードセルは、それぞれの縦方向における高さが
同一の高さに選ばれている。

通常、上記のようなスタンダードセルは、ＣＡＤ（Ｃｏ
ｍｐｕｔｅｒ　　Ａｉｄｅｄ　　Ｄｉｓｉｇｎ）を用い
た自動設計システムによって自動配置配線される。すな
わち、自動設計システムは、予めデータファイル内に登
録された複数種類のスタンダードセルの中から、所望の
機能を実現するために必要なスタンダードセルを選びだ
し、半導体基板１の上に自動的に配置する。続いて、自
動設計システムは、半導体基板１の上に規則的に配列さ
れた各スタンダードセルに対して所定の配線を施す。こ
れによって、所望の機能を有する半導体集積回路装置が
自動的に設計される。なお、上記のようなスタンダード
セルの配置および配線動作は、自動配置配線プログラム
に従って実行される。

上記のごとく、自動配置配線プログラムによって半導体
集積回路装置を設計する場合、特定のノードの配線長か
どの程度になるかは、自動配置配線を行なった後でしか
わからない。そのため、各スタンダードセルは、ワース
トケース（配線長が最も長くなった場合）においても十
分な出力駆動能力を有するように設計されている。しか
し、自動配置配線の結果、配線長がワーストケースに達
しない短い配線長のみで実現された場合においては、各
スタンダードセルの出力駆動能力か必要以上に大きくな
ってしまう。この場合、各スタンダードルに流れる不所
望な電流（たとえばＣＭＯ８回路特有の貫通電流）か必
要以上に大きくなり、消費電力の増大を招き、好ましく
ない。また、貫通電流は、半導体集積回路装置の電源ラ
インにノイズを発生させる原因となる。そのため、同じ
基板上にアナログ回路を搭載しているアナログ・ディジ
タル混載集積回路装置においては、貫通電流の増大が回
路動作２回路特性に悪影響を与えることになる。

消費電力およびノイズの増大之いう上記のような問題は
、あるクロック周波数で動作させることを想定して設計
された半導体集積回路装置を、設計時より低いクロック
周波数で動作させた場合にも生じる。さらに、上記と同
様の問題は、ゲートアレイ等の固定サイズのトランジス
タを用いる集積回路装置や、マルチプライヤ、メモリ等
の既存の論理セルを別の集積回路に再利用する場合など
にも生じる。

以上説明した問題点を、第１１図に示すＣＭＯＳインバ
ータを例にしてより具体的に説明する。

第１１図に示すＣＭＯＳインバータ４は、ＰチャネルＭ
Ｏ３電界効果トランジスタ（以下、単にトランジスタと
いうときは電界効果トランジスタを意味するものとする
）５と、ＮチャネルＭＯＳトランジスタ６とによって構
成されている。これらＰチャネルＭＯＳトランジスタ５
とＮチャネルＭＯＳトランジスタ６は、電源７（その電
圧値はＶｄｄ）と接地ＧＮＤとの間に直列に接続されて
介挿されている。ＰチャネルＭＯＳトランジスタ５およ
びＮチャネルＭＯＳトランジスタ６の各ゲートは、入力
端子８に接続されている。ＰチャネルＭＯ３）ランジス
タ５のドレインとＮチャネルＭＯＳ）ランジスタロのド
レインとの接続点は、出力端子９に接続されている。こ
のような構成を有するＣＭＯＳインバータ４は、その出
力端子９に負荷容量Ｃｏを有している。この負荷容量Ｃ
。

は、配線容量と次段の入力容量と和の容量である。

第１２図は、第１１図に示すＣＭＯＳインバータの入出
力特性を示すグラフである。なお、第１２図においては
、ＣＭＯＳインバータ４の貫通電流を破線で示している
。通常、ＰチャネルＭＯＳトランジスタ５およびＮチャ
ネルＭＯＳ）ランジスタロの各しきい値電圧は、約ＩＶ
程度であるので、入力電圧がＩＶ〜（Ｖｄｄ−１）Ｖの
範囲においては、ＰチャネルＭＯＳトランジスタ５およ
びＮチャネルＭＯ８Ｉ−ランジスタロかともにオンし、
負荷容量ＣＯを充放電するのに必要な電流以外に、電源
７からＰチャネルＭＯＳトランジスタ５およびＮチャネ
ルＭＯＳトランジスタ６の直列回路を通って接地ＧＮＤ
に電流が流れる。この電流が、貫通電流である。負荷容
量の充電電流、負荷容量の放電電流１貫通電流のすべて
は、ＰチャネルＭＯＳトランジスタ５およびＮチャネル
ＭＯＳトランジスタ６のトランジスタサイズＷ／Ｌに比
例する。ここで、Ｗはトランジスタのチャネル幅であり
、Ｌはトランジスタのチャネル長である。

Ｗ／Ｌの値が大きくなれば、ＰチャネルＭＯＳトランジ
スタ５およびＮチャネルＭＯＳトランジスタ６の各オン
抵抗が小さくなり、より多くの電流を流すことができる
。

したがって、負荷容１１Ｃｏがワーストケースの場合を
想定して各トランジスタ５および６のトランジスタサイ
ズＷ／Ｌの値を大きく設計すると、当然、貫通電流の値
も大きくなる。しかし、自動配置配線の結果、負荷容量
Ｃｏがワーストケ・−スよりも小さくなった場合は、貫
通電流が不所望に大きくなりすぎ、無駄な消費電力が増
大する。

また、あるクロック周波数（たとえば２０ＭＨ２）で動
作するときに負荷容量ＣＯを十分に充放電できるように
設計されたＣＭＯＳインバータ４を、設計時よりも低い
クロック周波数（たとえば１０ＭＨｚ）で動作させると
、各トランジスタ５゜６のトランジスタサイズＷ／Ｌが
必要以上に大きくなっているため、貫通電流が不所望に
大きくなりすぎる。また、負荷容量ＣＯに対するＣＭＯ
Ｓインバータ４の駆動能力が必要以上に大きくなってい
るため、ＣＭＯＳインバータ４の出力波形の立上がり／
立下がりが必要以上に急峻になる。出力波形の急峻な変
化は、リンギング等のノイズを発生しやすくなるので、
回路の誤動作を招き好ましくない。

［発明が解決しようとする課題］ 以上説明したごとく、従来の半導体集積回路装置におい
ては、論理セルの駆動能力が必要以上に大きくなりすぎ
る場合があり、消費電力の増大やノイズの増加を招くと
いう問題点があった。

それゆえに、この発明の目的は、論理セルの駆動能力を
常に最適な値に設定することができ、それによって消費
電力の増大やノイズの増加を防止することのできる半導
体集積回路装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、第１の基準電位
源と第２の基準電位源とに結合されて所定の論理動作を
行なう論理セルが複数組合わされて所定の論理機能を達
成する。さらに、この発明に係る半導体集積回路装置は
、バイアス電圧発生手段と、電流値制限手段とを備えて
いる。バイアス電圧発生手段は、電流値設定用のバイア
ス電圧を発生する。電流値制限手段は、第１および／ま
たは第２の基準電位源と論理セルとの間に流れる電流の
値を、バイアス電圧により設定される値以下に制限する
。

［作用］ この発明においては、論理セルに流れる電流が、電流値
制限手段によって、バイアス電圧により設定される値以
下に制限される。これによって、論理セルが本来有して
いる駆動能力が、最適な値に制限され、消費電力および
ノイズが低減される。

［実施例］ 第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この第１図に示す実施例は、第１０図に
示す半導体集積回路装置のように、自動配置配線プログ
ラムによって、半導体基板１上にスタンダードセルが規
則的に配列され、かつ各スタンダードセルに対して所定
の配線か施されることにより、所望の機能を実現するよ
うな半導体集積回路装置として構成されている。各スタ
ンダードセル２ａ〜２Ｃは、それぞれ、電源７と結合さ
れるとともに、接地ＧＮＤと結合される。また、各スタ
ンダードセル２ａ、２ｂおよび２Ｃと接地ＧＮＤとの間
には、それぞれ、電流値制限手段としての可変電流源１
０ａ、１０ｂおよび１０Ｃか介挿されている。各可変電
流源１０ａ〜１０Ｃには、バイアス電圧発生回路１１か
らのバイアス電圧かバイアスライン１２を介して供給さ
れている。各可変電流源１０ａ〜１０ｃは、バイアスラ
イン１２を介して供給されるバイアス電圧に応じて、各
スタンダードセル２ａ〜２ｃに流れる電流値を制限する
。

第２図は、第１図に示す実施例のより具体的な回路構成
の一例を示す図である。図において、この第２図に示す
半導体集積回路装置では、スタンダードセル２ａがＣＭ
ＯＳインバータとして構成され、スタンダードセル２ｂ
がＮＡＮＤゲートとして構成され、スタンダードセル２
ｃがＮＯＲゲートとして構成されている。なお、これら
ＣＭＯＳインバータ、ＮＡＮＤゲート、ＮＯＲゲートの
回路構成は、従来から周知であるため、各スタンダード
セル２ａ〜２ｃのより詳細な回路構成の説明は省略する
。可変電流源１０ａ〜１０ｃは、それぞれＮチャネルＭ
ＯＳトランジスタ１３を含む。

これらＮチャネルＭＯＳトランジスタ１３の各ドレイン
は対応するスタンダードセル２ａ〜２Ｃに接続され、各
ソースは接地ＧＮＤに接続されている。また、これらＮ
チャネルＭＯＳ）ランジスタ１３のゲートは、バイアス
ライン１２に接続されている。バイアス電圧発生回路１
１は、定電流源１４とＮチャネルＭＯＳ）ランジスタ１
５とを含む。定電流源１４は、電源７とＮチャネルＭＯ
Ｓトランジスタ１５のドレインとの間に介挿されている
。ＮチャネルＭＯＳ）ランジスタ１５のソースは接地Ｇ
ＮＤに接続されている。また、ＮチャネルＭＯＳ）ラン
ジスタ１５のドレインとゲートは共通接続され、その共
通接続点はバイアスライン１２に接続されている。

次に、第１図および第２図に示す実施例の動作を説明す
る。

各可変電流源１０ａ〜１０ｃを構成するＮチャネルＭＯ
３Ｉ−ランジスタ１３に流れる電流値は、バイアスライ
ン１２を介し°て供給されるバイアス電圧■８によって
制御することができる。バイアス電圧ｖＢを発生するバ
イアス電圧発生回路１１では、定電流源１４から定電流
１［１をトランジスタ１５に流し込むときに生じるトラ
ンジスタ１５のゲート・ソース間電圧ＶＧｓをバイアス
電圧ＶＢとして用いている。これによって、トランジス
タ１５と各可変電流源１０ａ〜１０ｃにおけるトランジ
スタ１３とが、いわゆるカレントミラー回路を構成する
ことになる。したがって、トランジスタ１５のサイズ（
Ｗ／Ｌ）＋ｓとトランジスタ１３のサイズ（Ｗ／Ｌ）＋
３との比をγとすると、つまり、 （Ｗ／　Ｌ　）　＋　ｓ　／　（Ｗ／　Ｌ　）　＋　ｓ
　−γとすると、トランジスタ１３の電流値はγ・Ｉａ
となる。

第３図は、第２図におけるトランジスタ１３のドレイン
・ソース間に流れる電流ＩＤＳと、トランジスタ１３の
ドレイン電圧ＶＤＳとの関係を示すグラフである。この
第３図のグラフは、一般のＭＯＳ）ランジスタにおける
ｖｏｓ　　　ＩＤＳ直線に等しい。この第３図を参照す
れば、トランジスタ１３の動作点が接地電圧ＯＶから電
源電圧Ｖｄｄまで動いても、電流ＩＤｓはある値以上に
ならないことがわかる。つまり、トランジスタ１３によ
って各スタンダードセル２ａ〜２Ｃから接地ＧＮＤに流
れる電流の値が制限されている。換言すれば、各トラン
ジスタ１３は、電流リミッタ機能を有している。また、
バイアス電圧Ｖａを高くすると、電流ＩＤＥは第３図に
点線で示すように大きくなる。このように、バイアス電
圧ＶＢを変えることで、各可変電流源１０ａ〜１０ｃに
おけるリミット電流値を変えることができる。

上記のように、可変電流源１０ａ〜１０ｃは、各スタン
ダードセル２ａ〜２Ｃから接地ＧＮＤに流れ込む電流値
を制限することにより、各スタンダードセル２ａ〜２ｃ
の駆動能力を制限している。

また、可変電流源１０８〜１０ｃにおける制限電流値は
、バイアス電圧Ｖ８の値に応じて変化する。

したかって、バイアス電圧ＶＢを適当な値に設定するこ
とにより、各スタンダードセル２ａ〜２Ｃの駆動能力を
最適な値に制御することができる。

これによって、各スタンダードセル２ａ〜２Ｃにおける
消費電力およびノイズが低減される。なお、バイアス電
圧ＶＢは、バイアス電圧発生回路１１における定電流源
１４の供給電流量ＩＦＳを適当な値に選ぶことにより最
適値に設定することができる。

第４Ａ図は、第１図および第２図に示す実施例における
スタンダードセルおよび可変電流源を半導体基板上で構
成する場合のレイアウトの一例を示す図である。第４Ｂ
図および第４Ｃ図は、第４Ａ図の等価回路図である。な
お、第４Ｂ図は各トランジスタ素子および配線の配置が
第４Ａ図のレイアウトと二次元的に対応するように書か
れた等価回路図であり、第４Ｃ図は第２図に示す実施例
との対応関係が明確になるように第４Ｂ図に示す等価回
路図を書直したものである。したがって、第４Ｂ図と第
４Ｃ図は、電気的に全く同等の回路を示している。

第４Ｂ図および第４Ｃ図かられかるように、第４Ａ図の
回路では、ＣＭＯＳインバータがスタンタートセルとし
て用いられている。このＣＭＯ８インバータは、Ｐチャ
ネルＭＯ５）ランジスタ２１とＮチャネルＭＯＳ）ラン
ジスタ２２とによって構成されている。第４Ａ図におい
て、半導体基板上には、不純物拡散層３１ａ〜３１ｅが
所定の領域に設けられている。不純物拡散層３１ａはＰ
チャネルＭＯＳトランジスタ２１のドレインに対応し、
不純物拡散層３１ｂはＰチャネルＭＯＳトランジスタ２
１のソースに対応し、不純物拡散層３１ｃはＮチャネル
ＭｏＳトランジスタ２２のドレインに対応し、不純物拡
散層３１ｄはＮチャネルＭＯＳ）ランジスタ２２のソー
スおよびＮチャネルＭＯＳトランジスタ１３のドレイン
に対応し、不純物拡散層３１ｅはＮチャネルＭＯＳトラ
ンジスタ１３のソースに対応している。ゲートポリシリ
コン配線層３２ａは、その一端か不純物拡散層３１ａと
３１ｂとの間に延びており、その他端が不純物拡散層３
１Ｃと３１ｄとの間に延びている。

したがって、ゲートポリシリコン配線層３２ａは、その
一端がＰチャネルＭＯＳトランジスタ２１のゲート電極
として用いられ、その他端かＮチャネルＭＯＳトランジ
スタ２２のゲート電極として用いられている。ゲートポ
リシリコン配線層３２ｂは、その一端が不純物拡散層３
１ｄと３１ｅとの間に延びている。したがって、ゲート
ポリシリコン配線層３２　ｂの一端によってＮチャネル
ＭＯＳトランジスタ１３のゲート電極が構成されている
。

第１のアルミ配線層３３ａおよび３３ｂは、互い平行に
かつ縦方向に延びて形成されている。第１のアルミ配線
層３３ａはスタンダードセルとしてのＣＭＯＳインバー
タへの入力信号線を構成している。一方、第１のアルミ
配線層３３ｂは、当該ＣＭＯＳインバータの出力信号線
を構成している。

第１のアルミ配線層３３ａおよび３３ｂの上には、さら
に第２のアルミ配線層３４８〜３４ｆが形成されている
。第２のアルミ配線層３４ａ〜３４ｃは、それぞれが互
いに平行で、かつ第１のアルミ配線層３３ａ、３３ｂと
直交するように配置されている。第１のアルミ配線層３
４ａは、電源ラインを構成し、コンタクトホールＣＨＩ
を介して不純物拡散層３１ｂと接続されている。第２の
アルミ配線層３４ｂは接地ラインを構成し、コンタクト
ホールＣＨ２を介して不純物拡散層３１ｅと接続されて
いる。第２のアルミ配線層３４ｃはバイアスライン１２
を構成し、コンタクトホールＣＨ３を介してゲートポリ
シリコン配線層３２ｂと接続されている。第２のアルミ
配線層３４ｄは不純物拡散層３１ａと第１のアルミ配線
層３３ｂとを接続するために設けられ、第２のアルミ配
線層３４ｅはゲートポリシリコン配線層３２ａと第１の
アルミ配線層３３ａとを接続するために設けられ、第２
のアルミ配線層３４ｆは不純物拡散層３１Ｃと第１のア
ルミ配線層３３ｂとを接続するために設けられている。

通常、スタンダードセルにおいては、電源ライン（第２
のアルミ配線層３４ａで構成される）および接地ライン
（第２のアルミ配線層３４ｂで構成される）は、すべて
のセルで同じ位置に配置され、また同じ幅に形成される
。これによって、スタンダードセルを隣接配置するだけ
で、電源ラインおよび接地ラインが接続される。第４Ａ
図に示すスタンダードセルにおいては、さらに、バイア
スライン１２を構成する第２のアルミ配線層３４Ｃが各
セル間で同じ位置に配置され、また同じ幅に形成される
。これによって、バイアスラインを電源ラインおよび接
地ラインと同じ配線工程で形成することができ、バイア
スラインのためだけの配線工程を設ける必要がなくなる
。

第５図は、この発明の他の実施例の構成を示す回路図で
ある。第１図および第２図に示す実施例では可変電流源
が各スタンダードセルの接地側に設けられていたが、こ
の第５図の実施例では可変電流源が各スタンダードセル
の電源側に設けられている。すなわち、可変電流源１０
８′は、電源７とスタンダードセル２ａとの間に介挿さ
れたＰチャネルＭＯＳトランジスタ４１によって構成さ
れている。このＰチャネルＭＯ３）ランジスタ４１は、
そのゲートにバイアスライン１２′を介してバイアス電
圧発生回路５０からのバイアス電圧を受ける。バイアス
電圧発生回路５０は、ＰチャネルＭＯＳトランジスタ５
１と定電流源１４とによって構成されている。Ｐチャネ
ルＭＯＳトランジスタ５１のソースは電源７に接続され
ている。

ＰチャネルＭＯ３）ランジスタ５１のドレインと接地Ｇ
ＮＤとの間には、定電流源１４が介挿されている。Ｐチ
ャネルＭＯＳトランジスタ５１のゲートとドレインは共
通接続され、その共通接続点はバイアスライン１２′に
接続されている。

第６図は、この発明のさらに他の実施例の構成を示す回
路図である。この第６図の実施例では、可変電流源が各
スタンダードセルの電源側および接地側の両方に設けら
れている。電源側に設けられた可変電流源１０ａ′にお
けるＰチャネルＭＯＳトランジスタ４１は、そのゲート
にバイアスライン１２′を介してバイアス発生回路６０
からバイアス電圧ＶＢＩを受ける。また、接地側に設け
られた可変電流源１０ａにおけるＮチャネルＭＯＳトラ
ンジスタ１３は、そのゲートにバイアスライン１２を介
してバイアス電圧発生回路６０からバイアス電圧ＶＢ２
を受ける。バイアス電圧発生回路６０は、定電流源１４
と、ＮチャネルＭＯＳトランジスタ１５と、Ｐチャネル
ＭＯ３）ランジスタ５１と、ＮチャネルＭＯＳトランジ
スタ６１とを含む。定電流源１４は、電源７とＮチャネ
ルＭＯ８）ランジスタ１５のドレインとの間に介挿され
ている。ＮチャネルＭＯＳトランジスタ１５のソースは
接地ＧＮＤに接続されている。ＮチャネルＭＯＳトラン
ジスタ１５のドレインとゲートは共通接続され、その共
通接続点はバイアスライン１２に接続されている。Ｐチ
ャネルＭＯＳトランジスタ５１は、そのソースが電源７
に接続され、そのドレインがＮチャネルＭＯＳトランジ
スタ６１のドレインに接続されている。ＰチャネルＭＯ
Ｓトランジスタ５１のドレインとゲートは共通接続され
、その共通接続点はバイアスライン１２′に接続されて
いる。ＮチャネルＭＯ５）ランジスタロ１は、そのソー
スが接地ＧＮＤに接続され、そのゲートがバイアスライ
ン１２に接続されている。この第６図の実施例のように
、各スタンダードセルの電源側および接地側の両方に可
変電流源ｌＱａ’　　　１０ａを設けた場合、第２図ま
たは第５図の実施例のように接地側または電源側の一方
にのみ可変電流源を設けるものに比べて、より細かくス
タンダードセルの駆動能力を制御できる点で好ましい。

また、スタンダードセルが負荷容量を充電するときおよ
び放電させるときのいずれの波形も改善できる点で好ま
しい。

第７図は、この発明のさらに他の実施例の構成を示すブ
ロック図である。第１図および第２図の実施例では、各
スタンダードセルごとに可変電流源を設けるようにした
が、この第７図の実施例では、隣接配置された複数のス
タンダードセル２ａ〜２ｅに対して１つの可変電流源１
０か共通的に設けられている。すなわち、可変電流源１
０は、各スタンダードセル２ａ〜２ｅの共通接地ライン
Ｌ１と接地ＧＮＤとの間に介挿されている。この可変電
流源１０は、たとえばＮチャネルＭＯＳトランジスタ１
３によって構成される。ＮチャネルＭＯ５）ランジスタ
１３は、そのドレインが接地ラインＬ１に接続され、そ
のソースが接地ＧＮＤに接続され、そのゲートにバイア
スライン１２が接続されている。なお、可変電流源は、
各スタンダードセル２ａ〜２ｅに共通の電源ラインＬ２
と電源７との間に介挿されてもよい。

第７図に示す実施例のごとく、複数のスタンダードセル
に対して１つの可変電流源１０を共通的に配置した場合
は、可変電流源１０を構成するＮチャネルＭＯ３ｔ−ラ
ンジスタ１３のサイズを、第２図におけるＮチャネルＭ
Ｏ３）ランジスタ１３のサイズよりも大きくしておく必
要がある。また、第７図に示す実施例では、各スタンダ
ードセル２ａ〜２ｅが同時に動作すれば、その貫通電流
を所定値以下に制限することができるが各スタンダード
セルが別々に動作すると、各スタンダードセルにおける
貫通電流の総和のピーク値がＮチャネルＭＯＳトランジ
スタ１３のトランジスタサイズで決まるリミット値に達
しない限り、電流リミット機能が働かない。そのため、
ピーク電流あるいは最大電流を抑えることはできるが、
個々のスタンダードセルに対して可変電流源を設けた場
合に比べて平均電力は大きくなる。したがって、各スタ
ンダードセルごとに可変電流源を設けた第１図および第
２図の実施例の方が、複数のスタンダードセルに対して
共通的な１個のスタンダードセルを設けた第７図に示す
実施例よりも、消費電力軽減の観点から好ましい。

以上説明した実施例では、スタンダードセルを用いた半
導体集積回路装置にこの発明を適用するようにしたが、
既開発の論理セル、たとえばＡＬＵや、マルチプライヤ
や、メモリのセンスアンプや、出力バッフ７などを有す
る半導体集積回路装置にこの発明を適用するようにして
もよい。この場合、開発当初に想定されたスピードより
も遅いスピードで低開発論理セルを再利用する場合に、
消費電力の無駄をなくし、ノイズの軽減を図ることがで
きる。この場合の構成の一例を、第８図に示しておく。

第８図の実施例では、低開発論理セル２００ａ、２００
ｂ、・・・のそれぞれに対して、可変電流源１０ａ、１
０ｂ、・・・が設けられている。

すなわち、この第８図の実施例は、第２図に示す実施例
におけるスタンダードセルが既開発の論理セルに置換え
られただけで、その他の構成は、第２図に示す実施例と
同様である。

さらに、半導体集積回路装置全体に対して電流制限を行
なうように、半導体チップの接地ラインと接地との間ま
たは電源ラインと電源との間に可変電流源を挿入するよ
うにしてもよい。

なお、バイアス電圧発生回路中の定電流源１４に流れる
定電流の値は、半導体集積回路装置の使用スピードに応
じて調整してやる必要がある。この定電流値の決め方を
、第９図に示す回路図を参照して説明する。なお、第９
図に示す回路図の構成は、第６図に示す実施例の回路構
成と同様である。

たとえば、周波数ｆＯて動作させることを想定して設計
された論理セルを、周波数ｆ、て動作させる場合を考え
る。周波数ｆ、のときのバイアス電圧ＶＢＯによる電流
リミット値をＩＯとすれば、負荷容量Ｃ１を充電すると
きの波形のライズタイムＴｒは、次式（１）で求められ
る。

Ｔｒ＝（ＣＬ−Ｖｄｄ）／Ｉｏ　　　−（１）上式（１
）は、以下のようにして導かれる。

Ｑ＝Ｉｏ　−Ｔｒ Ｑ−Ｃ，・Ｖｄｄ 、°、Ｔ　ｒ二（Ｃ，・Ｖ　ｄ　ｄ）　／　Ｉ　。

（なお、Ｑは負荷容量ＣＬの蓄積電荷を示す。）上式（
１）で求められるライズタイムＴｒは、クロック周期１
　／　ｆ　ｏよりも短くなければならないので、次式（
２）の条件が満たされなければならない。

Ｔｒ＜１／ｆｏ　　　　　　　　　　−（２）１周期中
に信号が伝搬しなければならない論理セルの段数をＮ（
たとえばＮ−５）とすると、上式（２）で示される条件
は、次式（３）で示される条件となる。

Ｎ−Ｔｒ＜１／ｆｏ　　　　　　　　−（３）実際は、
設計マージンを２０％はど見積もるため、上式（３）の
左辺にマージン係数Ｍ（Ｍ＞１：たとえば、Ｍ−１，２
）を掛けて、上式（３）の条件を次式（４）の条件とす
る必要がある。

ＭやＮ−Ｔｒ＜１／ｆｏ　　　　　　−（４）したがっ
て、上式（１）、　　（４）から、次式（５）さらには
次式（６）の条件式が求められる。

Ｍ−Ｎ・　（ＣＬ−ｖｄｄ／１ｏ）Ｓ１／ｆ。

・・・（５） 、’、Ｉｏ　＞Ｍ−Ｎ−ｃＬ　−Ｖｄｄ−ｆｏ　−（６
）簡単のために、ＩＯ−Ｍ−Ｎ−ＣＬ−Ｖｄｄ−ｆｏと
すると、半導体集積回路装置を周波数ｆ１で使うときの
リミット値Ｉ、は、次式（７）により求められる。

１、−Ｍ−ＮφＣＬ−Ｖｄｄ−ｆ、　　　・・・（７）
したかって、上式（６）、　　（７）から、次式（８）
が得られる。

Ｉ　＋　／　Ｉｏ　−ｆ　＋　／　ｆｏ　　　　　　−
（８）半導体集積回路装置の設計当初においては、上式
（６）を目安に定電流源１４の電流値ＩＯを決めてやり
、設計当初よりも遅い周波数で半導体集積回路装置を動
作させる場合には上式（８）に従って定電流源１４の電
流値！、を決めればよい。

［発明の効果］ 以上のように、この発明によれば、実際の最大負荷容量
が設計当初に想定された最大負荷容量よりも小さくなっ
た場合であっても、また、論理セルを設計当初に想定さ
れた最高動作速度よりも遅い速度で動作させる場合であ
っても、消費電力の増大をなくし、ノイズを低減するこ
とができる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示すブロック図
である。 第２図は、第１図に示す実施例の具体的構成の一例を示
す回路図である。 第３図は、第１図および第２図に示す実施例の動作を説
明するためのグラフである。 第４Ａ図は、スタンダードセルおよび可変電流源を半導
体基板上で実現する場合のレイアウトの一例を示す図で
ある。 第４Ｂ図および第４Ｃ図は、第４Ａ図に示す集積回路の
等価回路図である。 第５図は、この発明の他の実施例の構成を示す回路図で
ある。 第６図は、この発明のさらに他の実施例の構成を示す回
路図である。 第７図は、この発明のさらに他の実施例の構成を示すブ
ロック図である。 第８図は、この発明のさらに他の実施例の構成を示すブ
ロック図である。 第９図は、バイアス電圧発生回路における定電流源の電
流値の決め方を説明するための回路図である。 第１０図は、スタンダードセルを用いた従来の半導体集
積回路装置のレイアウトの一例を示す図である。 第１１図は、スタンダードセルの一例のＣＭＯＳインバ
ータを示す回路図である。 第１２図は、第１１図に示すＣＭＯＳインバータの入出
力特性を示すグラフである。 図において、１は半導体基板、２ａ〜２ｅはスタンダー
ドセル、７は電源、ＧＮＤは接地、１０ａ　〜１０ｃ、
１０ａ’　、１０は可変電流源、１１゜５０．６０はバ
イアス電圧発生回路、２００ａ。 ２００ｂは既開発の論理セルを示す。 第３図 第４Ａ図 第４Ｂ図 ′：ＩＪ４Ｃ図 Ｎ０ ｅＮυ 第ｑ図 、６０

Claims (1)

1. 【特許請求の範囲】 　第１の基準電位源と第２の基準電位源とに結合されて
   所定の論理動作を行なう論理セルが複数組合わされるこ
   とにより、所定の論理機能を達成する半導体集積回路装
   置であって、 電流値設定用のバイアス電圧を発生するためのバイアス
   電圧発生手段、および 前記第１および／または第２の基準電位源と前記論理セ
   ルとの間に流れる電流の値を、前記バイアス電圧により
   設定される値以下に制限するための電流値制限手段を備
   える、半導体集積回路装置。