JPS58133038A - インバ−タ回路 - Google Patents

インバ−タ回路

Info

Publication number
JPS58133038A
JPS58133038A JP57016122A JP1612282A JPS58133038A JP S58133038 A JPS58133038 A JP S58133038A JP 57016122 A JP57016122 A JP 57016122A JP 1612282 A JP1612282 A JP 1612282A JP S58133038 A JPS58133038 A JP S58133038A
Authority
JP
Japan
Prior art keywords
circuit
inverter circuit
level
auxiliary
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57016122A
Other languages
English (en)
Other versions
JPH0158896B2 (ja
Inventor
Kazuo Nakaizumi
中泉　一雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57016122A priority Critical patent/JPS58133038A/ja
Priority to DE8383300557T priority patent/DE3364806D1/de
Priority to EP83300557A priority patent/EP0086090B1/en
Priority to US06/463,420 priority patent/US4628218A/en
Publication of JPS58133038A publication Critical patent/JPS58133038A/ja
Publication of JPH0158896B2 publication Critical patent/JPH0158896B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はインバータ回路に関する。
インバータ回路は論理回路の基本となる重要な電子（９
）路である。最近の半導体集積回路の大容量化、多くの
応用回路の集積化等によりそれが回路内でのレベル変換
更には外部負荷を駆動するための変換等益々重要となっ
ている。
かかるインバータ回路において、例えば相補型電界効果
トランジスタ（Ｃ−ＭＯＳという）で形成されたメモリ
のアドレスインバータのような回路では、入力信号の反
転動作時に流れる電源電流（ＩＤＤという）のピーク電
流が大きくなるために、メモリ素子として要求されてい
るＩＤＤのピーク値を超過する場合も起ることによシ、
このＩＤＤのピーク値をいかにして小さくできるかとい
うことが一つの大きな問題となっている。
次に、図面を用いこの問題点について更に詳しく説明す
る〇 第１図は従来のＣ−ＭＯＳを用いたインバータるＯＮチ
ャンネル型電界効果トランジスタ（Ｎｃｈ−ＦＥＴとい
う）　ＱｌとＰチャンネル盤電界効果トランジスタ（Ｐ
ｃｈ−ＦＥＴという）Ｑ３とがドレインを共通接続され
て出力端子３ｔ−形成し、ＦＥＴＱＩのソースはＶｓｓ
電源端子（ここでは接地端子）に、ＦＥＴＱｔのソース
はＶＤＤ電源端子４（ここではＶＤＤは正の電圧）に接
続され、双方のゲートは共通接続されて入力端子２を形
成している。なお容量Ｃｘ、Ｉｌｉ負荷容量である・入
力信号φ！暦が＠１＃レベル（ζこでは高電圧ＶＤＤレ
ベル）にある間はＦＥＴＱｔがオンし、出力信号φ０υ
丁は＠０”レベル（■ｓｓレベル＞を保ち、ＦＥＴＱＩ
はオフしているので電源電流ＩＤＤは流れない。次に、
入力信号φ！Ｎが＠１ｎレベルから＠０”レベル（ここ
では低電圧（Ｖｌ１８　、　Ｏボルト）レベル）に移行
し始め入力信号φＩＮの電圧がＶＤＤ−ＩＶτＰＩ（Ｖ
丁ｐａｒｃｈ−ＦＥＴのしきい値電圧）まで低下すると
、ＦＥＴＱｚがオンし電源電流ＩＤＤが流れ始め、出力
信号φＯＵテの電圧はＦＥＴＱｒとＱ２との能力比によ
って定められる。そして出力信号φＯＵ丁の電圧が上昇
するにつれて負荷容量ＣＬが駆動され、充電電流ＩＤＤ
ＬがＶＤＤ電源端子からＦ　Ｅ　Ｔ　Ｑ２をとおして流
れるので大きなＩＤＤが流れることになる。次いで、入
力信号φｘＮが＠０”レベルに近づきその電圧がＶＴＮ
（Ｎｃｈ−ＦＥＴのしきい値電圧）以下になるとＦＥＴ
ＱｌはオフしＦＥＴＱＩ？とおる電源電流成分（ＩＤＤ
Ｏという）は流れなくなシ、そして入力信号φＩＮが＠
Ｏ″　　レベルに達すると出力信号φＯＵＴ　４　＠１
”レベルに達し、ＩＤＤも流れなくなる。籐２図にはＩ
ＤＤ中の負荷容量ＣＬの充電電流成分ＩＤＤＬの動作波
形を示しであるが、大きなピーク値を有する＃１は対称
性のある波形となる。この充電電流ＩＤＤＬのピーク値
は負荷容量ＣＬが大きい程大きくな〕、前述のように例
えばメモリ素子のようにピーク電流値に制限のある場合
には、特にこのＩＤＤＬのピーク値を減少させることが
問題となる。
従来、とのＩＤＤＬのピーク値を減少させる方法として
は、インバータの入力信号電圧のレベル反転に賛する時
間（スイッチング時間）を長く、従って負荷容量ＣＬの
充電時間を長くして、その代り小さなピーク値の充電電
流ＩＤＤＬでも容量ＣＬの充電ができるようにする方法
がとられている。
従ってインバータの応答時間（第２図のｂ　−ｔｇ間の
時間）が長くなるので、素子全体の高速化が阻害される
という欠点を有している。
本発明の目的は上記の欠点を除去することによシ、高速
動作が可能で且つ電源電流中の負荷容量充電電流成分の
ピーク値が大幅に低減されたところのインバータ回路を
提供することにある。
本発明のインバータ回路は、入力信号に対応してその反
転された出力信号を送出するインバータ回路において、
該インバータ回路とそれぞれ並列に接続された入力信号
が″１″レベル若しくは″Ｏ”レベルのときに補助容量
に充電された電荷を入力信号が１１”レベル若しくは＠
ｏ＃レベルから″′０＃レベルレベくは１”レベルに移
行する過程において前記インバータ回路の出力電流とし
て放電する丸めの第１の補助回路及び前記入力信号が＠
１”　レベル若しぐは＠ｏ＃レベルからｖＯ＃レベレベ
しくは１１”レベルに移行する過程の所定の期間におい
て前記インバータ回路の出力電流の一部を供給する１ｓ
２の補助回路とを含むことからなっている。
又、本発明回路は、前記インバータ回路が第１のＰｃｈ
−ＦＥＴとＪＩＩのＮｃｈ−ＦＥＴが直列に接続されＶ
ＤＤ電源端子と接地端子間に挿入されそれ助回路がＶＤ
Ｄ電源端子と前記インバータ回路の出力端子間にそれぞ
れ直列に接続されそれぞれのゲートが接地端子、前記イ
ンバータ回路の出方端子及び前記インバータ回路の入力
端子に接続され九第２．第３及び菖４のＰｃｈ−ＦＥＴ
と咳第２及び第３のＰｃｈ　−Ｆ　Ｅ　Ｔの共通接続点
と接地端子間に挿入された補助容量から形成され、前−
記畠２の補助回路がＶＤＤ電源端子と前記インバータ回
路の出力端子間に挿入されそのゲートが遅延回路を介し
て前記インバータ回路の入力端子に接続されｆＩ−ｇ５
のＰｃｈ−ＦＥＴから形成されてなることからなってい
る。
更に又、本発明の回路は、前記録２の補助回路が前記第
５のＰｃｈ−ＦＥＴと該第５．のＰｃｈ　−ＦＥＴのド
レインと前記インバータ回路の出力端子間に挿入されそ
のゲートが前記インバータ回路の入力端子に接続された
［６のＰｃｈ−ＦＥＴとから形成されることからなって
いる。
以下、本発明について図面を参照して詳細に説明する・ 第３図は本発明の一実施例を示す回路図、ＪＲ４図はそ
の入力信号φＩＮ％出力信号φＯＵ’ｒ及び電源電流Ｉ
ＤＤ中の負荷容量充電電流成分ＩＤＤＬの動作波形図で
ある。
ＪＩＩのＰｃｈ　−Ｆ　Ｅ　Ｔ　ＱｌｇとＪｌｌのＮＣ
ｈ−Ｆ　Ｅ　Ｔ　Ｑｌｌのドレインが共通に接続されて
出力端子１７を形成し、Ｆ　Ｅ　Ｔ　Ｑｌｌのソースは
接地端子（Ｖｓａ端子）に、Ｆ　Ｅ　Ｔ　Ｑｌｇのソー
スはＶＤＤ電源端子１６にそれぞれ接続され、ＦＥＴＱ
ＩＩ　、　ＱｌｇのゲートＬともに入力端子１５に接続
されてなるインバータ回路１１と、直列に接続されてソ
ースがＶＤＤ電源端子１６にドレインがインバータ回路
１１の出力端子１７に接続され、それぞれゲートが、イ
ンバータ回路１１の入力端子１５、出力端子１７及び接
地端子に接続された第２．第３及び第４のＰｃｈ　　Ｆ
ＥＴＱ１４　、　Ｑｔａ及びＱｌｇと、ＦＥＴＱｚｓと
Ｑｌｍの共通接続点と接地端子間に挿入された補助容量
Ｃムとからなる帛１の補助回路１２とｓ　ＶＤＤ電源端
子１６とインバータ回路１１の出力端子１７間に挿入さ
れそのゲートがｊ！延回路１４を介してインバータ回路
１１の入力端子１５に接続されてなる第２の補助回路１
３とからこの実施例の回路はできている。
なお遅延回路１４Ｆ１入力信号φ！Ｎｔ所定の時間遅延
させるためのもので精度もきびしくなく公知の技術で容
易に構成できる。
次に、この回路で入力信号φ！Ｎが”１”レベル（ＶＤ
Ｄ）から１０”レベル（接地）へ移行する時の動作ｔ−
第４図の動作波形図を参照して説明する。
インバータ回路１１は前述の第１図に示した従来例の回
路と全く同じ構成なのでその動作も基本的には全く同じ
である。
始め、入力信号φＩＮが＠１＃レベル（ＶＤＤ）Ｋある
期間（第４図のｔｏ−１１１０間）菖１０補助回路１２
において、ＦＥＴＱｌＭ、ＱｌｍはオンしＰＥＴＱ１４
はオフとなシ補助容量ＣムはＦＥＴＱ、、を通してＶＤ
Ｄによりて寥亀され電荷を蓄積する。従ってこの期間電
源電流ＩＤＤとしてはこの容量ＣＡの充電電流ＩＤＤＡ
が流れる。このとき、ＦＥＴＱ、１がオン、Ｆ　Ｅ　Ｔ
　Ｑｌｇ　＋　Ｑｔｓはオフしておシ出力電子１７は１
０”レベルにあるので、ＦＥＴＱ、１をとおしての電源
電流ＩＤＤＯも負荷容量ＣＬの充電電流ＩＤＤＬ本流れ
′ない。
次いでｉ１１時刻に、入力信号φ！Ｎの電圧がＶＤＤＩ
ＶＴＰＩまで下るとＦＥＴＱ１□とＦＥＴＱ、４がオン
するので、電源電流ＩＤＤはＦＥＴＱ、２．ＦＥＴＱｕ
をとおるＩＤＤＯと、ＦＥＴＱｌｇ　をとおり負荷容量
ＣＬの充電電流となるＩＤＤＬＩ　が流れ始める。
更に、先に補助容量ＣＡに蓄積されていた電荷がＦ　Ｅ
　Ｔ　Ｑｌ４１”とおして負荷容量ＣＬの充電電流の一
部として放出を始める（この成分をＩＤＤＬＩ　　とい
う）。この放出電流ＩＤＤＬＩＩＩ　はあらかじめ補助
要ｔＣＡに蓄積して置いた電荷の放出に基づくために、
このＩＤＤＬＺ　を流すために新しく必要となる電源電
流ＩＤＤの増加分は非常に小さい。この増加分にＦ　Ｅ
　Ｔ　Ｑｌ６の能力をＦＥＴＱｌｇの約ｌ／１０以下に
するとＦ　Ｅ　Ｔ　Ｑｌ、をとおるＩＤＤ成分が制限さ
れるので近似的には無視されるようになる。しかも補助
容′ｊ１１［ＣＡを負荷容量ＣＬとｔ１！ｔｔ同じ大き
さにすると、充電電流ＩＤＤＬの約半分ｔ”　ＩＤＤＬ
Ｚでまかなうことができる。
引続き、入力信号φＩＮの電圧が低下し、それに対応し
て出力信号φ０υ丁の電圧が上昇しその値が約ＶＤＤ／
２に達したとき、（側４図の時間ｔｘｉ）、第２の補助
回路の遅延回路１４によシ遅処され九人力信号φ’ＩＮ
がＦ　Ｅ　Ｔ　Ｑｌ、に印加されるのでＰＥＴＱｒｉは
オンし出力電流を出力端子１７に送出し、負荷容量ＣＬ
の充電電流の一部を形成する（この成分をＩＤＤＬＩ　
　という）。これに伴ない電源電流ＩＤＤ　ｔｉｔ、　
Ｉ’ＤＤＬＳ成分が付加されることになる。一方補助容
量Ｃムの端子となる節点Ｎ２の電位は、出力信号φＯＵ
Ｔの電圧がＶｎｎ／２を越える頃にはφＯＵ丁とほぼ同
じレベルとな夛ＦＥＴＱｔｓがオフするので・補助容量
ＣＡからの充電電流ＩＤＤＬＩは無くなるので、この場
合の負荷容量Ｃ′Ｌの充電電流は・Ｆ　Ｅ　Ｔ　Ｑｌｇ
をとおるＩＤＤＬＩとＦＥＴＱｕをとおるＩＤＤＬＩの
２つの成分から構成されることになるＯこのＩＤＤＬＩ
成分は先のＩＤＤＬＩ　成分を補償して負荷容量ＣＬの
充電を促進し出力信号φＯＵＴの電圧を急速に立上ける
働きをする。このため］ｉｉ’ＥＴＱ１３の能力ｔ　Ｐ
　Ｅ　Ｔ　Ｑｕよシも大きくしておくとよい。
次いで、入力信号φＩＮが１０”レベルに近づきその電
圧がＶＴＮ以下に碌るとＦＥＴＱｌｌ　１ｄ−オフしＦ
ＥＴＱＩＩをとおるＩＤＤＯ成分は流れなくなる。そし
て入力信号φＩＮが′ｗＯ”レベル、出力信号φ０υ丁
が１１”レベルに違しＦ　Ｅ　Ｔ　Ｑｌ、をとおるＩＤ
ＤＬＩ成分、ＦＥＴＱｌａをとおるＩＤＤＬａ成分本無
くなることになる。
以上の説明から明らかなように、この実施例の回路にお
いては、負荷容量ＣＬの充電電流ＩＤＤＬは、出力信号
φ０υ丁の電圧がｔｘｔｘｖＤＤ７２になるまでは、Ｆ
ＥＴＱｌ２をとおすＩＤＤＬＩと、あらかじめとＩＤＤ
ＬＩが無くなり代シにＦＥＴＱｔｎをとおすＩＤＤＬＩ
が新に加わることで形成される。これに伴い回路の電源
電流ＩＤＤ中の負荷容量充電電流成分ＩＤＤＬは第４図
に示すように動作の全領域にわたって流れる代シにその
ピーク値は非常に小さいものになる。この小さくなる程
度は補助容量ＣＡの大きさ、ＦＥＴＱｌ、の能力等ｊ１
１．第２の補助回路の設計に依存するけれども従来の１
／２以下とすることは極めて容易である。
更に、それらの補助的な充電電流は回路の応答時間に合
せて第２の補助回路の遅延回路１４の遅延特性を変える
ことで適切な調ｌを行うことができるので、従来のよう
に応答時間を長くする必要もなく適切なタイミングをと
ることによシ応答時間を短くすることができる。
次に、入力信号が′０”レベルから１１”レベルに変換
する場合について説明する。第５図はそのときの入力信
号φ！Ｎ、出力信号φ０υ丁及び電源電流ＩＤＤ’　の
動作波形を示したものである。
始めに、入力信号ｄｘｗが＠０”レベル（！Ｉ地）にあ
る間ｈ％Ｆ　Ｅ　ＴＱｓｚ　＊　Ｑｌａ　ｓ　Ｑｌ４　
＊　Ｑｔｓはオンしており　Ｆ　Ｅ　Ｔ　Ｑｌｌ　、Ｑ
ｔｓはオフしている。従って補助容量ＣＡは充電される
ので充電電流ＩＤＤムに必要な電源電流が流れる。
次いで、入力信号φ！ＮがＶＴＨに立上ると、ＦＥ　Ｔ
　Ｑｌｌがオンとなシ負荷容ｔＣＬの放電電流がＦＥＴ
Ｑｌｌｔ−とおして流れ始める。更にＦＥＴＱ、、。
Ｑｎをとおして電源電流ＩＤＤＯと・ＦＥＴＱＩＳ　ｔ
　Ｑｕをとおして電源電流ＩＤＤＯ’とが流れる。この
ときＦＥＴＱｌ、はオフしたままなので第１の補助回路
ではＩＤＤムしか流れない。
引゛続き、入力信号φｘＮがＶＤＤ　　１ｖｙｐｌに達
すると、ＦＥＴＱｌ２はオフしＩＤＤＯは流れなくなる
けれども、ＦＥＴＱｘｓの駆動電圧である入力信号φＩ
Ｎの遅延信号φＩＮ’の電圧は第５図に示すように上昇
しないためにＦＥＴＱｌｍはなおもオンし続けるので依
然としてＩＤＤＯ’が流れ続ける。そしてφＩＮ’がＶ
ＤＤ　　Ｉ　ＶＴＰＩ　Ｋナルト（Ｍ　５図Ｏ時ｒａｌ
　ｔｘ４）ＦＥＴＱ＋ａがオフしＩＤＤＯ’が流れなく
なる。そして引続き入力信号φＩＮが＠１″レベルに遅
し出力信号φＯＵＴがｕＯ”レベルに達することになる
。
すなわち、入力信号φ！Ｎが＠０”レベルから１１”レ
ベルにネ）イ号するときには、斥転領域において従来の
回路で流れる電源電流ＩＤＤＯの外にＦＥ’ｌ’Ｑ１Ｂ
をとおしてのＩＤＤＯ’が付加されるので、全体の電源
電流ＩＤＤ’は第５図に示すようになる０以上説明した
ようにこの実施例の回路では、入力信号が＠１”レベル
から＠０”レベルに移行するときには電源電流ＩＤＤ中
の負荷容量充電電流成分ＩＤＤＬのピーク値を大きく低
減できるけれども、入力信号が′″０”レベルから″ｌ
”レベルへ移行されるときには付加した第２の補助回路
による電源電流ＩＤＤＯ’が付加されるという間融点が
ある。
第６図に示す本発明の他の実施例の回路は更にこの問題
点を解決するために考えられたものである。先に第３図
に示した回路との相違点は、第２の補助回路１３′が、
Ｆ　Ｅ　Ｔ　Ｑ　ｉｓのドレインとインバータ回路の出
力端子との間に挿入されゲートが入力信号φ！Ｎで駆動
されるＦＥＴＱｒｙが付加されることからできているこ
とである。
かくすることＫより、この実施例の回路では入力信号φ
！Ｎに対応してＦＥＴＱｌ、がオフされるので、ＩＤ　
ＤＯ’もそれに対応して流れなくなるので、この実施例
のＩＤＤＦｉ第５図に示すＩＤＤ“のように小さいもの
となる。
なお以上の説明においては、インバータ素子としてＣ−
ＭＯＳインバータを用いたけれども、負荷容量の充電電
流に伴う電源電流のピーク値低減の問題は程度の差こそ
あれ他の電界効果トランジスタ、バイポーラトランジス
タ等の素子を用いたインバータ回路でも問題とされ、本
発明の趣旨はそれらの回路にも適用されることは言うま
でもない。
又これまでの説明では１１”レベルが正の高電圧、電０
”レベルが接地電位の場合をと９上げたけれども、１１
ｎレベルが接地電位、′０”レベルが負の高電圧の場合
は、入力信号が＠Ｏ”レベルから＠１ルベルへ移行する
ときに負荷容量への充電が行われるので、区間を反対に
すれば良い。
以上詳細に説明したとおシ本発明のインバータ回路は、
入力信号が月”レベル若しくは＠０”レベルにあるとき
に補助容量を充電し電荷を蓄積しておき、入力信号が１
０”レベル若しくは月”レベルに移行する過程において
回路の出力電流として放電するための第１の補助回路と
、移行する過程の所定の期間において出力電流の一部を
供給する第２の補助回路とを備えているので、従来のよ
うに応答時間を長くすることなく高速動作が可能で且つ
電源電流中の負荷容量充電電流成分のピーク値勺で大幅
に低減されるという効果を有している。
の基本回路図、第２図はその信号電圧及び電源電流中の
負荷容量充電電流成分の動作波形図、第３図は本発明の
一実施例を示す回路図、纂４図はその回路の入力信号が
１１”レベルから＠０＃レベルへ移行するときの信号電
圧及び電源電流中の負荷容量充電電流成分の動作波形図
、第５図はその回路の入力信号が＠０”レベルから１１
”レベルへ移行するときの信号電圧及び電源電流の動作
波形図（第６図に示す他の実施例の電源電流波形図も含
む）、第６図は本発明の他の実施例を示す回路図である
。
図において、１．１１・・・・（基本となる）インバー
タ回路、２，１５・・・・入力端子、３，１７・・・・
・出力端子、４，１６・・・・’ＹＤＤ電源端子、１２
・・・・・・ｊＩｌの補助回路、１３　、１３’・・・
由１ｇ２の補助回路、１４・・・・・・遅ｌＬ回路、Ｑ
　＊　＋　Ｑｕ・・・・・Ｎチャンネル型ＦＥＴ、Ｑｚ
　＋　Ｑｌｚ〜Ｑｌｔ・・・・・・Ｐｆヤン＊ｋｆｊｌ
ＦＨＴｓ　ＣＬ・・・・・・負荷容量、Ｃム・・・・・
補助容量、φ！Ｎ・・・・・入力信号、φＩＮ’・・遅
延入力信号、φＯＵＴ・・・・・出力信号、ＩＤＤＬ・
・・・電源電流中の負荷容量充電電流成分、ＩＤＤ’　
＋ＩＤＤ″　　・・・電源電流・ 鱗ｔ１ｍ（治 Ｌ　　　　　　　　　　　　　　　　　　　　Ｊ茶５０ 手続補正書（自発） １．事件の表示　　　昭和ｓ７年轡　許　願第１６１２
２号２、発明の名称　　　インバータ回路 ３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８　　東京都港区芝五丁目３７番８号　住人三田
ビル（連絡先　日本電気株式会社特許部） 乙口ミ＼ ＆　補正の対象 明細書の発明の詳細な説明の欄および図面＆　補正の内
容 （１）明細書第４頁４行の「ことＫよシ」という記載を
「ことにな〕」に訂正い丸します。
（２）明細書第１３頁１６行の「加わる」と−う記載を
「加わる」に訂正い丸します。
（３）　　図面め第５図と第６図を添付のものと差し替
えます。

Claims (3)

    【特許請求の範囲】
  1. （１）入力信号に対応してその反転された出力信号を送
    出するインバータ回路において、該インバータ回路とそ
    れぞれ並列に接続された入力信号カ１１ルベル着しくは
    １０”レベルのトキニ補助容量に充電された電荷を入力
    信号がｗｌ”レベル若しくは一〇＃レベルかう＠０″ル
    ベル若しくは＠１”レベルに移行する過程において前記
    インバータ回路の出力電流として放電するための菖１の
    補助回路及び前記入力信号が＠１”レベル若シくハ″ｌ
    ＩＯ”レベルから”ｏ’　レベル若しくは′１”レベル
    に移行する過程の所定の期間において前記インバータ回
    路の出力電流の一部を供給する第２の補助回路を含むこ
    とを特徴とするインバータ回路。
  2. （２）前記インバータ回路が籐ｌのＰチャンネル型電界
    効果トランジスタとＩＥＩＯＮチャンネル製電製効果ト
    ランジスタが直列ＫＪＩ続されＶＤＤ電源端子と接地端
    子間に挿入されそれらの共通接続されたゲートを入力端
    子それらの共通接続点を出力端子として形成され、前記
    第ｉ助回路がＶＤＤ電源端子と前記インバータ回路の出
    力端子間にそれぞれ直列に接続されそれぞれのゲートが
    接地端子、前記インバータ回路の出力端子及び前記イン
    バータ回路の入力端子に接続された第２．第３及び菖４
    のＰチャンネル製電界効果トランジスタと咳第２及び第
    ３のＰチャンネル製電界効果トランジスタの共通接続点
    と接地端子間に挿入された補助容量から形成され、前記
    第２の補助回路がＶＤＤ電源端子と前記インバータ回路
    の出力端子間に挿入されそのゲートが遅延回路を介して
    前記インバータ回路の入力端子に接続された第５のＰチ
    ャンネル型電界効果トランジスタから形成されてなる仁
    とｌＦ＃黴とする特許請求の範囲１ｇ１項に記載のイン
    バータ回路。
  3. （３）前記第２の補助回路が前記側５のＰチャンネル型
    電界効果トランジスタと鋏第５のＰチグンネル型電界効
    果トランジスタのドレインと前記インバータ回路の出力
    端子間に挿入されそのゲートが前記インバータ回路の入
    力端子に接続されたｊＩ６のＰチャンネル型電界効果ト
    ランジスタとから形成されることｔ−特徴とする＊ｍｗ
    ＋求の範囲！！　（２）項に記載ｐ身ンバータ回路・
JP57016122A 1982-02-03 1982-02-03 インバ−タ回路 Granted JPS58133038A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57016122A JPS58133038A (ja) 1982-02-03 1982-02-03 インバ−タ回路
DE8383300557T DE3364806D1 (en) 1982-02-03 1983-02-03 Drive circuit for capacitive loads
EP83300557A EP0086090B1 (en) 1982-02-03 1983-02-03 Drive circuit for capacitive loads
US06/463,420 US4628218A (en) 1982-02-03 1983-02-03 Driving circuit suppressing peak value of charging current from power supply to capacitive load

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57016122A JPS58133038A (ja) 1982-02-03 1982-02-03 インバ−タ回路

Publications (2)

Publication Number Publication Date
JPS58133038A true JPS58133038A (ja) 1983-08-08
JPH0158896B2 JPH0158896B2 (ja) 1989-12-14

Family

ID=11907702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57016122A Granted JPS58133038A (ja) 1982-02-03 1982-02-03 インバ−タ回路

Country Status (4)

Country Link
US (1) US4628218A (ja)
EP (1) EP0086090B1 (ja)
JP (1) JPS58133038A (ja)
DE (1) DE3364806D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159514A (ja) * 1985-12-23 1987-07-15 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ 出力に制限された電流率を与える出力バツフアと制御回路
JPS62249523A (ja) * 1986-04-22 1987-10-30 Nec Corp 半導体集積論理回路
JPS63116517A (ja) * 1986-11-04 1988-05-20 Nec Ic Microcomput Syst Ltd 信号出力回路
JPH02305019A (ja) * 1989-05-18 1990-12-18 Sharp Corp 集積回路装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路
US4682047A (en) * 1985-08-29 1987-07-21 Siemens Aktiengesellschaft Complementary metal-oxide-semiconductor input circuit
JPS62159917A (ja) * 1986-01-08 1987-07-15 Toshiba Corp 集積回路におけるインバ−タ回路
US4794281A (en) * 1986-01-24 1988-12-27 National Semiconductor Corporation Speed-up circuit for transistor logic output device
JPS63233560A (ja) * 1987-03-23 1988-09-29 Toshiba Corp 入力保護回路を備えた半導体集積回路
KR880013321A (ko) * 1987-04-07 1988-11-30 언윈 엘. 콰텍 집적회로에서의 과도적잡음을 줄이기 위한 방법 및 그 장치
US4916334A (en) * 1987-07-29 1990-04-10 Kabushiki Kaisha Toshiba High voltage booster circuit for use in EEPROMs
JPH0821846B2 (ja) * 1989-02-03 1996-03-04 日本電気株式会社 ワイアード信号ドライブ回路
US5004936A (en) * 1989-03-31 1991-04-02 Texas Instruments Incorporated Non-loading output driver circuit
US4988897A (en) * 1989-05-27 1991-01-29 Samsung Electronics, Co., Ltd. TTL to CMOS input buffer circuit
US4999529A (en) * 1989-06-30 1991-03-12 At&T Bell Laboratories Programmable logic level input buffer
EP0416154A1 (de) * 1989-09-07 1991-03-13 Siemens Aktiengesellschaft Schaltungsanordnung zur Erhöhung der Ausgangsspannung einer elektronischen Schaltstufe
US4962345A (en) * 1989-11-06 1990-10-09 Ncr Corporation Current limiting output driver
US4996450A (en) * 1990-02-28 1991-02-26 Motorola, Inc. Data processor circuit and method for controlling voltage variation of a dynamic node
US5220209A (en) * 1991-09-27 1993-06-15 National Semiconductor Corporation Edge rate controlled output buffer circuit with controlled charge storage
ITTO980373A1 (it) * 1998-04-30 1999-10-30 Sgs Thomson Microelectronics Circuito per pull-up attivo.
US8188769B2 (en) * 2008-05-09 2012-05-29 Analog Devices, Inc. Method and apparatus for propagation delay and EMI control
EP2608411B1 (en) * 2011-12-22 2020-03-11 Nxp B.V. Switching circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US955006A (en) * 1909-01-27 1910-04-12 Joseph Everett Sparks Abdominal retractor.
US4042838A (en) * 1976-07-28 1977-08-16 Rockwell International Corporation MOS inverting power driver circuit
DE3072118D1 (en) * 1979-12-26 1988-09-22 Toshiba Kk A driver circuit for charge coupled device
JPS5693433A (en) * 1979-12-26 1981-07-29 Mitsubishi Electric Corp Mos inverter circuit
US4384216A (en) * 1980-08-22 1983-05-17 International Business Machines Corporation Controlled power performance driver circuit
US4477735A (en) * 1980-12-20 1984-10-16 Itt Industries, Inc. Fast MOS driver stage for digital signals
US4499387A (en) * 1981-12-15 1985-02-12 Tokyo Shibaura Denki Kabushiki Kaisha Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit
US4488066A (en) * 1982-11-08 1984-12-11 At&T Bell Laboratories Databus coupling arrangement using transistors of complementary conductivity type

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159514A (ja) * 1985-12-23 1987-07-15 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ 出力に制限された電流率を与える出力バツフアと制御回路
JPS62249523A (ja) * 1986-04-22 1987-10-30 Nec Corp 半導体集積論理回路
JPS63116517A (ja) * 1986-11-04 1988-05-20 Nec Ic Microcomput Syst Ltd 信号出力回路
JPH02305019A (ja) * 1989-05-18 1990-12-18 Sharp Corp 集積回路装置
JP2567095B2 (ja) * 1989-05-18 1996-12-25 シャープ株式会社 集積回路装置

Also Published As

Publication number Publication date
JPH0158896B2 (ja) 1989-12-14
DE3364806D1 (en) 1986-09-04
EP0086090A1 (en) 1983-08-17
EP0086090B1 (en) 1986-07-30
US4628218A (en) 1986-12-09

Similar Documents

Publication Publication Date Title
JPS58133038A (ja) インバ−タ回路
US7375574B2 (en) Semiconductor device
US3824447A (en) Booster circuit
US6249169B1 (en) Transistor output circuit
EP0608489A2 (en) Low-to-high voltage translator with latch-up immunity
JPS63112893A (ja) 半導体集積回路
US6670841B2 (en) Level shifting circuit
US6215159B1 (en) Semiconductor integrated circuit device
US5675279A (en) Voltage stepup circuit for integrated semiconductor circuits
US6215329B1 (en) Output stage for a memory device and for low voltage applications
US4638182A (en) High-level CMOS driver circuit
US6556047B2 (en) Circuit for shifting switching signals
JP2738335B2 (ja) 昇圧回路
US6975161B2 (en) Charge pump and voltage doubler using the same
US5465069A (en) Interface circuit and voltage-raising circuit including such a circuit
JP3652793B2 (ja) 半導体装置の電圧変換回路
US5148048A (en) CMOS output circuit having controlled slope
US4352996A (en) IGFET Clock generator circuit employing MOS boatstrap capacitive drive
US5146109A (en) Circuit for driving a floating circuit in response to a digital signal
KR0149224B1 (ko) 반도체 집적장치의 내부전압 승압회로
JPH06296130A (ja) データ出力回路
US5457405A (en) Complementary logic recovered energy circuit
JPH0430207B2 (ja)
JPH07111314A (ja) 半導体集積回路装置
CN109327205B (zh) 一种升压时钟发生电路