JPS62159514A - 出力に制限された電流率を与える出力バツフアと制御回路 - Google Patents

出力に制限された電流率を与える出力バツフアと制御回路

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JPS62159514A
JPS62159514A JP61302882A JP30288286A JPS62159514A JP S62159514 A JPS62159514 A JP S62159514A JP 61302882 A JP61302882 A JP 61302882A JP 30288286 A JP30288286 A JP 30288286A JP S62159514 A JPS62159514 A JP S62159514A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積半導体回路に関するものであって、これは
、制御回路、出力段、入出力を具え、出力段は第１電源
供給端子と出力の間に接続されたプルアップ手段と、第
２電源供給端子と出力の間に接続されたプルダウン手段
とを具え、上記の制御回路は入力における入力信号変化
の受信に基いて出力における電流の変化の時間率を制限
する少なくとも１つの上記のプルアップ手段がプルダウ
ン手段を制御している。
そのような回路はアイ・ビー・エム　テクニカル　ディ
スク回路ジャー　バレティン（１，Ｂ、Ｍ。
Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌ
ｅｔｉｎ）第２７巻、第１八号、１９８４年６月、頁１
３〜１４から知られている。上記の刊行物で、パッケー
ジインダクタンス発生電源供給線雑音（電圧バンプ）の
問題が議論されている。
電源供給線雑音は上記の電源供給線に高速な大電流スパ
イクが起る場合に発生されよう。例えはバイト幅のＳＲ
ＡＭのようなＶＬＳＩにおいて、この問題は非常に面倒
なものであり、特にもし１００　ｐＦの８出力負荷がＯ
■から＋５Ｖ（あるいはその逆に）まで駆動しなければ
ならぬならそうである。上記の負荷の高速充電あるいは
放電は電源供給線に大きな電流ピークを生じ、従って雑
音を発生することになることは容易に理解される。大き
なプルアップあるいはプルダウン出力トランジスタはそ
れぞれ負荷を非常に高速で放電し、これは有利であるが
、それだけグランドノイズ（ｇｒｏｕｎｄ　ｎｏｉｓｅ
）が発生され、例えばアドレス入力遷移検出器（ａｄｄ
ｒｅｓｓｉｎｐｕｔ　ｔｒａｎｓｉｔｉｏｎ　ｄｅｔｅ
ｃｔｏｒ）の偽似再トリガリング（ｆａｌｓｅ　ｒｅｔ
ｒｉｇｇｅｒｉｎｇ）が起ろう。
上述の刊行物においていわゆるオフチップ駆動器のプッ
シュプル出力段を制御するために制御回路が備えられ、
ここで電流の変化の時間率は制限される。しかしこの示
された回路は満足の行くように機能しない。上述の刊行
物で述べられたように、制御回路は出力ノードを持ち、
これはプルダウントランジスタのゲートに接続され、か
つこれは始めはゆっくりした割合で充電され、ついで速
い割合で充電される。プルダウンＦＥＴ　　（電界効果
トランジスタ）の特性と、生産プロセスにおけるパラメ
ータの拡りにより、この回路は設計されたようには振舞
わない。
制御回路と出力段を具え、出力における電流の変化の一
定時間率の近似が達成される集積半導体回路を与えるこ
とが本発明の目的である。
本発明による集積半導体回路は、上記のプルアップある
いはプルダウン手段が制御電極と第１および第２主電極
を有する２個あるいはそれ以上の半導体装置を具え、こ
の半導体装置はゲート電極を除いて並列に接続され、こ
れ（ゲート電極）は入力信号の変化に基いて上記の半導
体装置を順次ターンオンあるいはターンオフするために
制御回路から制御信号を受信することを特徴としている
。。
本発明による集積半導体回路では、出力段における電流
の変化の一定時間率に対する近似は半導体装置を次々に
ターンオンすることにより達成される。その結果、出力
電流の最大値は、所望の限度内に保持できる電流の変化
の割合をこのようにステップで減少することにより到達
されている。
本発明の実施態様は、制御回路が第１半導体装置に対す
る第１制御信号に対して別の半導体装置の別の制御信号
を遅延させる遅延手段を具えることで特徴付けられてい
る。
本発明の好ましい実施態様は、遅延手段が第１および２
個の別のインバータを具え、その第１インバータは第１
制御信号を受信する入力と中間制御信号を発生する出力
を有し、これはそれぞれ第１制御信号の下降あるいは上
昇傾斜に対してゆっくりした上昇あるいは下降傾斜を有
し、別の各インバータは中間制御信号を受信する入力と
半導体装置に対する別の制御信号を発生する出力を有し
、上記の別の各インバータは異なる遷移電圧を有してい
ることを特徴としている。
上記の発明はバイポーラ、ＮＭＯＳ、　ＰＭＯＳ、　Ｃ
ＭＯＳおよびＧａＡｓ半導体回路で使用できることに注
意すべきである。
本発明は添付の図面を参照して、ＣＭＯＳ回路のいくつ
かの実施例によってさらに説明されよう。
第１図には、本発明による集積半導体回路上の簡単な実
施例が示されている。回路上はＰＭＯＳトランジスタで
あるプルアップ半導体装置３ａと、ＮＭＯＳトランジス
タであるいくつかのプルダウン半導体装置５ａ、　５ｂ
、　５ｃを具える出力段を有している。装置３ａは第１
の内部電源供給ノードＶＤＤ　Ｉ　と出力ノード○の間
に接続されている。装置５ａ、　５ｂ、　５ｃは出力ノ
ード０と第２の内部電源供給ノードＶＳＳ＋の間に接続
されている。
半導体チップ上にある内部電源供給ノードＶＯＯ＋とＶ
Ｓ！９１は、導線り、とり、を介して外部接続ピンｖｎ
ｏとＶＳＳに接続されていることがよく知られている。
たとえそのような導線り、とり、が可能な限り短くても
、それらは誘導性負荷を形成し、もし入力■上のデータ
入力信号の変化によって導線り、あるいはり、を通る電
流の大きさが実質的に急激に変化するなら、望ましくな
い電圧ピーク（「バンブ（ｂｕｍｐ）　Ｊと呼ばれる）
を発生する。もちろん、ノードＶＤＤＩ　とＶ。、に接
続されている電源供給線は、半導体チップそれ自身でま
た誘導的であるが、この誘導性は導線ＬＤ　とＬ３の誘
導性よりずっと少なく、本発明では［、Ｄ（！：　Ｌ、
の一部分と見なされよう。
データ信号は入力ノードＩに供給され、制御回路を介し
て、装置３ａと５ａに対して少なくとも入力インバータ
６と７を具えている。入力インバータ６および７は、装
置５ａがターンオンされる前に装置３ａをスイッチオフ
するか、あるいは装置３ａがターンオンされる前に装置
５ａをターンオフするために、異なった遷移電圧を有す
る。インバータ７の出力は直列に接続された２個のイン
バータ８に接続され、その出力制御装置５ｂは直列にな
っている２個のインバータ９の入力に接続されている。
インバータ９の出力はプルダウン装置５ｃを制御する。
インバータ８および９は出力段を制御する制御回路の一
部分である。
回路上は次のように機能する。すなわち、入力ノード■
上の入力信号は高レベルなので、装置３ａは導通である
。出力ノード０に存在する容量負荷ＣＬは充電される。
もし入力ノードＩ上の入力信号が高レベルから低レベル
に変化すると、装置３ａは先ず非導通になり（インバー
タ７の遷移電圧に対するインバータ６の異なった（高い
）遷移電圧により）、次に装置５ａは導通にされ、そし
てインバータ８と９によって生じた遅延により、装置５
ｂと５０は次々にターンオンとなろう。
ターンオンすると、３個のトランジスタ５ａ、　５ｂ。
５ｃの各々は４誘性導線し、を経て出力Ｏと端子ＶＳＳ
間の導電通路を構成する。上記のトランジスタ５ａ、　
５ｂ、　５ｃの各々は、上記の負荷ＣＬをほぼ同じ割合
で放電するのと同じ最大電流で容量負荷ＣＬを放電する
単一の大トランジスタ（示されていない）の導電度の３
分の１の導電度を有しよう。しかし、もしそのような大
トランジスタがスイッチオンすると、導線り、を通る放
電電流は高い時間率で、（非常に）低い値から最大値ま
で（上記の大トランジスタの幾何学的形状と負荷ＣＬ上
の電圧によって決定される）増大しよう。これは第２図
で図形的に曲線Ａによって示されており、ここで放電電
流の大きさ１０１は時間の関数として示されている。
曲線Ａは高い割合で最大値■６に鋭く上昇している。か
（して内部ノードＶＳＳ□で発生された電圧ｔ によって第１トランジスタ５ａがスイッチオンすると、
出力電流Ｉ０１は少ない鋭さで上昇しく５ａの導電度が
上記の大トランジスタの３分の１であるから）、時刻ｔ
＝Ｑにおける曲線Ｂの時間率は曲線Ａの時間率の３分の
１である。さらにトランジスタ５ａを通る電流の最大値
は最大振幅■、の３分の１である。このようにしてトラ
ンジスタ５ａのスイッチオンによる電流によって発生さ
れた電圧バンプは前に述べられた大トランジスタのスイ
ッチオンによる電圧バンプの３分の１と９分の１　（最
良の場合）の間のどこかの大きさに減少される。
制御信号による（インバータ８による）遅延による時間
遅延ｔ１のあと、トランジスタ５ｂはターンオンし、電
流Ｉ０の次の変化を生じる。容量負荷ＣＬは小さい遅延
時間り、の間に殆んど放電しないから、変化の時間率と
遅延時間１１の間の電流Ｉ０１の変化の全量は変化の時
間率と遅延時間ｔ１の間の電流Ｉ０１の変化量にほぼ類
似している。もしトランジスタ５ａを通る電流がその最
大値Ｉ、７３にほぼ到達するなら、それは有利である。
もしそうなら、トランジスタ５ａのスイッチオンによる
電圧バンプはトランジスタ５ｂのスイッチオンの瞬間に
実質的に消えてしまう。トランジスタ５ａのスイッチオ
ンと、引続＜トランジスタ５ｂのスイットオンによる電
圧バンプの重畳はトランジスタ５ｂのみを通る電流変化
による電圧バンプから殆んど異ならないであろう。
同じことは遅延時間ｔｚのあとのトランジスタ５Ｃのス
イットオンについても保持される。同じ時間率と同じ大
きさを持つ電流変化が再び起ころう。
従って約（ｔ＋　＋　ｔ２　＋　ｔ＋）の時間経過のあ
とで、最大電流値■１に到達し、そして容量負荷ＣＬが
あるレベルに放電されるまである時間の間そのレベルに
留まろう。上記の時間のあと、電流Ｉ０１は多少指数的
に減少しよう。指数曲線は負の時定数によって決められ
、これは容量負荷ＣｕＯ値および並列になっている３つ
の導通トランジスタ５ａ、　５ｂ、　５ｃの抵抗に逆比
例している。図式的に示されているように、曲線Ａによ
って示された電流１０１はラインＡＴに沿って減少し、
曲線Ｂに続く電流Ｉ０１はラインＢＴに沿って減少しよ
う。ここで分るように、負荷ＣＬの放電路のゆるやかな
スイッチオンは、急に負荷ＣＬの全放電を始める大トラ
ンジスタによる上記の負荷ＣＬの放電を実質的には遅延
しない。
もちろん負荷ＣＬが充電されるべきであるという場合に
も同じ理由付けがトランジスタ３ａに保持できる。しか
し示された回路上では、負荷ＣＬが充電されるや否や、
かつ負荷ＣＬが大き過ぎないなら、以下の効果が起る。
ＣＬに累積される電荷は出力ノード○に上昇電位を生じ
る。その結果、トランジスタ３ａのゲートソース電圧は
それに従って上昇し、トランジスタ３ａおよび誘導性導
線り、を通る電流の変化の時間率を妨げることとなろう
。しかし、負荷ＣＬがしばしば大きくて、出力０上の電
位があまりにもゆっくり上昇して充分な反作用を生じ、
かくしてノードＶＯＯ＋上に発生された電圧バンプは安
全限度内に保たれないようになる。もしこの状態が存在
して、インバータ６の出力は２個の直列接続されたイン
バータ１０の入力に接続されるべきであるなら、その出
力はトランジスタ３ｂと協働して容量負荷ＣＬの負荷電
流をゆっくりスイッチオンするために別のプルアップト
ランジスタ３ｂを制御する。もちろん、トランジスタ３
ａと３ｂは同時に負荷ＣＬを充電するのに必要な単一ト
ランジスタより小さくなくてはならない。
第３図には、本発明による出力ステージ３０ａ　と制御
回路３０ｂを具える回路創の好ましい実施例の論理線図
が示されている。ＣＭＯ５トランジスタ出力段３０ａは
４個のプルダウン装置３１．３２．３３．３４（ＮＭＯ
Ｓ　トランジスタ）と２個のプルアップ装置３５゜３６
　（ＰＭＯ５）ランジスク）を具え、これらは内部電源
供給ノードｖ８，１　と出力ノードＤＯおよび内部電源
供給ノードＶＤＤＩ　と出力ノードＤＯの間にそれぞれ
接続されている。第１プルダウン装置３１は第１制御信
号ＰＤによって制御され、これは制御回路３０ｂのノア
ゲート４１の出力に発生されている。ノアゲ−）４１は
２個の入力持ち、これはデータ入力ノードＤｒとエネー
ブル入力ノード面に接続されている。
もしデータ入力ＤＩおよびエネーブル入力面の双方が低
くなると、第１信号ＰＤは急速に高（なる。第１インバ
ータ４２はその出力に中間制御信号面を発生しよう。こ
の出力は２個のトランジスタ５８と５９によって構成さ
れている放電路を備えている。トランジスタ５８と５９
の制御と機能はあとで説明されよう。この制御信号面ば
あとで説明されるように第１制御信号ＰＤの上昇傾斜に
比べてゆっくりした下降傾斜を有している。ゆっくり下
降する制御信号ＰＤは各々が異なる遷移レベルを有する
別の３個のインバータ４３．４４．４５の入力に供給さ
れる。その結果、トランジスタ３１は信号ＰＤの論理「
真」状態に達すると直ちにスイッチオンされ、そしてト
ランジスタ３２．３３．３４は次々にスイッチオンされ
、それによってスイッチオン瞬間の間の時間遅延は下降
制御信号面の急峻さとインバータ４３．４４．４５の遷
移レベルにおける差に依存している（例えば■の傾斜が
ＩＶ／３ｎＳ、そして遷移レベル差が０．５Ｖであると
、時間遅延は１．５ｎＳになろう）。
エネーブル入力面はまたインパーク４６と４７の入力に
接続されている。インバータ４６の出力は第１ナンドゲ
ート４８の入力に接続され、その出力は第１プルアップ
装置３５を制御し、その（ナンドゲート４８の）別の入
力はデータ入力Ｄｒに接続されている。インバータ４６
は「高速」インバータと呼ばれているが、しかしそれは
共通ＣＭＯ５回路であり、共通（典型的な）信号遅延の
みを示している。これに反し、インバータ４７はその出
力が小さいキャパシタで負荷されているために「緩動」
インバータと呼ばれ、インバータ４７の出力信号は入カ
エネープル信号面に比べ長い上昇時間と長い下降時間を
示すであろう。ナンドゲート４９はその入力に緩動イン
バータ４７の出力信号、データ入力ＤＩおよび中間制御
信号■を受信する。ナンドゲート４９の出力は第２プル
アップ装置３６を制御する。
ノアゲート４１、インバータ４３．４４．４５、「高速
」インバータ４６およびナンドゲート４８は標準のＣＭ
ＯＳ回路であり、さらに説明する必要はない（すでに説
明されたように、インバータ４３．４４．４５は各々異
なる遷移レベルを有し、そのようなインバータはそれ自
体、米国特許第３６３１５２８号より既知である）。ナ
ンドゲート４９は通常のナンドゲートと同じに機能しな
いが、その動作についてはあとで説明されることに注意
すべきである。
第３図の制御回路狂は部分的に詳しく第４図に示されて
いる（インバータ４３．４４．４５は示されていない）
。データ入力ＤＩはトランジスタ５１　（ＰＭＯＳ）と
トランジスタ５２（ＮＭＯＳ）のゲートに接続されてお
り、それらはノアゲー１ｕの一部分である。ゲート旦は
さらにＰｌ’ｌＯ３トランジスタ５３とＮＭＯＳ　トラ
ンジスタ５４を具え、そのゲート電極はエネーブル入力
面に接続されている。ノアゲート旦の出力は第１制御信
号ＰＤを与え、これはプルダウン装置（ＮＭＯＳトラン
ジスタ）３１（第３図）のゲートと、第１インバータ婬
に供給されている。インバータ兵はｐｈｏｓトランジス
タ５５と１１ＭＯ５トランジスタ５６を具え、その８Ｍ
Ｏ５トランジスタは小さいチャネル長と大きなチャネル
幅（例えばＷ／Ｌ　＝２／８　）を有している。
インバータ婬の出力は中間信号■を発生し、かつその主
電極がＶＳ３□に接続されている８ＭＯ５トランジスタ
（例えばＷ／Ｌ　＝３０１５）であるキャパシタ５７で
負荷されている。トランジスタ５日と５９（それぞれＰ
ＭＯＳトランジスタとＮＭＯＳ　！−ランジスタ）は出
力面と内部電源供給ノードｖｓｓＩの間の放電路を形成
し、その場合、トランジスタ５８と５９はそれぞれデー
タ入力ＤＩ上の信号とインバータ並の出力における信号
ＯＦによって導通にされている。このインバータ４６ハ
ＰＭＯ５トランジスタ６１と８ＭＯ５トランジスタロ２
を具え、これらはそのゲート電極上にエネ−ブル入力上
の信号を受信する。
インバータ［はＰＭＯＳ　トランジスタロ３とＮＭＯＳ
　トランジスタロ４を具え、その出力はキャパシタ６５
で負荷されていてる。キャパシタ６５はＮｌ’ｌＯ３ト
ランジスタ（Ｗ／Ｌ　＝５／２０）によって構成され、
その主電極は内部電源供給ノードＶＳＳ＋に接続さてい
る。インバータ並の出力上の信号ＯＦはナンドゲート並
のＰＭＯＳトランジスタ６６と８ＭＯ５トランジスタロ
８を制御し、そのＰＭＯＳ　トランジスタロ７とＮＭＯ
Ｓトランジスタ６９はデータ入力ＤＩによって制御され
ている。データ入力ＤＩ上の信号はさらにナンドゲート
旦のＰＭＯＳトランジスタ７１を制御し、その別のＰＭ
ＯＳ　トランジスタフ２とＮＭＯＳトランジスタ７３は
緩動インバータ［の出力Ｏ３によって制御されている。
トランジスタ７１と７２は並列に接続され、トランジス
タ７３はＮＭＯＳトランジスタ７４と直列に接続され、
これ０４ＭＯ５トランジスタ７４）はインバータ婬の出
力における１言号■によって制御されている。ナンドゲ
ート４８の出力ＰＵ、とナンドゲート４９の出力Ｐｕ２
はそれぞれプルアップトランジスタ３５（第３図）とプ
ルアップトランジスタ３６（第３図）を制御している。
第３図および第４図に示されている回路３０ａおよび胆
は次のように機能する。もしエネーブル入力上の信号■
が低（ＯＢ＝真）であり、データ入力上の信号ＤＩが高
（真）なら、ノアデー１迂の出力は低く　　＜ｐｏ＝偽
）、インバータ婬の出力は高く（ＰＤ　＝真）、その結
果、すべてのプルダウントランジスタ３１〜３４は導通
にならぬであろう（スイッチオフになる）。ナンドゲー
ト川の入力は双方とも低く、かくしてその出力は高い信
号ＰＵ、を与え、トランジスタ３５はスイッチオフされ
る。ナンドゲート弧のＰＭＯＳトランジスタ７１．７２
と８ＭＯ５トランジスタフ３が低い信号を受信するので
、信号ＰＵｚはまた高い。回路用の出力Ｏは高インピー
ダンス状態にある。もしデータ入力ＤＩ上の信号が低か
ら高に変ると、ノアゲート■の出力およびナンドゲート
邦、弧の出力は変化しない。出力Ｏの高インピーダンス
状態はエネーブル入力面上の信号が高い限り維持される
。
もしデータ入力ＤＩが高く、かつエネーブル入力面が低
くなるなら、まずナンドゲート川はその入力に２個の「
高い」信号を受信する（ＤＩ−高、高速インバータ並は
「高い」信号を与える）。その結果、トランジスタ３５
は導通し、出力Ｏ上の信号レベルをプルアップし始める
。ナンドゲート４９のＰＭＯ３トランジスタフ１は高い
信号を受信してスイッチオフされる。ＮＭＯＳトランジ
スタ７４は中間制御信号面を受信し、それは高いのでト
ランジスタ７４は導通状態であろう。トランジスタ７２
と７３は緩動インバータ［の出力Ｏ８によって制御され
、これはキャパシタ６５によって負荷されているので、
上記のインバータ只の出力電圧はインバータ並の出力上
の出力電圧針に比べてゆっくり上昇する。そこで若干の
遅延のあと、トランジスタ７２と７３のゲート上の電圧
は、トランジスタ７２および７３がそれぞれスイッチオ
フおよびスイッチオンするそのうよなレベルまで上昇す
る。その結果、出力ＤＯ上の信号レベルをより速くプル
アップするために、信号ＰＵ２は低（なり、そしてトラ
ンジスタ３６を導通にしよう。第５図には、回路用（第
３図）で生起する信号についていくつかの振幅一時間図
が示されている。入力ＤＩ上の入力信号りが示され、こ
れは高くなり（他の信号の変化は無い）、高く維持され
ていてる。信号面は低くなる。信号ＯＦ　（高速インバ
ータ並の出力）は高くなる。信号ｏｓ（ｔｉｔ動インバ
ータの出力）は若干の遅延のあと「ゆっくり」高くなる
。信号ＰＵ、はまず降下し、±１．５　ｎＳの遅延のあ
と、信号ＰＵ２は降下する。出力信号ＤＯはまずゆっく
り上昇し、それからもっと速く上昇する。
もしそのあとでデータ入力ＤＩが高から低に向い、かつ
エネーブル入力■が低（真）であるなら、回路用は第６
図に示されたように振舞う。まずナンド■の出力信号Ｐ
ＵＩ　は高くなり、トランジスタ３５をスイッチオフす
る。ノアゲートＵの出力ＰＤは高くなり、短い遅延をも
ってナンドゲート弧の出力信号ＰＵ２は高（なろう。と
言うのは、トランジスタ７１は導通し始めるからである
。しかし、トランジスタ７３はまだ導通しており、信号
ＰＵ２は信号ＰＵ。
はど高速で高くならない。と言うのは、ナンドゲート旦
のトランジスタ７４はインバータ姪の出力画によってｆ
ｆｔｌ　？卸されているからである。トランジスタ５８
と５９の放電路によって、この出力はゆっくり低くなり
、これはキャパシタ５７の放電率を決定し、そして信号
ＤＩの受信に基いて放電をすでに開始する。第６図で分
るように、出力ＰＤはまず上昇し、出力■は降下を開始
し、それに一致してナンドゲ−４４９の出力信号ＰＵ、
は上昇を始める。トランジスタ３５の短い遅延で、第２
プルアップトランジスタ３６はスイッチオフされよう。
信号ＰＤが高くなるや否や、トランジスタ３１は導通に
され、出力ノードＯを放電し始める。第６図には、出力
ノード○上の出力電圧ＤＯが示されており、電圧Ｄｏは
トランジスタ３１のみが導通しているほど低くまでゆっ
くり減少する。インバータ婬の出力画はトランジスタ５
８と５９を介してゆっくりと放電しよう。その結果、イ
ンバータ４３．４４．４５の異なる遷移電圧のために、
トランジスタ３２．３３．３４と順次スイッチオンにな
ろう。第６図には、インバータ４３．４４．４５それぞ
れの出力電圧４３ａ、　４４ａ、　４５ａが示されてい
る。第６図の時間軸は第５図と同様に１ｎＳの時間経過
を示している。そこで、もしトランジスタ３１゜３２、
３３．３４のしきい値電圧が１１１■であるなら、プル
ダウントランジスタ３１．３２．３３．３４の順次スイ
ッチオン時間の間の遅延はそれぞれ２　ｎＳ、　１．５
ｎｓ、　２．５　ｎＳである。
第７図は、エネーブル入力面が低く、データ入力ＤＩが
低くなる状況における回路用の電流（主として電流■０
３（第３図））についての電流一時間線図を示している
（第６図は同じ時間軸に対応する電圧線図を示している
）。２ｎＳ経過した丁度あと、トランジスタ３１は導通
し始め、４ｎＳ、　５．５　ｎＳ。
８ｎＳがそれぞれ経過したあと、トランジスタ３２゜３
３、’　３４は導通し始める。この図から分るように、
電流の変化の時間率は１６　ｍＡ／ｎＳの付近で変動し
ており、これは線Ｋによって示されている。その結果、
電源供給導線に誘起された電圧スイングあるいは電圧バ
ンプは選択のできる特定の限界内に保たれることになろ
う。
（要　約） 本発明は出力段と制御回路を具える集積半淳体回路に関
するものである。この出力段は出力ノードをプルダウン
するために順次スイッチされるいくつかの（例えば４個
の）プルダウン出力トランジスタを具え、それにより４
個の小電流ステップが一個の大電流ステップの代りにさ
れている。その結果、パッケージインダクタンス発生電
源供給線雑音は実質的に減少されよう　（少なくともフ
ァクタ４で）。もちろん同じ技術はプルアップトランジ
スタを介して出力ノードを充電するための充電電流によ
る供給電源線雑音の制限にも使用できる。
【図面の簡単な説明】
第１図は本発明による回路の一実施例の論理線図を示し
、 第２図は第１図の回路の出力電流の電流一時間線図を示
し、 第３図は本発明による好ましい別の実施例の線図を示し
、 第４図は第３図の制御回路の一部分を示し、第５．　６
．　７図は第４，５図に示されたごとき回路で生起する
いくつかの信号の時間線図を示す。 上−集積半導体回路 ３ａ、　３ｂ−プルアップ半導体装置 ５ａ、　５ｂ、　５ｃ・−プルダウン半導体装置６．７
−　インバータ ８．９．１０・−・直列接続インバータ皿・・−回路 ３０ａ・−ＣＭＯ５トランジスタ出力段孔−制御卸回路 ３１、３２．３３．３４−プルダウン装置３５、３６・
−プルアップ装置 ４１−　ノアゲート ４２、４３．４４．４５−　インバータ４３ａ、　４４
ａ、　４５ａ　−出力電圧４６−高速インバータ　　４
７・−緩動インバータ４８、４９・−ナンドゲート ５Ｌ　５３．５５・−ＰＭＯＳ　トランジスタ５２、５
４．５６・−ＮＭＯＳ　トランジスタ５７−　キャパシ
タ　　　　５８．５９−・トランジスタ６１、６３・・
−ＰＭＯＳ　トランジスタロ２、６４−・−ＮＭＯＳト
ランジスタ６５−　キャパシタ ６６、６７、７１．　’７２〜・ＰＭＯＳ　トランジス
タロ８、６９．７３．７４−、ＮＭＯＳ　トランジスタ
Ａ、　Ｂ−−一曲線　　　　　ＡＴ、　ＢＴ・−（下降
）曲線ＣＬ−容量負荷　　　　　Ｄ・・・入力信号ＤＩ
・−データ入力（ノード） ＤＣＬ−一出力（ノード）あるいは出力電圧■−・−入
力 Ｉｏｌ　−放電電流あるいは出力電流 Ｉ０３−回路共の電流　　Ｉ、−最大電流値Ｋ　−電流
１０３の傾斜線　し。、Ｌ、−・導線ｏ　−出力ノード ０１−一エネーブル入力（ノード） ＯＦ−インバータ並の出力信号 Ｏ３−インバータＵの出力信号 Ｐ　Ｄ−第１制御信号 Ｐ　Ｄ−中間制御信号（あるいは下降制御信号）ｐｕ、
・−ナンドゲート刊の出力 ＰＵ２−・ナンドゲートＵの出力 シ１１０−・外部接続ピン ＶＤＤＩ　　−・−第１内部電源供給ノードＶＳ３　−
・−外部接続ビン ＶＳ３１　−一第２内部電源供給ノード特　許　出　願
　人　　　エヌ・ベー・フィリップス・フルーイランペ
ンファブリケン ユ。

Claims (1)

  1. 【特許請求の範囲】 １、制御回路、出力段、入力と出力を具え、出力段は第
    １電源供給端子と出力の間に接続されたプルアップ手段
    および第２電源供給端子と出力の間に接続されたプルダ
    ウン手段とを具え、上記の制御回路が入力における入力
    信号変化の受信に際して出力での電流の変化の時間率を
    制限する少なくとも１個の上記のプルアップもしくはプ
    ルダウン手段を制御するところの集積半導体回路におい
    て、 少なくとも１個の上記のプルアップもしく はプルダウン手段が２個あるいはそれ以上の半導体装置
    を具え、その各々は制御電極と第１および第２主電極を
    有し、この半導体装置はゲート電極を除いて並列に接続
    され、それは入力信号の変化によって上記の半導体装置
    を順次ターンオンあるいはターンオフにするため制御回
    路から制御信号を受信することを特徴とする集積半導体
    回路。 ２、制御回路が第１半導体装置の第１制御信号に対して
    、別の半導体装置の別の制御信号を遅延させる遅延手段
    を具えることを特徴とする特許請求の範囲第１項に記載
    の集積半導体回路。 ３、遅延手段が直列になった２個の反転ゲートを具える
    ことを特徴とする特許請求の範囲第２項に記載の集積半
    導体回路。 ４、プルアップ手段の装置の数がプルダウン手段の装置
    の数より小さいことを特徴とする特許請求の範囲第１項
    、第２項、第３項のいずれか１つに記載の集積半導体回
    路。 ５、遅延手段は第１および少なくとも２個の別のインバ
    ータを具え、その第１インバータは第１制御信号を受信
    する入力と中間制御信号を発生する出力とを有し、それ
    は第１制御信号の下降傾斜あるいは上昇傾斜に対しそれ
    ぞれゆるやかな上昇傾斜あるいは下降傾斜を有し、別の
    インバータは各々が中間制御信号を受信する入力と半導
    体装置に対して別の制御信号を発生する出力を有し、上
    記の別のインバータはそれぞれ異なった遷移電圧を有す
    ることを特徴とする特許請求の範囲第２項もしくは第３
    項に記載の集積半導体回路。 ６、第１インバータの出力が容量性負荷を備えることを
    特徴とする特許請求の範囲第５項に記載の集積半導体回
    路。 ７、制御回路がデータ入力とエネーブル入力を有し、そ
    の各々はノアゲートの入力に接続され、その出力で第１
    制御信号が発生され、エネーブル入力が反転された出力
    エネーブル信号を受信することを特徴とする特許請求の
    範囲第１項ないし第６項のいずれか１つに記載の集積半
    導体回路。 ８、データ入力がナンドゲートの第１入力に接続され、
    かつエネーブル入力が高速インバータを介してナンドゲ
    ートの第２入力に接続され、ナンドゲートの出力が第１
    プルアップ装置のゲート電極に接続されていることを特
    徴とする特許請求の範囲第７項に記載の集積半導体回路
    。 ９、中間制御信号を受信するためにエネーブル入力が緩
    動インバータを介して第２ナンドゲートの第１入力に接
    続され、第２ナンドゲートの第２入力はデータ入力に接
    続され、かつ第２ナンドゲートの第３入力は第１インバ
    ータの出力に接続され、一方、第２ナンドゲートの出力
    が第２プルアップ装置のゲート電極に接続されているこ
    とを特徴とする特許請求の範囲第７項もしくは第８項に
    記載の集積半導体回路。 １０、放電路が第１インバータの出力と第２電源供給端
    子の間に備えられており、該放電路は直列になった２個
    の放電装置を具え、該放電装置はデータ入力とエネーブ
    ル入力上の信号によって制御されていることを特徴とす
    る特許請求の範囲第７項に記載の集積半導体回路。 １１、プルアップ装置がＰＭＯＳトランジスタであり、
    プルダウン装置がＮＭＯＳトランジスタであり、すべて
    のインバータがＰＭＯＳトランジスタとＮＭＯＳトラン
    ジスタを具え、かつノアゲートと第１ナンドゲートがＣ
    ＭＯＳゲートであることを特徴とする特許請求の範囲第
    １項ないし第１０項のいずれか１つに記載の集積半導体
    回路。 １２、第２ナンドゲートが２個の直列に接続されたＮＭ
    ＯＳトランジスタと直列に接続された並列の２個のＰＭ
    ＯＳトランジスタで構成され、その第１および第２ＰＭ
    ＯＳトランジスタは各々緩動インバータの出力およびデ
    ータ入力にそれぞれ接続されたそのゲート電極を有し、
    かつその第１および第２ＮＭＯＳトランジスタは各々第
    １インバータの出力および緩動インバータの出力にそれ
    ぞれ接続されたそのゲート電極を有することを特徴とす
    る特許請求の範囲第１１項に記載の集積半導体回路。 １３、データ入力上の信号によって制御された放電装置
    がＰＭＯＳトランジスタであり、かつエネーブル入力上
    の信号によって制御された放電装置がＮＭＯＳトランジ
    スタであり、そのゲート電極が高速インバータの出力に
    接続されていることを特徴とする特許請求の範囲第１１
    項もしくは第１２項に記載の集積半導体回路。 １４、容量性負荷がＭＯＳトランジスタであり、そのゲ
    ート電極が第１インバータの出力に接続され、かつ主電
    極が電源供給端子の１つに接続されていることを特徴と
    する特許請求の範囲第１１項、第１２項、第１３項のい
    ずれか１つに記載の集積半導体回路。
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785201A (en) * 1986-12-29 1988-11-15 Integrated Device Technology, Inc. High speed/high drive CMOS output buffer with inductive bounce suppression
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
US4947063A (en) * 1987-10-09 1990-08-07 Western Digital Corporation Method and apparatus for reducing transient noise in integrated circuits
US5268868A (en) * 1987-09-16 1993-12-07 Hitachi, Ltd. Output buffer circuits for reducing ground bounce noise
US4820942A (en) * 1988-01-27 1989-04-11 Advanced Micro Devices, Inc. High-speed, high-drive output buffer circuits with reduced ground bounce
US4825101A (en) * 1988-02-11 1989-04-25 Advanced Micro Devices, Inc. Full-level, fast CMOS output buffer
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
JP2736789B2 (ja) * 1988-09-24 1998-04-02 三菱電機株式会社 ドライバ回路装置
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
JPH0666674B2 (ja) * 1988-11-21 1994-08-24 株式会社東芝 半導体集積回路の出力回路
US4961010A (en) * 1989-05-19 1990-10-02 National Semiconductor Corporation Output buffer for reducing switching induced noise
US4972101A (en) * 1989-09-19 1990-11-20 Digital Equipment Corporation Noise reduction in CMOS driver using capacitor discharge to generate a control voltage
US4962345A (en) * 1989-11-06 1990-10-09 Ncr Corporation Current limiting output driver
JPH03148827A (ja) * 1989-11-06 1991-06-25 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2671538B2 (ja) * 1990-01-17 1997-10-29 松下電器産業株式会社 入力バッファ回路
US5081374A (en) * 1990-02-22 1992-01-14 National Semiconductor Corporation Output buffer circuit with signal feed forward for reducing switching induced noise
US5097149A (en) * 1990-07-02 1992-03-17 Micron Technology, Inc. Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
US5111064A (en) * 1990-09-05 1992-05-05 Vlsi Technology, Inc. Slow ramp high drive output pad
US5059823A (en) * 1990-10-22 1991-10-22 Advanced Micro Devices, Inc. Supply bounce controlled output buffer circuit
GB2288935B (en) * 1991-07-19 1996-01-03 Samsung Electronics Co Ltd Data output buffer
KR930008656B1 (ko) * 1991-07-19 1993-09-11 삼성전자 주식회사 노이즈가 억제되는 데이타 출력 버퍼
US5315172A (en) * 1992-04-14 1994-05-24 Altera Corporation Reduced noise output buffer
US5321313A (en) * 1993-01-07 1994-06-14 Texas Instruments Incorporated Controlled power MOSFET switch-off circuit
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
DE69407352T2 (de) * 1993-06-22 1998-06-04 Philips Electronics Nv Integrierter Schaltkreis mit Störsignal reduzierender Ausgangsstufe
EP0632591B1 (en) * 1993-06-22 1997-12-17 Koninklijke Philips Electronics N.V. Integrated circuit comprising a noise-reducing output stage
US5438278A (en) * 1993-09-28 1995-08-01 Advanced Micro Devices, Inc. High speed CMOS output buffer circuit minimizes propagation delay and crowbar current
US5701090A (en) 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US5859552A (en) * 1995-10-06 1999-01-12 Lsi Logic Corporation Programmable slew rate control circuit for output buffer
DE19604394A1 (de) * 1996-02-07 1997-08-14 Telefunken Microelectron Schaltungsanordnung zum Treiben einer Last
US5862390A (en) * 1996-03-15 1999-01-19 S3 Incorporated Mixed voltage, multi-rail, high drive, low noise, adjustable slew rate input/output buffer
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5656947A (en) * 1996-07-16 1997-08-12 National Semiconductor Corporation Low noise digital output buffer
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5870347A (en) * 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US5898638A (en) * 1997-03-11 1999-04-27 Micron Technology, Inc. Latching wordline driver for multi-bank memory
US5929680A (en) * 1997-05-16 1999-07-27 Tritech Microelectronics International Ltd Short circuit reduced CMOS buffer circuit
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) * 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6051995A (en) * 1998-09-11 2000-04-18 Sharp Electronics Corporation Constant impedance, low noise CMOS buffer
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
DE19932944B4 (de) * 1999-07-14 2005-10-20 Infineon Technologies Ag Schaltungsanordnung zum Ansteuern einer Last
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6529050B1 (en) * 2001-08-20 2003-03-04 National Semiconductor Corporation High-speed clock buffer that has a substantially reduced crowbar current
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
JP2009021651A (ja) * 2007-07-10 2009-01-29 Nec Electronics Corp 出力バッファ回路
TW201032476A (en) * 2009-02-18 2010-09-01 Etron Technology Inc Signal converting device
US9647559B2 (en) * 2015-01-26 2017-05-09 Infineon Technologies Americas Corp. Circuit implementations reducing losses in a power supply
US10735000B1 (en) 2019-12-19 2020-08-04 Globalfoundries Inc. Pre-driver circuits for an output driver
US11005454B1 (en) 2019-12-19 2021-05-11 Globalfoundries U.S. Inc. Pre-driver circuits for an output driver

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651697A (en) * 1979-10-04 1981-05-09 Tokyo Shibaura Electric Co Burnable gas concentration automatic control device
JPS58133038A (ja) * 1982-02-03 1983-08-08 Nec Corp インバ−タ回路
JPS58188151A (ja) * 1982-04-28 1983-11-02 Sanyo Electric Co Ltd 集積回路の出力回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3248657A (en) * 1963-10-18 1966-04-26 Rca Corp Pulse generator employing serially connected delay lines
US3654491A (en) * 1970-03-12 1972-04-04 Bell Telephone Labor Inc Chirp pulse generating circuits
US3631528A (en) * 1970-08-14 1971-12-28 Robert S Green Low-power consumption complementary driver and complementary bipolar buffer circuits
US3911289A (en) * 1972-08-18 1975-10-07 Matsushita Electric Ind Co Ltd MOS type semiconductor IC device
US4359654A (en) * 1980-01-28 1982-11-16 Honeywell Inc. Alternating polarity power supply control apparatus
DE3174470D1 (en) * 1980-09-26 1986-05-28 Toshiba Kk Dynamic signal generation circuit
JPS58188931A (ja) * 1982-04-28 1983-11-04 Seiko Epson Corp Ｃｍｏｓバツファアンプ駆動回路
US4487457A (en) * 1982-09-28 1984-12-11 Eaton Corporation Gating circuit for combining series and parallel connected FETs
DE3329093A1 (de) * 1983-08-11 1985-02-28 Siemens AG, 1000 Berlin und 8000 München Dynamischer mos-schaltkreis
US4567379A (en) * 1984-05-23 1986-01-28 Burroughs Corporation Parallel current sharing system
US4682047A (en) * 1985-08-29 1987-07-21 Siemens Aktiengesellschaft Complementary metal-oxide-semiconductor input circuit
JP3844541B2 (ja) * 1996-06-17 2006-11-15 株式会社シマノ 振出竿

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651697A (en) * 1979-10-04 1981-05-09 Tokyo Shibaura Electric Co Burnable gas concentration automatic control device
JPS58133038A (ja) * 1982-02-03 1983-08-08 Nec Corp インバ−タ回路
JPS58188151A (ja) * 1982-04-28 1983-11-02 Sanyo Electric Co Ltd 集積回路の出力回路

Also Published As

Publication number Publication date
EP0228133A1 (en) 1987-07-08
KR960008141B1 (ko) 1996-06-20
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EP0228133B1 (en) 1990-12-05
GB2184622B (en) 1989-10-18

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