DE69407352T2 - Integrierter Schaltkreis mit Störsignal reduzierender Ausgangsstufe - Google Patents

Description

• Die Erfindung betrifft eine integrierte Schaltung, mit
• - einer Ausgangsstufe mit zumindest zwei Ausgangstransistoren, der Hauptstromkanäle zwischen einem Speiseanschluß und einem Ausgang der Ausgangsstufe zueinander parallel geschaltet sind,
• - und einer Steuerschaltung, die ausgebildet ist, in Reaktion auf eine Änderung eines Eingangssignals an einem Eingang ein Laden jeweiliger Steuerelektroden der Ausgangstransistoren mit einer Verzögerung relativ zueinander zu starten, um die zeitliche Ableitung eines von den Ausgangstransistoren gemeinsam gezogenen Stroms zu begrenzen.
• Eine integrierte Schaltung dieser Art ist aus der US-Patentschrift Nr. 4.789.796 (PHQ 85.025) bekannt.
• Bei Verwendung einer solchen integrierten Schaltung ist der Ausgang üblicherweise kapazitiv belastet. Wenn die Ausgangsspannung der Schaltung sich von hoch auf niedrig verändert, muß daher eine Kapazität entladen werden. Das Entladen erfolgt mit Hilfe eines durch den Ausgang über die Hauptstromkanäle der Ausgangstransistoren zu den Zuführleitungen der Schaltung fließenden Stroms Die Zuführleitungen wirken als Induktanz, so daß eine Veränderung des Stroms eine induktive Spannung an den Zuführleitungen bewirkt, die proportional zur zeitlichen Ableitung des Stroms ist.
• Infolge der induktiven Spannung an den Zuführleitungen führen die Versorgungsklemmen, wie Masse außerhalb des Gehäuses der integrierten Schaltung und Masse innerhalb der integrierten Schaltung, nicht mehr das gleiche Potential. Dies stört den Betrieb der Schaltung.
• Mit der bekannten Schaltung wird diese Störung dadurch vermindert, daß der Spitzenwert der zeitlichen Ableitung des Stroms verringert wird, unter der Randbedingung, daß die Kapazität innerhalb einer festgelegten Zeitdauer entladen sein muß. Zueinander verspätetes Starten des Ladens der Steuerelektroden sorgt dafür, daß die Steuerelektroden der Ausgangstransistoren ihren maximalen Spannungspegel nicht gleichzeitig erreichen. Daher unterscheidet sich der Zeitpunkt, zu dem die Zunahme des durch die verschiedenen Ausgangstransistoren fliesenden Stroms maximal ist. Infolgedessen ist der Spitzenwert der zeitlichen Ableitung des Stroms durch den Ausgang klei ner, als wenn der Strom in den zumindest zwei Ausgangstransistoren gleichzeitig ansteigen würde.
• Da die Anzahl Ausgangstransistoren größer ist, kann somit im Prinzip ein zunehmend kleinerer Spitzenwert in der Ableitung des Stroms realisiert werden. Dies erfordert jedoch eine komplexe Schaltung, in der insbesondere die Verdrahtung eine große Oberfläche auf der integrierten Schaltung einnimmt.
• Die US-Patentschrift 4.783.601 (PHN 11.780) beschreibt eine andere Ausgangsstufe. Diese Ausgangsstufe besteht aus einem einzigen Ausgangstransistor, dessen Hauptstromkanal zwischen eine erste Versorgungsklemme und den Ausgang geschaltet ist.
• Hierzu umfaßt die Ausgangsstufe eine Steuerschaltung, die zum Laden der Steuerelektrode des Ausgangstransistors in Reaktion auf eine Veränderung des Eingangssignals am Eingang ausgebildet ist. Die Steuerschaltung umfaßt mehrere Ladestromzweige, von denen alle bis auf einen ausgeschaltet werden, wenn die Spannung an der Steuerelektrode einen Schwellenwert überschreitet. Somit ist am Anfang des Ladens der Ladestrom der Steuerelektrode größer als am Ende des Ladens.
• Indem der Ladestrom am Anfang größer gemacht wird, wird die zum Erreichen des maximalen Stroms durch den Ausgang erforderliche Spannung verringert, ohne daß der Spitzenwert der Ableitung des Stroms erhöht wird. Die benötigte Ladedauer kann weiterhin verringert werden, indem mehr Ladestromzweige parallel geschaltet werden und diese Zweige bei verschiedenen Schwellenwerten ausgeschaltet werden.
• Der Spitzenwert der zeitlichen Ableitung des Stroms der in US 4.783.601 (PHN 11.780) veröffentlichten Ausgangsstufe ist jedoch sehr empfindlich gegenüber einer Streuung der Parameter der integrierten Schaltung. Außerdem arbeitet die Ausgangsstufe bei niedrigen Versorgungsspannungen nicht sehr gut, weil es schwierig ist, eine genügend genaue Einstellung des Schwellenwertes der Spannung an der Steuerelektrode zu realisieren, bei dem die verschiedene Ladestromzweige ausgeschaltet werden müssen. Außerdem kann diese Schaltung nicht optimal für verschiedene Versorgungsspannungen verwendet werden, weil das Ausschalten der Zweige von der Versorgungsspannung abhängt.
• Der Erfindung liegt unter anderem als Aufgabe zugrunde, eine integrierte Schaltung mit einer Ausgangsstufe zu verschaffen, in der der Spitzenwert der zeitlichen Ableitung des Ausgangsstroms weiter verringert ist, ohne daß unnötigerweise die zum Erreichen des maximalen Stroms benötigte Zeit verringert wird.
• Die erfindungsgemäße integrierte Schaltung ist dadurch gekennzeichnet, daß die Steuerschaltung ausgebildet ist, nach Ladebeginn eine Geschwindigkeit des Ladens der Steuerelektrode zumindest eines der beiden jeweiligen Ausgangstransistoren zu verringern, um einen Spitzenwert der zeitlichen Ableitung des von zumindest einem der zumindest zwei Ausgangstransistoren gezogenen Stroms zu verringern.
• Eine Ausführungsform der erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß die Steuerschaltung zumindest zwei Stromzweige umfaßt, die parallel zwischen einen weiteren Speiseanschluß und die Steuerelektrode des einen der zumindest zwei Ausgangstransistoren geschaltet sind, wobei die Steuerschaltung ausgebildet ist, die zumindest zwei Stromzweige beim Ladebeginn zu aktivieren und einen Teil der Stromzweige nach dem Starten zu deaktivieren.
• Eine weitere Ausführungsform der erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß die Steuerschaltung Verzögerungsmittel umfaßt, wobei der Eingang der Steuerschaltung mit einem Eingang der Verzögerungsmittel gekoppelt ist, Abgriffe der Verzögerungsmittel mit den Stromzweigen gekoppelt sind, um die Stromzweige gleichzeitig zu aktivieren und den genannten Teil der Stromzweige nach einer Verzögerung zu deaktivieren. Folglich braucht keine Deaktivierung in Reaktion auf die Spannung an der Steuerelektrode des Ausgangstransistors zu erfolgen. Die Steuerschaltung kann somit mit einer Vielzahl von Versorgungsspannungen arbeiten. Weiterhin wird somit die Verwendung von Rückkopplungsschaltungen vermieden, die die Ausgangsstufe unnötig langsam machen würden.
• Eine Ausführungsform der erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß ein erster der Stromzweige einen Hauptstromkanal eines ersten Transistors umfaßt und daß ein zweiter der Stromzweige eine Reihenschaltung der Hauptstromkanäle eines zweiten und eines dritten Transistors umfaßt, wobei ein erster der Abgriffe mit jeweiligen Steuerelektroden des ersten und des zweiten Transistors gekoppelt ist, um die Stromzweige zu aktivieren, und ein zweiter der Abgriffe mit einer Steuerelektrode des dritten Transistors gekoppelt ist, um den zweiten Stromzweig nach der Verzögerungszeit zu deaktivieren. Der (zeitabhängige Lade-)Strom kann somit in einfacher Weise realisiert werden.
• Eine Ausführungsform der erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß der Ausgang auf einen Steuereingang zumindest eines der Stromzweige zurückgekoppelt ist, die mit der Steuerelektrode eines der zumindest zwei Ausgangstransistoren gekoppelt sind, für die das Laden ihrer Steuerelektrode zuletzt gestartet worden ist, um diesen Stromzweig zu deaktivieren, wenn eine Spannungsdifferenz zwischen dem Ausgang und dem Speiseanschluß unter einem zuvor bestimmten Schwellenwert liegt. Es hat sich gezeigt, daß Strom, der durch den Ausgangstransistor fließt, der zuerst gestartet wird, am starksten auf Veränderungen der Spannung an der Steuerelektrode anspricht. Um zu verhindern, daß hierdurch der Spitzenwert der Ableitung des Stroms durch den Ausgangstransistor, der zuerst gestartet wird, höher ist als der durch die weiteren Ausgangstransistoren fließende Strom, wird der zuerst gestartete Transistor so bemessen, daß er kleiner ist, so daß er im Vergleich zu den weiteren Ausgangstransistoren bei einer bestimmten Spannung an der Steuerelektrode weniger Strom zieht.
• Eine Ausführungsform der erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß ein Breite/Länge-Verhältnis eines der zumindest zwei Ausgangstransistoren, für den das Laden der Steuerelektrode zuerst gestartet worden ist, kleiner als das Breite/Länge-Verhältnis eines weiteren Ausgangstransistors ist, für den das Laden der Steuerelektrode später gestartet worden ist. Der Spitzenwert der Ableitung des Stroms des letzten Ausgangstransistors wird somit weiter unterdrückt, wenn die Spannung am Ausgang bereits ausreichend abgenommen hat.
• Die Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
• Figur 1 eine Ausgangsstufe für eine erfindungsgemäße integrierte Schaltung,
• Figur 2 die Zeitabhängigkeit der Ladeströme in der Ausgangsstufe von Figur 1,
• Figur 3 eine Ausführungsform der Ausgangsstufe,
• Figur 4 eine Ausführungsform einer Verzögerungsleitung,
• Figur 5 eine weitere Ausführungsform der Ausgangsstufe.
• Figur 1 zeigt eine Ausgangsstufe 10 für eine erfindungsgemäße integrierte Schaltung. Die Ausgangsstufe 10 umfaßt zwei Speiseanschlüsse (Vdd und Gnd), einen Eingang und einen Ausgang 12. Zwischen dem Ausgang 12 und einem ersten der Speiseanschlüsse (Gnd) gibt es eine Pull-down-Schaltung. Der Ausgang 12 ist auch über eine Lastschaltung 16 (der Deutlichkeit halber nicht im einzelnen dargestellt), die als Pullup-Schaltung dient, mit dem zweiten Speiseanschluß Vdd gekoppelt.
• Die Pull-down-Schaltung umfaßt drei NMOS-Ausgangstransistoren 14a,b,c, deren Hauptstromkanäle mit dem Ausgang 12 und dem ersten Speiseenschluß Gnd gekoppelt sind. Die Anzahl von drei NMOS-Ausgangstransistoren 14a,b,c ist als praktisches Beispiel gewählt; die Erfindung ist keinesfalls auf diese Anzahl beschränkt, es ist alternativ möglich, zwei, vier oder mehr Ausgangstransistoren zu verwenden. In der Pull-down-Schaltung ist der Eingang mit einer Schaltung 15 gekoppelt, die zur Steuerung mit drei Ladeschaltungen 17a,b,c gekoppelt ist. Die Ladeschaltungen 17a,b,c, die als Stromquellen dargestellt sind, die an einer Seite mit dem Speiseanschluß Vdd verbunden sind, sind mit jeweiligen Gates der NMOS-Ausgangstransistoren 14a,b,c gekoppelt. Außerdem sind die Gates der NMOS-Ausgangstransistoren 14a,b,c mit dem ersten Speiseanschluß Gnd über einen jeweiligen Schalter 18a,b,c, gekoppelt.
• Wenn das Eingangssignal der Schaltung so ist, daß die Spannung am Ausgang 12 logisch hoch sein muß, sind die Schalter 18a,b,c leitend und die Ladeschaltungen 17a,b,c sind nicht aktiv. Die Spannung an den Gates der Ausgangstransistoren 14a,b,c ist dann nahezu gleich dem Potential des ersten Speiseanschlusses Gnd und die Ausgangstransistoren 14a,b,c sind nichtleitend. Die Pull-up-Schaltung 16 zieht dann die Potentiale am Ausgang 12 zu dem des zweiten Speiseanschlusses Vdd hoch.
• Wenn die Spannung am Ausgang 12 logisch niedrig sein muß, ist die Pullup-Schaltung 16 nicht aktiv, sind die Schalter 18a,b,c nichtleitend gemacht worden und sind die Stromquellen 17a,b,c verbunden. Die Spannung an den Gates der Ausgangstransistoren 14a,b,c ist im stationären Zustand dann nahezu gleich dem Potential des zweiten Speiseanschlusses Vdd, und die Ausgangstransistoren 14a,b,c sind leitend. Die Ausgangstransistoren 14a,b,c, ziehen dann das Potential des Ausgangs 12 auf das des ersten Speiseanschlusses Gnd hoch.
• Die Ausgangsstufe ist auf einem Halbleiterchip vorhanden, der Bondflekken zum Anschluß an eine externe Stromversorgung umfaßt (nicht abgebildet).
• Im Betrieb wird Strom von der Stromversorgung zum Chip über Bonddrähte zugeführt. Die Bonddrähte verhalten sich elektrisch wie eine Selbstinduktivität. Die Selbstinduktivität wird symbolisch durch eine Spule L dargestellt, die zwischen die erste Stromversorgung Gnd und den externen Speiseanschluß 22 geschaltet ist. Der andere Speiseanschluß Vdd des Chips umfaßt auch eine Selbstinduktivität; weil diese Selbstinduktivität für die Erläuterung jedoch nicht notwendig ist, ist sie in der Figur nicht dargestellt. Der Ausgang 12 der Ausgangsstufe wird im Betrieb von anderen Schaltungen belastet. Diese anderen Schaltungen bilden eine Last, die eine starke kapazitive Komponente enthält, die in der Figur symbolisch durch einen Lastkondensator 21 dargestellt wird.
• Beim Schalten vom logisch hoch (Vdd) auflogisch niedrig (Gnd) am Ausgang 12 sollte die Schaltung den Kondensator entladen. Hierzu wird ein Strom vom Ausgang 12 zum ersten Speiseanschluß Gnd geführt. Dieser Strom durchläuft auch die Selbstinduktivität L. An dieser Selbstinduktivität entwickelt sich eine induktive Spannungsdifferenz VI, die proportional zur zeitlichen Ableitung dI/dt des Stroms I durch die Ausgangsstufe 10 ist:
• VI = L dI/dt.
• Dieses Zuführen bewegt eine Änderung des Stroms durch die Selbstinduktivität L und damit eine induktive Spannungsdifferenz VI zwischen dem inneren Speiseanschluß Gnd und dem äußeren Speiseanschluß 22. Diese induktive Spannungsdifferenz wirkt sich störend auf den Betrieb der integrierten Schaltung aus, und die Erfindung hat zum Ziel, diese Auswirkung zu minimieren.
• Die Stromquellen 17a,b,c dienen dazu, die induktive Spannungsdifferenz zu begrenzen. Unter der Steuerung der jeweiligen Steuersignale liefern die Stromquellen 17a,b,c zeitabhängige Ströme I&sub1;(t), I&sub2;(t) und I&sub3;(t), wenn nach einer Änderung des Signals am Eingang der Ausgang 12 von logisch hoch auflogisch niedrig geschaltet werden soll. Figur 2 zeigt die Zeitabhängigkeit der Ströme I&sub1;(t), I&sub2;(t) und I&sub3;(t) durch die Stromquellen 17a,b,c. Die verschiedenen Stromquellen 17a,b,c werden relativ zueinander zeitlich verzögert geschaltet. Die Ströme I&sub1;(t), I&sub2;(t), I&sub3;(t) sind alle zu Anfang groß und werden anschließend verkleinert.
• Infolge der Zuführung des Stroms I&sub1;(t) steigt die Spannung am Gate beispielsweise des NMOS-Ausgangstransistors 14a zu Anfang schnell und anschließend langsamer, bis ein stationärer Zustand erreicht ist. Weil die Ströme I&sub1;(t), I&sub2;(t) und I&sub3;(t) mit einer relativen Verzögerung zueinander zu fließen beginnen, beginnen die verschiedenen NMOS-Ausgangstransistoren 17a,b,c zu unterschiedlichen Zeitpunkten zu leiten. Die zeiffiche Ableitung des Stroms durch die Seibstinduktivität L ist daher kleiner als in dem Fall, daß alle Ausgangstransistoren 14a,b,c gleichzeitig leitend gemacht würden.
• Unter der Steuerung des Anstieges der Spannung am Gate beispielsweise des NMOS-Ausgangstransistors 14a beginnt dieser Ausgangstransistor einen zunehmenden Strom durch seinen Hauptstromkanal zu ziehen. Wenn die Spannung am Gate des NMOS-Ausgangstransistors 14a zeitlich linear ansteigen würde, würde der Strom durch den Hauptstromkanal somit schneller als linear ansteigen (die Beziehung zwischen der Gate-Spannung und dem Hauptstrom des Ausgangstransistors 14a ist nichtlinear). Der Strom I&sub1;(t) nimmt jedoch als Funktion der Zeit ab, so daß die Spannung am Gate des Ausgangstransistors 14a weniger schnell ansteigt, so daß dem Anstieg der Ableitung infolge der nichtlinearen Beziehung zwischen der Gate-Spannung und dem Hauptstrom entgegengewirkt wird.
• Eine ähnliche Zeitabhängigkeit gilt für die weiteren Ausgangstransistoren 14b,c. Die Spannung am Ausgang 12 hat noch ihren maximalen Wert, wenn der Ausgangstransistor 14a leitend gemacht wird, d.h. der Transistor, der als erster leitend gemacht wird. Der durch den ersten Ausgangstransistor 14a fließende Strom spricht daher schneller auf Veränderungen dessen Gate-Spannung an. Um zu verhindern, daß die Ableitung des Stroms viel größer wird als die Ableitungen des Stroms durch die weiteren Ausgangstransistoren, ist das Breite/Länge-Verhältnis des ersten Ausgangstransistors vorzugsweise kleiner als das der weiteren Ausgangstransistoren. Dieser Effekt ist am ausgeprägtesten für den ersten Ausgangstransistor 14a, der als erster eingeschaltet wird, aber er existiert auch für die weiteren Ausgangstransistoren. Daher ist das Breite/Länge-Verhältnis der Ausgangstransistoren 14a,b,c vorzugsweise um so größer, je später sie eingeschaltet werden. Ein Beispiel für ein geeignetes Verhältnis der Breite/Länge-Verhältnisse jeweiliger Ausgangstransistoren 14a,b,c ist 1:2:3. Der Absolutwert der Breite/Länge-Verhältnisse wird durch die Gleichstromspezifikation der integrierten Schaltung bestimmt, die einen maximalen Gleichspannungsabfall an den Ausgangstransistoren bei einer gegebenen Ausgangsgleichstrom vorschreibt.
• Die Zeitabhängigkeit der Ströme I&sub1;(t), I&sub2;(t), I&sub3;(t) wird in der Praxis abhängig von der Eigenschaften der Ausgangstransistoren 14a,b,c und der Art der Stromquelle 17a, b,c gewählt. Die dargestellte Ausführungsform ist nur als Beispiel gegeben.
• Figur 3 zeigt eine Ausführungsform der Ausgangsstufe für eine integrierte Schaltung. Darin werden die in Figur 1 bereits gezeigten Komponenten mit den gleichen Bezugszeichen wie in Figur 1 bezeichnet. Jede der Ladeschaltungen 17a,b,c ist als Parallelschaltung eines ersten und eines zweiten Zweiges ausgeführt. Diese Parallelschaltung ist zwischen die zweite Stromversorgung Vdd und das Gate des Ausgangstransistors 14a,b,c, geschaltet. Der erste Zweig umfaßt den Hauptstromkanal eines PMOS-Transistors 30a,b,c. Der zweite Zweig umfaßt eine Reihenschaltung der Hauptstromkanäle der zwei PMOS-Transistoren 31a,b,c und 32a,b,c. Die Schalter 18a,b,c Figur 1) sind als NMOS-Transistoren 34a,b,c ausgeführt.
• Der Eingang 36 der Ausgangsstufe ist mit dem Eingang einer Verzögerungsleitung 38 gekoppelt. Ausgänge der Verzögerungsleitung 38 sind mit den Gates der Transistoren 30a,b,c, 31a,b,c und 32a,b,c in den I-adeschaltungen 17a,b,c, gekoppelt. Weiterhin ist ein Ausgang der Verzögerungsleitung mit den Gates der NMOS-Transistoren 34a,b,c gekoppelt, die als Schalter dienen. Der Abstand zwischen dem Eingang der Verzögerungsleitung 38 und den verschiedenen Ausgängen symbolisiert die Verzögerung zwischen dem Signal am Eingang und den verschiedenen Ausgängen. Ein Punkt an einem Ausgang zeigt an, daß der Ausgang ein invertiertes Signal abgibt.
• Die Funktionsweise der Schaltung soll für den Fall erläutert werden, daß am Eingang 36 ein Signal angeboten wird, daß einen Übergang vom logisch hoch auf logisch niedrig erfahrt. Zuerst empfangen die Gates der Transistoren 34a,b,c eine niedrige Spannung, so daß sie nichfleitend gemacht werden und eine der Ladeschaltungen (17a) aktiviert wird. In Reaktion auf diese Aktivierung werden zuerst beide Zweige (30a und 31a, 32a) der Ledeschaltung 17a leitend gemacht. Nach einer Verzögerungszeit wird der zweite Zweig (31a, 32a) nichtleitend, weil einer der beiden Transistoren 32a in diesem Zweig unter Steuerung einer invertierten, verzögerten Version des Eingangssignals nichtleitend gemacht wird, Das Gate des Ausgangstransistors 14a wird somit anfangs von beiden Zweigen (30a und 31a, 32a) geladen und anschließend nur von dem ersten Zweig 30a (und damit langsamer). Der Schaltpunkt wird so gewählt, daß die maximale Ableitung des Stroms durch den Ausgangstransistor 14a dadurch verringert wird. Abgesehen von einer Verzögerung arbeiten die weiteren Ladeschaltungen 17b, c in gleicher Weise wie die erste Ladeschaltung 17a.
• Die Reihenfolge des Ein- und Ausschaltens der verschiedenen Zweige 30a,b,c, 31a,b,c und 32a,b,c entspricht der Reihenfolge, in der die Abgriffe an der Verzögerungsleitung dargestellt werden. Die optimale Wahl der Verzögerung zwischen den verschiedenen Schaltmomenten ist von den verwendeten Transistoren abhängig und wird vorzugsweise durch Simulation bestimmt. Dabei wird der Spitzenwert der resultierenden zeitlichen Ableitung bestimmt, und es wird eine Kombination von Verzögerungszeiten gewählt, die diesen Spitzenwert minimiert.
• Der zweite Zweig (32a, 32a) braucht nicht mit Hilfe eines verzögerten Eingangssignals abgeschaltet zu werden. Alternativ kann der zweite Zweig 31a, 32a von der Spannung am Gate des Ausgangstransistors 14a gesteuert werden. Beispielsweise kann das Gate des Transistors 32b, mit dem der zweite Zweig ausgeschaltet wird, mit dem Gate des Ausgangstransistors 14a verbunden werden. Der durch den zweiten Zweig 31a, 32a fließende Strom wird dann abnehmen, wenn die Spannung am Gate des Ausgangstransistors 14a zunimmt, und er wird vollständig abgeschaltet, wenn diese Spannung gleich der zweiten Speisespannung Vdd minus einer Schwellenspannung VT wird.
• Eine solche Abnahme des durch den zweiten Zweig 31a, 32b fließenden Stroms sorgt für eine Verringerung der maximalen Ableitung des durch den Ausgang fließenden Stroms Wenn jedoch die zweite Speisespannung Vdd nicht zuvor bekannt ist, beispielsweise weil der Benutzer der integrierten Schaltung die Freiheit hat, verschiedene Speisespannungen zu verwenden, ist es schwierig, die maximale Ableitung des Ausgangsstroms auf diese Weise zu steuern. Außerdem bewirkt dies eine Abhängigkeit der von den Möglichkeiten, die die Parameter der Transistoren (beispielsweise der Wert von VT) bieten; dies behindert eine geeignete Steuerung insbesondere im Fall einer niedrigen Versorgungsspannung Vdd.
• Selbst wenn nur ein Ausgangstransistor (beispielsweise nur 14a zusammen mit der Ladeschaltung 17a, somit ohne 14b,c und 17b,c) verwendet wird, kann die Ladeschaltung mit einer Verzögerungsleitung in diesem Fall besser gesteuert werden.
• Die Anzahl von zwei parallel geschalteten Zweigen (30a,b,c) und 31a,b,c, 32a,b,c) ist nur als Beispiel gegeben. Eine Parallelschaltung von mehr als zwei Zweige kann zum I-aden des Gates eines oder mehrere der Ausgangstransistoren 14a,b,c vorgesehen werden. Jeder dieser Zweige umfaßt beispielsweise eine Reihenschaltung der Hauptstromkanäle von zwei Transistoren. Das Gate eines dieser Transistoren wird zusammen mit den Gates von Transistoren 30a,b,c, 31a,b,c in den anderen Zweigen der gleichen Ladeschaltung gesteuert, um so die Ladeschaltung 17a,b,c zu aktivieren. Ein anderer Transistor in jedem Zweig wird mit einer Verzögerung bezüglich des Transistors 32a,b,c in invertierter Form gesteuert, um die Zweige zu deaktivieren. Je mehr Zeit nach Aktivierung der Ladeschaltung 17a,b,c verstreicht, desto mehr Zweige werden deaktiviert. Die Zeitabhängigkeit des Stroms kann somit genauer eingestellt werden. In der Praxis hat sich gezeigt, daß die Verbindung von zwei Zweigen, wie in Figur 3 gezeigt, genügt.
• Wenn am Eingang 36 ein Signal angeboten wird, das einen Übergang von logisch niedrig auf logisch hoch erfährt, werden die Ladeschaltungen 17a,b,c abgeschaltet, und die Transistoren 34a,b,c werden leitend. Vorzugsweise sind die Ladeschaltungen 17a,b,c nicht aktiv, wenn die Transistoren 34a,b,c leiten. Um dies zu erreichen, ist die Verzögerung zwischen dem Eintreten des Übergangs von niedrig nach hoch und der Deaktivierung der Ledeschaltung 17a,b,c vorzugsweise kürzer als die Verzögerung zwischen dem Eintreten des Übergangs von hoch nach niedrig und der Aktivierung der Ladeschaltung 17a,b,c.
• Figur 4 zeigt eine Ausführungsform einer Verzögerungsleitung 38 für diesen Zweck. Die Verzögerungsleitung 38 umfaßt eine Basisverzögerungsleitung 40 mit einer Anzahl Abgriffen. Jeder der zum Deaktivieren der Ladeschaltungen 17b,c verwendeten Abgriffe 43, 45 wird in invertierter Form über ein NAND-Gatter 42, 44 mit den Gates der Transistoren 30b,c, 31b,c in den Ladeschaltungen 17b,c gekoppelt. Das NAND-Gatter umfaßt auch einen Eingang, der mit einem vorn liegenden, invertierten Abgriff 41 der Basisverzögerungsleitung 40 gekoppelt ist.
• Weil die Aktivierung über ein NAND-Gatter erfolgt, von dem eines der Eingangssignale von der Basisverzögerungsschaltung 46 mit kurzer Verzögerung abgenommen wird, wird die Deaktivierung der Ladeschaltungen schneller verlaufen als die Aktivierung. An Stelle eines NAND-Gatters, das mit invertierten Versionen des Eingangssignals arbeitet, kann natürlich jede andere Logikfunktion mit der gleichen Wirkung verwendet werden.
• Die Verzögerungsleitung 38 umfaßt vorzugsweise eine Kaskade aus Invertern, die mit der Ausgangsstufe integriert sind, wobei der Eingang der Kaskade den Eingang der Verzögerungsleitung 38 bildet. Die Ausgänge der Verzögerungskette 38 werden an den Ausgängen der Inverter in der Kaskade abgenommen. Die Dimensionierung der Inverter in der Kaskade bestimmt die Verzögerungszeiten und wird so gewählt, daß der Spitzenwert des Ausgangsstroms der Ausgangsstufe minimiert wird.
• Die von der Kaskade realisierten Verzögerungszeiten sind auch von den Schwankungen der Betriebsbedingungen abhängig (Speisespannung Vdd, Temperatur und ähnliches). Die Geschwindigkeit des Ladens der Gates der Ausgangstransistoren 14a,b,c ist auch von diesen Schwankungen abhängig. Weil sich die Verzögerungszeiten und die Ladegeschwindigkeit zusammen ändern, bleibt die zeitliche Beziehung zwischen den Strömen I&sub1;(t), I&sub2;(t) und I&sub3;(t) und ihre eigene Zeitabhängigkeit trotz dieser Schwankungen erhalten.
• Die Pull-up-Schaltung 16 kann in gleicher Weise ausgeführt werden wie die in den Figuren 1 und 3 gezeigte Pull-down-Schaltung. Die PMOS-Transistoren in der Pull-down-Schaltung werden durch NMOS-Transistoren in der Pull-up-Schaltung 16 ersetzt und umgekehrt; Vdd und Gnd werden in der Pull-up-Schaltung 16 ausgetauscht; die Verzögerungsleitung umfaßt statt NAND-Gattern NOR-Gatter zum Aktivieren und Dekktivieren der Ladeschaltungen der Pull-up-Schaltung.
• Weil, allgemein gesagt, der Rauschbereich für Vdd breiter ist als für Gnd, benötigt die Pull-up-Schaltung 16 üblicherweise nicht so viele Ausgangstransistoren wie die Pull-down-Schaltung.
• Figur 5 zeigt eine weitere Ausführungsform der erfindungsgemäßen Ausgangsstufe. Sie ähnelt der Ausführungsform von Figur 3 in hohem Maße. Der Unterschied besteht darin, daß die Ladeschaltung 17c für das Gate des Ausgangstransistors 14c, der als letzter aktiviert wird, einen zusätzlichen Zweig umfaßt, der parallel zum zuvorgenannten ersten und zweiten Zweig verläuft (30c und 31c, 32c). Der zusätzliche Zweig umfaßt eine Reihenschaltung der Hauptstromkanäle eines PMOS-Transistors 52 und eines NMOS-Transistors 54. Das Gate des PMOS-Transistors 52 ist mit den Gates der Transistoren 30c, 31c gekoppelt, wodurch die anderen Zweige der Ladeschaltung 17c aktiviert werden. Das Gate des NMOS-Transistors 54 ist mit dem Ausgang der Ausgangsstufe gekoppelt.
• Im Betrieb dekktiviert der NMOS-Transistor 54 den zusätzlichen Zweig, wenn die Ausgangsspannung genügend niedrig ist. Die zeitliche Ableitung des durch den Ausgangstransistor 14c fließenden Stroms wird dann niedriger, wenn die Ausgangsspannung bereits genügend niedrig ist. Dies kann beispielsweise der Fall sein, wenn die kapazitive Last des Ausgangs 12 vergleichsweise gering ist, so daß er vom ersten und zweiten aktivierten Ausgangstransistor 14a,b bereits zum größeren Teil schnell entladen werden kann. Der zusätzliche Zweig in der Ladeschaltung wird daher nur im Falle einer hohen Last verwendet. Dieser Art der Rückkopplung ist besonders nützlich für den letzten Ausgangstransistor 14c, aber sie kann auch in den anderen Transistoren 14a,b verwendet werden. Das Gleichstromversorgungsvermögen der Ausgangsstufe wird durch die Rückkopplung nicht beeinflußt.

Claims (6)

1. Integrierte Schaltung, mit

- einer Ausgangsstufe mit zumindest zwei jeweiligen Ausgangstransistoren, von denen jeweilige Hauptstromkanäle zwischen einem Speiseanschluß und einem Ausgang der Ausgangsstufe zueinander parallel geschaltet sind,

- einer Steuerschaltung, die ausgebildet ist, in Reaktion auf eine Änderung eines Eingangssignals an einem Eingang ein Laden jeweiliger Steuerelektroden der jeweiligen Ausgangstransistoren mit einer Verzögerung relativ zueinander zu starten, um die zeitliche Ableitung eines von den Ausgangstransistoren gemeinsam gezogenen Stroms zu begrenzen, dadurch gekennzeichnet, daß die Steuerschaltung ausgebildet ist, nach Ladebeginn eine Geschwindigkeit des Ladens der Steuerelektrode zumindest eines der beiden jeweiligen Ausgangstransistoren zu verringern, um einen Spitzenwert der zeitlichen Ableitung des von zumindest einem der zumindest zwei Ausgangstransistoren gezogenen Stroms zu verringern.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung zumindest zwei Stromzweige umfaßt, die parallel zwischen einen weiteren Speiseanschluß und die Steuerelektrode des einen der zumindest zwei Ausgangstransistoren geschaltet sind, wobei die Steuerschaltung ausgebildet ist, die zumindest zwei Stromzweige heim Ladebeginn zu aktivieren und einen Teil der Stromzweige nach dem Starten zu deaktivieren.

3. Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung Verzögerungsmittel umfaßt, wobei der Eingang der Steuerschaltung mit einem Eingang der Verzögerungsmittel gekoppelt ist und wobei Abgriffe der Verzögerungsmittel mit den Stromzweigen gekoppelt sind, um die Stromzweige gleichzeitig zu aktivieren und den genannten Teil der Stromzweige nach einer Verzögerung zu deaktivieren.

4. Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß ein erster der Stromzweige einen Hauptstromkanal eines ersten Transistors umfaßt und daß ein zweiter der Stromzweige eine Reihenschaltung der Hauptstromkanäle eines zweiten und eines dritten Transistors umfaßt, wobei ein erster der Abgriffe mit jeweiligen Steuerelektroden des ersten und des zweiten Transistors gekoppelt ist, um die Stromzweige zu aktivieren, und ein zweiter der Abgriffe mit einer Steuerelektrode des dritten Transistors gekoppelt ist, um den zweiten Stromzweig nach der Verzögerung zu deaktivieren.

5. Integrierte Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Ausgang auf einen Steuereingang zumindest eines der Stromzweige zurückgekoppelt ist, die mit der Steuerelektrode eines der zumindest zwei Ausgangstransistoren gekoppelt sind, für die das Laden ihrer Steuerelektrode zuletzt gestartet worden ist, um diesen Stromzweig zu deaktivieren, wenn eine Spannungsdifferenz zwischen dem Ausgang und dem Speiseanschluß unter einem zuvor bestimmten Schwellenwert liegt.

6. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein Breitelunge-Verhältnis eines der zumindest zwei Ausgangstransistoren, für den das Laden der Steuerelektrode zuerst gestartet worden ist, kleiner als das Breite/Länge-Verhältnis eines weiteren der zumindest zwei Ausgangstransistoren ist, für den das Laden der Steuerelektrode später gestartet worden ist.