JPS6214522A - 論理回路 - Google Patents
論理回路Info
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- JPS6214522A JPS6214522A JP15379885A JP15379885A JPS6214522A JP S6214522 A JPS6214522 A JP S6214522A JP 15379885 A JP15379885 A JP 15379885A JP 15379885 A JP15379885 A JP 15379885A JP S6214522 A JPS6214522 A JP S6214522A
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- JP
- Japan
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- logic
- level
- nmos
- nanoseconds
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、等に、並列的に機能する複数
のドレイン型論理回路の改良に関する。
のドレイン型論理回路の改良に関する。
第２図に示されるのは、従来の並列的に機能する複数の
ドレイン型論理回路を含む半導体集積回路の、ドレイン
型論理回路の部分の主要部を示すブロック図である。第
２図に示される従来列にお０ｃｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ） ）ランジスタ１４゜１５および１６が
並列に接続されており、端子５６より直流電圧ｖＤＤが
供給され、負荷抵抗１７および負荷容量Ｌ８が出力側に
配置されている。端子５４から入力さｎる論理信号が１
Ｌ”レベルから＠Ｈｍレベルになると、ＮＭＯ８）ラン
ジスタ１４゜１５および１６は導通状態となｌ）、＠Ｈ
”レベルから＠Ｌ”レベルに変ると遮断状態となるため
、端子５５からは端子５４より入力される論理信号、が
反転されて出力される。このドレイン型論理回路におい
て、ＮＭＯＳトランジスタを三個並列接続して用いてい
る理由は、出力側の負荷容量１８の介在による時定数に
起因して、端所５５から出力さｎる論理信号における立
上りまたは立下りが劣化するのを改善することにある。
ドレイン型論理回路を含む半導体集積回路の、ドレイン
型論理回路の部分の主要部を示すブロック図である。第
２図に示される従来列にお０ｃｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ） ）ランジスタ１４゜１５および１６が
並列に接続されており、端子５６より直流電圧ｖＤＤが
供給され、負荷抵抗１７および負荷容量Ｌ８が出力側に
配置されている。端子５４から入力さｎる論理信号が１
Ｌ”レベルから＠Ｈｍレベルになると、ＮＭＯ８）ラン
ジスタ１４゜１５および１６は導通状態となｌ）、＠Ｈ
”レベルから＠Ｌ”レベルに変ると遮断状態となるため
、端子５５からは端子５４より入力される論理信号、が
反転されて出力される。このドレイン型論理回路におい
て、ＮＭＯＳトランジスタを三個並列接続して用いてい
る理由は、出力側の負荷容量１８の介在による時定数に
起因して、端所５５から出力さｎる論理信号における立
上りまたは立下りが劣化するのを改善することにある。
上述の従来の並列的に機能する複数のドレイン型論理回
路より成る論理回路においては、並列に接続されるドレ
イン型論理回路の数に相応して、負荷容量を介する電源
からの充放電電流値が増大する。
路より成る論理回路においては、並列に接続されるドレ
イン型論理回路の数に相応して、負荷容量を介する電源
からの充放電電流値が増大する。
いま、第２図に示さｎるドレイン型論理回路において、
ＮＭＯ８）ランジスタ１４，１５および１６の導通時に
おける内部抵抗をそれぞれ相等しいものとしてＲとし、
負荷容量１８の容量値を０１負荷容量１８の端子電圧を
ｖ（ｔ）として、ＮＭＯＳトランジスタの導通時におけ
る放電の場合を考えると、放電にともない変化する負荷
容量１８の端子電圧Ｖ（ｔ）は次式にて表わされる。
ＮＭＯ８）ランジスタ１４，１５および１６の導通時に
おける内部抵抗をそれぞれ相等しいものとしてＲとし、
負荷容量１８の容量値を０１負荷容量１８の端子電圧を
ｖ（ｔ）として、ＮＭＯＳトランジスタの導通時におけ
る放電の場合を考えると、放電にともない変化する負荷
容量１８の端子電圧Ｖ（ｔ）は次式にて表わされる。
ｔ
Ｖ（ｔ） ＝Ｖｏ ｅｌＸｐ（） ・・・（
１）Ｒ 上式においてｖｏはｉ＝Ｑにおける負荷容量１８の端子
電圧である。また放電電流Ｉ（ｔ）は次式にて表わされ
る。
１）Ｒ 上式においてｖｏはｉ＝Ｑにおける負荷容量１８の端子
電圧である。また放電電流Ｉ（ｔ）は次式にて表わされ
る。
また、ｔ＝Ｏにおけるピーク電流値工。は、（２）式に
おいてｔ＝Ｑとして次式で与えられる。
おいてｔ＝Ｑとして次式で与えられる。
従って、ＮＭＯ８）ランジスタが一個用いられる場合に
比較して、第２図の従来列の場合においては、ｔ＝０に
おける放電電流のピーク値が３倍に増大する。上記の（
１）式および（２）式より明らかなように、放電電流Ｉ
（ｔ） は、ピーク値を３ｖｏ／Ｒとするパルス状
の電流を形成しており、このパルス状電流は、接地端子
に関連する共通抵抗成分、または共通の電源回路等を介
して、共存する他の回路系統、特にアナログ系回路に対
して回路特性を劣化させるという問題点がある。例えば
、アナログ系回路としてのサンプル・ホールド回路等に
おいては、サンプリング期間からホールド期間に移行す
る境界点において前記パルス状放電電流に起因する雑音
が介入すると、サンプル・ホールドの正常動作が著しく
阻害される。しか屯、上述のように、パルス状放電電流
のピーク値は、並列に接続さ扛るドレイン型論理回路の
数にほぼ比例して増大するため、隣接するアナログ系回
路に対するパルス状放電電流による機能障害問題は、前
記ドレイン型論理回路の数に比例して激化の度を加えて
いる。
比較して、第２図の従来列の場合においては、ｔ＝０に
おける放電電流のピーク値が３倍に増大する。上記の（
１）式および（２）式より明らかなように、放電電流Ｉ
（ｔ） は、ピーク値を３ｖｏ／Ｒとするパルス状
の電流を形成しており、このパルス状電流は、接地端子
に関連する共通抵抗成分、または共通の電源回路等を介
して、共存する他の回路系統、特にアナログ系回路に対
して回路特性を劣化させるという問題点がある。例えば
、アナログ系回路としてのサンプル・ホールド回路等に
おいては、サンプリング期間からホールド期間に移行す
る境界点において前記パルス状放電電流に起因する雑音
が介入すると、サンプル・ホールドの正常動作が著しく
阻害される。しか屯、上述のように、パルス状放電電流
のピーク値は、並列に接続さ扛るドレイン型論理回路の
数にほぼ比例して増大するため、隣接するアナログ系回
路に対するパルス状放電電流による機能障害問題は、前
記ドレイン型論理回路の数に比例して激化の度を加えて
いる。
上記の問題点を解決するために、本発明の論理回路は、
並列的に機能するＮ（１よ抄大きい整数）個のドレイン
型論理回路を含む半導体集積回路において、前記Ｎ個の
ドレイン型論理回路に対する論理信号入力の第１の論理
レベル変化点に対応するタイミングを、前記Ｎ個のドレ
イン型論理回路に対する入力としてそれぞれＴｉ（ｉ＝
１．２，３．・・・Ｎ：Ｔ、＝０ 、 ＴＩ＜Ｔ鵞〈Ｔ
３〈・・・・・・＜ＴＮ）ナノ秒遅延させ、前記第一の
論理レベル変化点にフォローする第２の論理レベル変化
点に対応するタイミングを、前記Ｎ個のドレイン型論理
回路に対応する入力としてそれぞれほぼ同一のタイミン
グとなるように設定するタイミング制御手段を備えてい
る。
並列的に機能するＮ（１よ抄大きい整数）個のドレイン
型論理回路を含む半導体集積回路において、前記Ｎ個の
ドレイン型論理回路に対する論理信号入力の第１の論理
レベル変化点に対応するタイミングを、前記Ｎ個のドレ
イン型論理回路に対する入力としてそれぞれＴｉ（ｉ＝
１．２，３．・・・Ｎ：Ｔ、＝０ 、 ＴＩ＜Ｔ鵞〈Ｔ
３〈・・・・・・＜ＴＮ）ナノ秒遅延させ、前記第一の
論理レベル変化点にフォローする第２の論理レベル変化
点に対応するタイミングを、前記Ｎ個のドレイン型論理
回路に対応する入力としてそれぞれほぼ同一のタイミン
グとなるように設定するタイミング制御手段を備えてい
る。
以下、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の主要部を示すブロック図
である。第１図に示されるように、本実施例は、インバ
ータ１，２，３および４とＮＡＮＤ回路５および６とを
含むタイミング制御回路７と、並列的に機能する四個の
ＮＭＯＳトランジスタ８゜９．１０および１１と、負荷
抵抗１２と、負荷容量１３とを備えている。
である。第１図に示されるように、本実施例は、インバ
ータ１，２，３および４とＮＡＮＤ回路５および６とを
含むタイミング制御回路７と、並列的に機能する四個の
ＮＭＯＳトランジスタ８゜９．１０および１１と、負荷
抵抗１２と、負荷容量１３とを備えている。
第１図において、端子５１から入力される論理信号がＩ
Ｌ ｅレベルよりｗＨｓレベルに変る状態を考えると
、ＮＭＯＳトランジスタ８のゲート電極における論理レ
ベルは、’Ｌルベルよシ″Ｈルベルに転移するために、
８ＭＯ８）ランジスタ８は導通状態となシ、負荷容［１
３の電荷が８ＭＯ８）ランジスタ８を介して放電を開始
する。一方、端子５１から入力される論理信号は同時に
インバータ１、ＮＡＮＤ回路５および６にも送られてお
シ、インバータｌおよび２を経由してＴ８ナノ秒の時間
遅れにおいて、８ＭＯ８）ランジスタ９のゲート電極に
おける論理レベルはＩＬルベルよ、９”Ｈ”レベルに転
移する。この結果、ＮＭＯＳトランジスタ９は、ＮＭＯ
Ｓトランジスタ８よりもほぼＴ。
Ｌ ｅレベルよりｗＨｓレベルに変る状態を考えると
、ＮＭＯＳトランジスタ８のゲート電極における論理レ
ベルは、’Ｌルベルよシ″Ｈルベルに転移するために、
８ＭＯ８）ランジスタ８は導通状態となシ、負荷容［１
３の電荷が８ＭＯ８）ランジスタ８を介して放電を開始
する。一方、端子５１から入力される論理信号は同時に
インバータ１、ＮＡＮＤ回路５および６にも送られてお
シ、インバータｌおよび２を経由してＴ８ナノ秒の時間
遅れにおいて、８ＭＯ８）ランジスタ９のゲート電極に
おける論理レベルはＩＬルベルよ、９”Ｈ”レベルに転
移する。この結果、ＮＭＯＳトランジスタ９は、ＮＭＯ
Ｓトランジスタ８よりもほぼＴ。
ナノ秒の時間遅れにおいて導通状態となり、この時点よ
り、負荷容量１３の電荷は、８ＭＯ８）？ンジスタ８お
よび９の両者を介して放電を継続することとなる。イン
バータｌおよび２による遅延時間Ｔ、が、本ドレイン型
論理回路の出力側における負荷容量１３を含む放電経路
における時定数よりも小さい値であることは云うまでも
ない。このことは、以下に説明するＮＡＮＤ回路５およ
びインバータ３による遅延時間Ｔ３と、ＮＡＮＤ回路６
およびインバータ４による遅延時間Ｔ４とについても同
様である。
り、負荷容量１３の電荷は、８ＭＯ８）？ンジスタ８お
よび９の両者を介して放電を継続することとなる。イン
バータｌおよび２による遅延時間Ｔ、が、本ドレイン型
論理回路の出力側における負荷容量１３を含む放電経路
における時定数よりも小さい値であることは云うまでも
ない。このことは、以下に説明するＮＡＮＤ回路５およ
びインバータ３による遅延時間Ｔ３と、ＮＡＮＤ回路６
およびインバータ４による遅延時間Ｔ４とについても同
様である。
ＮＡＮＤ回路５においては、端子５１から入力されるｌ
Ｈルベルの論理信号と、インバータ２から送られてくる
Ｔ２ナノ秒遅れの１ ）１ ルベルの論理信号とに対応
して、はぼＴ２ナノ秒遅れのタイミングにおいて、その
論理レベル出力がｌ Ｈｌレベルよりｌ Ｌ ｌレベル
に転移する。従って、インバータ３の出力側においては
、上述のよりなＮＡＮＤ回路５およびインバータ３によ
る遅延時間Ｔ３に対応して、ＮＭＯＳトランジスタ１０
のゲート電極における論理レベルは、は１１ （Ｔ、
＋’Ｉ’３）ナノ秒の時間遅れにおいて１Ｌ＠レベルよ
り１Ｈルベルに転移する。この結果、ＮＭＯ８ト：ｌｙ
ンジスタ１０は、８ＭＯ８）ランジスタ８よりはほぼ（
Ｔ１＋Ｔｓ）ナノ秒遅れ、ＮＭＯ８ト：７ンジスタ９よ
りはほぼＴｓｆ７□□おい、□□９、ユ。、、ａよ
１す、負荷容量１３の電荷は、８ＭＯ８）ランジスタ
８，９および１０の三者を介して放電を継続することと
なる。
Ｈルベルの論理信号と、インバータ２から送られてくる
Ｔ２ナノ秒遅れの１ ）１ ルベルの論理信号とに対応
して、はぼＴ２ナノ秒遅れのタイミングにおいて、その
論理レベル出力がｌ Ｈｌレベルよりｌ Ｌ ｌレベル
に転移する。従って、インバータ３の出力側においては
、上述のよりなＮＡＮＤ回路５およびインバータ３によ
る遅延時間Ｔ３に対応して、ＮＭＯＳトランジスタ１０
のゲート電極における論理レベルは、は１１ （Ｔ、
＋’Ｉ’３）ナノ秒の時間遅れにおいて１Ｌ＠レベルよ
り１Ｈルベルに転移する。この結果、ＮＭＯ８ト：ｌｙ
ンジスタ１０は、８ＭＯ８）ランジスタ８よりはほぼ（
Ｔ１＋Ｔｓ）ナノ秒遅れ、ＮＭＯ８ト：７ンジスタ９よ
りはほぼＴｓｆ７□□おい、□□９、ユ。、、ａよ
１す、負荷容量１３の電荷は、８ＭＯ８）ランジスタ
８，９および１０の三者を介して放電を継続することと
なる。
ＮＡＮＤ回路６およびインバータ４の作用についても、
上述のＮＡＮＤ回路５およびインノく一タ３の場合と同
様で、前述のように％ＮＡＮＤ回路６およびインバータ
４による遅延時間Ｔ４に対応して、第４番目のＮＭＯＳ
トランジスタ１１のゲート電極における論理レベルは、
はぼ（’ｒ、＋’ｒ３＋’Ｉ”４）ナノ秒の時間遅れに
おいてＩＬルベルより１Ｈ＠レベルに転移する。この結
果、８ＭＯ８）ランジスタ１１は、ＮＭＯＳトランジス
タ８よりは（Ｔ２十Ｔ、＋Ｔ４）ナノ秒遅れ１．８ＭＯ
８）ランジスタ９よすは（Ｔ３＋Ｔ４）ナノ秒遅れ、８
ＭＯ８）ランジスタ１０よりはＴ４ナノ秒遅れにおいて
それぞれ導通状態となり、この時点より、負荷容量１３
の電荷は、８ＭＯ８）ランジスタ８，９．１０および１
１の囲者を介して放電を続行する。
上述のＮＡＮＤ回路５およびインノく一タ３の場合と同
様で、前述のように％ＮＡＮＤ回路６およびインバータ
４による遅延時間Ｔ４に対応して、第４番目のＮＭＯＳ
トランジスタ１１のゲート電極における論理レベルは、
はぼ（’ｒ、＋’ｒ３＋’Ｉ”４）ナノ秒の時間遅れに
おいてＩＬルベルより１Ｈ＠レベルに転移する。この結
果、８ＭＯ８）ランジスタ１１は、ＮＭＯＳトランジス
タ８よりは（Ｔ２十Ｔ、＋Ｔ４）ナノ秒遅れ１．８ＭＯ
８）ランジスタ９よすは（Ｔ３＋Ｔ４）ナノ秒遅れ、８
ＭＯ８）ランジスタ１０よりはＴ４ナノ秒遅れにおいて
それぞれ導通状態となり、この時点より、負荷容量１３
の電荷は、８ＭＯ８）ランジスタ８，９．１０および１
１の囲者を介して放電を続行する。
上述のように、並列に機能する四個のＮＭＯ８トランジ
スタ８，９．１０および１１に対して、インバータ１，
２，３および４と、ＮＡＮＤ回路５および６とを含むタ
イミング制御回路７を付与することによシ、端子５１か
ら入力される論理信号の論理レベルが’Ｌ’レベルより
’Ｈ’レベルに転移する第１の論理レベル変化点に対応
して、負荷容量１３の電荷は、ＮＭＯＳトランジスタ８
，９゜１０および１１を介して、順次Ｔ１（Ｔｔ中０
）、Ｔ寞。
スタ８，９．１０および１１に対して、インバータ１，
２，３および４と、ＮＡＮＤ回路５および６とを含むタ
イミング制御回路７を付与することによシ、端子５１か
ら入力される論理信号の論理レベルが’Ｌ’レベルより
’Ｈ’レベルに転移する第１の論理レベル変化点に対応
して、負荷容量１３の電荷は、ＮＭＯＳトランジスタ８
，９゜１０および１１を介して、順次Ｔ１（Ｔｔ中０
）、Ｔ寞。
Ｔ３およびＴ４の時間遅れにおいて放電する。従って、
パルス状の放電電流は、そのピーク値が抑制され、近似
的に８ＭＯ８）ランジスタ８を介して放電する場合のピ
ーク電流値のレベルとなる。すなわち、負荷容量１３の
パルス状放電電流のピーク値は、８ＭＯ８）ランジスタ
８＊９−１０および１１が同時に導通開始する従来例の
場合に比較して、はぼｌ／４程度に抑制される。このた
め前記パルス状放電電流に起因する雑音によって生起す
る、隣接のアナログ系回路に対する機能障害は、上述の
雑音レベルの低減により著しく改善される。
パルス状の放電電流は、そのピーク値が抑制され、近似
的に８ＭＯ８）ランジスタ８を介して放電する場合のピ
ーク電流値のレベルとなる。すなわち、負荷容量１３の
パルス状放電電流のピーク値は、８ＭＯ８）ランジスタ
８＊９−１０および１１が同時に導通開始する従来例の
場合に比較して、はぼｌ／４程度に抑制される。このた
め前記パルス状放電電流に起因する雑音によって生起す
る、隣接のアナログ系回路に対する機能障害は、上述の
雑音レベルの低減により著しく改善される。
□
次に、前記第１の論理レベル変化点にフォローする第２
の論理レベル変化点に対応して、端子５１から入力され
る論理信号の論理レベルがｌＨルベルより”Ｌルベルに
転移すると、ＮＭＯＳトランジスタ８のゲート電極は１
Ｌルベルとなり、ＮＭＯＳトランジスタ９のゲート電極
における論理レベルは、インバータ１および２を介する
ことにより、はぼＴ、ナノ秒の時間遅れにおいてｔＨａ
レベルより１Ｌルベルに転移する。ＮＭＯＳトランジス
タ１０のゲート電極における論理レベルは、ＮＡＮＤ回
路５に入力される第２の論理レベル変化点に対応するタ
イミングにおいて、端子５１から入力されるｌＬルベル
の論理信号と、ＮＭＯＳトランジスタ９のゲート電極に
おけるＩｌｌ、／ナノ秒遅れのｌ Ｌ ｌレベルの論理
信号とに対応して、前記第２の論理レベル変化点に対応
するタイミングに対してほぼｌ１１３／ナノ秒の時間遅
れにおいて、′ＨルベルよりＩＬルベルに転移する。同
様にＮＭＯ８）ランジスタ１１のゲート電極における論
理レベルは、ＮＡＮＤ回路６およびインバータ４の作用
を介して、前記第２の論理レベル変化点に対応するタイ
ミングに対してほぼＴ４／ナノ秒の時間遅れにおいて、
’Ｈ”レベルよりＩ Ｌ ｌレベルに転移する。
の論理レベル変化点に対応して、端子５１から入力され
る論理信号の論理レベルがｌＨルベルより”Ｌルベルに
転移すると、ＮＭＯＳトランジスタ８のゲート電極は１
Ｌルベルとなり、ＮＭＯＳトランジスタ９のゲート電極
における論理レベルは、インバータ１および２を介する
ことにより、はぼＴ、ナノ秒の時間遅れにおいてｔＨａ
レベルより１Ｌルベルに転移する。ＮＭＯＳトランジス
タ１０のゲート電極における論理レベルは、ＮＡＮＤ回
路５に入力される第２の論理レベル変化点に対応するタ
イミングにおいて、端子５１から入力されるｌＬルベル
の論理信号と、ＮＭＯＳトランジスタ９のゲート電極に
おけるＩｌｌ、／ナノ秒遅れのｌ Ｌ ｌレベルの論理
信号とに対応して、前記第２の論理レベル変化点に対応
するタイミングに対してほぼｌ１１３／ナノ秒の時間遅
れにおいて、′ＨルベルよりＩＬルベルに転移する。同
様にＮＭＯ８）ランジスタ１１のゲート電極における論
理レベルは、ＮＡＮＤ回路６およびインバータ４の作用
を介して、前記第２の論理レベル変化点に対応するタイ
ミングに対してほぼＴ４／ナノ秒の時間遅れにおいて、
’Ｈ”レベルよりＩ Ｌ ｌレベルに転移する。
上記の遅延時間Ｔ、’、Ｔ３’およびＴ４′等の時間値
はほぼ同等レベルの値であり、またそれぞれ比較的に小
さい数値であるために、ＮＭＯＳトランジスタ８．９．
１０および１１のゲート電極における論理レベルは、は
ぼ同一のタイミングにおいてｌＨルベルよりＩ Ｌ ｌ
レベルに転移する。この結果、端子５１から入力される
論理信号の第２の論理変化点に対応して、ＮＭＯ８）ラ
ンジスタ８，９．１０および１１において、それぞれド
レイン電極よりソース電極に流れている定常電流は、は
ぼ同一のタイミングにおいて遮断される。
はほぼ同等レベルの値であり、またそれぞれ比較的に小
さい数値であるために、ＮＭＯＳトランジスタ８．９．
１０および１１のゲート電極における論理レベルは、は
ぼ同一のタイミングにおいてｌＨルベルよりＩ Ｌ ｌ
レベルに転移する。この結果、端子５１から入力される
論理信号の第２の論理変化点に対応して、ＮＭＯ８）ラ
ンジスタ８，９．１０および１１において、それぞれド
レイン電極よりソース電極に流れている定常電流は、は
ぼ同一のタイミングにおいて遮断される。
従って、端子５１から入力される論理信号がＩＬＩレベ
ルよりｌＨルベルに転移する第１の論理レベル変化点く
おいては、対応するタイミングにおいて、ＮＭＯＳトラ
ンジスタ８，９．１０および１１のドレイン電極に接続
される負荷抵抗１２を介して、端子５２から出力される
論理信号は、１Ｈルベルよｆｉ ’Ｌ’レベルに転移す
る形で出力され、また、端子５１から入力される論理信
号が“Ｈ”レベルよりｌ Ｉ、 ルベルに転移する第２
の論理レベル変化点においては、対応するタイミングに
おいて、ＮＭＯ８）ランジスタ８，９．１０および１１
における同時導通電流遮断作用を介して、端子５２から
は、論理レベルが１Ｌルベルよ５ ’Ｈ”レベルに転移
される形で論理信号が出力される。この場合ＮＭＯ８）
ランジスタ８，９，１０および１１と、タイミング制御
回路７とを含む本実施例の作用効果としての特長は、前
述のように、第１の論理レベル変化点に対応するタイミ
ングにおいて、負荷容量１３の電荷のパルス状放電電流
のピーク値レベルが、単一のＮＭＯ８）ランジスタをド
レイン型論理回路として用いる場合に比較して著しく抑
制されることである。
ルよりｌＨルベルに転移する第１の論理レベル変化点く
おいては、対応するタイミングにおいて、ＮＭＯＳトラ
ンジスタ８，９．１０および１１のドレイン電極に接続
される負荷抵抗１２を介して、端子５２から出力される
論理信号は、１Ｈルベルよｆｉ ’Ｌ’レベルに転移す
る形で出力され、また、端子５１から入力される論理信
号が“Ｈ”レベルよりｌ Ｉ、 ルベルに転移する第２
の論理レベル変化点においては、対応するタイミングに
おいて、ＮＭＯ８）ランジスタ８，９．１０および１１
における同時導通電流遮断作用を介して、端子５２から
は、論理レベルが１Ｌルベルよ５ ’Ｈ”レベルに転移
される形で論理信号が出力される。この場合ＮＭＯ８）
ランジスタ８，９，１０および１１と、タイミング制御
回路７とを含む本実施例の作用効果としての特長は、前
述のように、第１の論理レベル変化点に対応するタイミ
ングにおいて、負荷容量１３の電荷のパルス状放電電流
のピーク値レベルが、単一のＮＭＯ８）ランジスタをド
レイン型論理回路として用いる場合に比較して著しく抑
制されることである。
なお、上記の説明においては、ドレイン型論理回路とし
てＮＭＯＳトランジスタを用いる場合を引用して本発明
の詳細な説明を行ったが、ドレイ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ） ）ランジスタを用いてもよく、
また、並列的に機能するドレイン型論理回路の個数につ
いても、上記一実施例に示されるように、四個に限定さ
れるものではない。
てＮＭＯＳトランジスタを用いる場合を引用して本発明
の詳細な説明を行ったが、ドレイ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ） ）ランジスタを用いてもよく、
また、並列的に機能するドレイン型論理回路の個数につ
いても、上記一実施例に示されるように、四個に限定さ
れるものではない。
以上詳細に説明したように、本発明は並列的に機能する
複数個のドレイン型論理回路を含む半導体集積回路にお
いて、前記複数個のドレイン型論理回路のそれぞれに対
する、論理レベル変化点に対応するタイミングを制御調
整することにより、前記タイミングに対応して生起する
、前記複数個のドレイン型論理回路の負荷容量における
電荷のパルス状放電電流のピーク値を低減させ、隣接す
るアナログ系回路等に対する雑音による機能障害を著し
く軽減することができる効果がある。
複数個のドレイン型論理回路を含む半導体集積回路にお
いて、前記複数個のドレイン型論理回路のそれぞれに対
する、論理レベル変化点に対応するタイミングを制御調
整することにより、前記タイミングに対応して生起する
、前記複数個のドレイン型論理回路の負荷容量における
電荷のパルス状放電電流のピーク値を低減させ、隣接す
るアナログ系回路等に対する雑音による機能障害を著し
く軽減することができる効果がある。
第１図は、本発明の一実施例の主要部を示すブロック図
、第２図は、従来の論理回路の一例の主要部を示すブロ
ック図である。 図において、１，２，３．４・・・・・・インバータ、
５．６・・・・・・ＮＡＮＤ回路、７・・・・・・タイ
ミング制御回路、８．９，１０，１１，１４，１５，１
６・・・・−Ｎ ＭＯＳトランジスタ、１２，１７・・
・・・・負荷抵抗、１３゜１８・−・・・・負荷容量。 土 Ｈ，１５，／乙−ＮＭθδ、。 ）ラシシスゲ １７−−−頁荷抵抗 ｌ３−＼置局、答、量
、第２図は、従来の論理回路の一例の主要部を示すブロ
ック図である。 図において、１，２，３．４・・・・・・インバータ、
５．６・・・・・・ＮＡＮＤ回路、７・・・・・・タイ
ミング制御回路、８．９，１０，１１，１４，１５，１
６・・・・−Ｎ ＭＯＳトランジスタ、１２，１７・・
・・・・負荷抵抗、１３゜１８・−・・・・負荷容量。 土 Ｈ，１５，／乙−ＮＭθδ、。 ）ラシシスゲ １７−−−頁荷抵抗 ｌ３−＼置局、答、量
Claims (1)
- 並列的に機能するＮ（１より大きい整数）個のドレイン
型論理回路を含む半導体集積回路において、前記Ｎ個の
ドレイン型論理回路に対する論理信号入力の第１の論理
レベル変化点に対応するタイミングを、前記Ｎ個のドレ
イン型論理回路に対する入力としてそれぞれＴｉ（ｉ＝
１、２、３、…、Ｎ：Ｔ＿１≒０、Ｔ＿１＜Ｔ＿２＜Ｔ
＿３＜…＜Ｔ＿Ｎ）ナノ秒遅延させ、前記第１の論理レ
ベル変化点にフォローする第２の論理レベル変化点に対
応するタイミングを、前記Ｎ個のドレイン量論理回路に
対応する入力としてそれぞれほぼ同一のタイミングとな
るように設定するタイミング制御手段を備えることを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15379885A JPS6214522A (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15379885A JPS6214522A (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214522A true JPS6214522A (ja) | 1987-01-23 |
Family
ID=15570359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15379885A Pending JPS6214522A (ja) | 1985-07-12 | 1985-07-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002233A (ko) * | 1993-06-22 | 1995-01-04 | 프레데릭 얀 스미트 | 노이즈를 감소하는 출력단을 구비한 집적회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920027A (ja) * | 1982-07-27 | 1984-02-01 | Toshiba Corp | 半導体装置 |
| JPS5945719A (ja) * | 1982-09-09 | 1984-03-14 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-07-12 JP JP15379885A patent/JPS6214522A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920027A (ja) * | 1982-07-27 | 1984-02-01 | Toshiba Corp | 半導体装置 |
| JPS5945719A (ja) * | 1982-09-09 | 1984-03-14 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002233A (ko) * | 1993-06-22 | 1995-01-04 | 프레데릭 얀 스미트 | 노이즈를 감소하는 출력단을 구비한 집적회로 |
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