JP2585848B2 - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JP2585848B2 JP2585848B2 JP2223209A JP22320990A JP2585848B2 JP 2585848 B2 JP2585848 B2 JP 2585848B2 JP 2223209 A JP2223209 A JP 2223209A JP 22320990 A JP22320990 A JP 22320990A JP 2585848 B2 JP2585848 B2 JP 2585848B2
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Description
【産業上の利用分野】 この発明は、複数の音声信号等、複数の入力信号を選
択する各種の信号選択手段等に用いられるアナログスイ
ッチ回路に関する。
択する各種の信号選択手段等に用いられるアナログスイ
ッチ回路に関する。
従来、複数の信号を選択するアナログスイッチ回路に
は、機械的なスイッチを用いたもの、電子スイッチを用
いたものがあり、電子スイッチを用いたものにはバイポ
ーラスイッチ回路、FETスイッチ回路があり、FET（電界
効果トランジスタ）スイッチ回路には、FETを用いたも
の、Ｃ−MOSを用いたものがある。 従来、Ｃ−MOS回路を用いて複数の入力信号から任意
のものを選択するアナログスイッチ回路には、例えば、
第９図に示すように、選択すべき入力信号S1、S2、S3に
対応して入力端子21、22、23が設けられているととも
に、アナログスイッチ41、42、43が設置され、各アナロ
グスイッチ41〜43の信号取出し側な共通に接続されて単
一の出力端子６が設けられている。各アナログスイッチ
41〜43に対してそのオン、オフを選択的に切り換えるス
イッチング制御手段としてロジック回路８が設置され、
このロジック回路８には制御入力端子10を通して外部制
御信号CLが加えられる。ロジック回路８では、外部制御
信号CLからアナログスイッチング41〜43に対応する制御
パルスC1、C2、C3が形成され、各制御パルスC1〜C3は対
応する各アナログスイッチ41〜43の正相入力部に加えら
れるとともに、インバータ12を以て反転された後、逆相
入力部に加えられる。 このようなアナログスイッチ回路では、外部制御信号
CLが加えられると、その外部制御信号CLに基づき、ロジ
ック回路８には第10図のＡ、Ｂ及びＣに示すように、制
御パルスC1、C2、C3が得られる。即ち、制御パルスC1〜
C3の高（Ｈ）レベル区間で対応するアナログスイッチ41
〜43が導通し、選択的に導通したアナログスイッチ41〜
43により、入力信号S1〜S3が選択的に出力端子６から取
り出される。
は、機械的なスイッチを用いたもの、電子スイッチを用
いたものがあり、電子スイッチを用いたものにはバイポ
ーラスイッチ回路、FETスイッチ回路があり、FET（電界
効果トランジスタ）スイッチ回路には、FETを用いたも
の、Ｃ−MOSを用いたものがある。 従来、Ｃ−MOS回路を用いて複数の入力信号から任意
のものを選択するアナログスイッチ回路には、例えば、
第９図に示すように、選択すべき入力信号S1、S2、S3に
対応して入力端子21、22、23が設けられているととも
に、アナログスイッチ41、42、43が設置され、各アナロ
グスイッチ41〜43の信号取出し側な共通に接続されて単
一の出力端子６が設けられている。各アナログスイッチ
41〜43に対してそのオン、オフを選択的に切り換えるス
イッチング制御手段としてロジック回路８が設置され、
このロジック回路８には制御入力端子10を通して外部制
御信号CLが加えられる。ロジック回路８では、外部制御
信号CLからアナログスイッチング41〜43に対応する制御
パルスC1、C2、C3が形成され、各制御パルスC1〜C3は対
応する各アナログスイッチ41〜43の正相入力部に加えら
れるとともに、インバータ12を以て反転された後、逆相
入力部に加えられる。 このようなアナログスイッチ回路では、外部制御信号
CLが加えられると、その外部制御信号CLに基づき、ロジ
ック回路８には第10図のＡ、Ｂ及びＣに示すように、制
御パルスC1、C2、C3が得られる。即ち、制御パルスC1〜
C3の高（Ｈ）レベル区間で対応するアナログスイッチ41
〜43が導通し、選択的に導通したアナログスイッチ41〜
43により、入力信号S1〜S3が選択的に出力端子６から取
り出される。
ところで、このようなアナログスイッチ回路では、ア
ナログスイッチ41〜43の切り換わりタイミングを高速化
することにより、総てのアナログスイッチ41〜43が同時
に遮断状態になる期間をできるだけ短くなるようにして
いた。 ところが、ロジック回路８が複雑化すると、数nSオー
ダの遅延が各アナログスイッチ41〜43に個別に生じ、こ
の結果、全アナログスイッチ41〜43が同時オフ状態とな
る全オフ区間Toffが生じる。このため、このアナログス
イッチ回路の後段に、増幅器やバッファ回路を設置する
と、その入力が一時的に不定なったり、入力バイアス電
流の有無によっては大きなノイズを生じさせる原因にな
る。即ち、この現象を詳細に見ると、スイッチング時点
で全アナログスイッチ41〜43の同時オフ発生した場合、
高インピーダンス状態になるので、このアナログスイッ
チ回路の後段回路に電流吸収回路がないときには、隣接
回路から制御信号が飛び込みやすくなり、これが大きな
パルス性ノイズを発生させる原因になる。このため、ア
ナログスイッチ回路の出力部には、パルス性ノイズを吸
収するためのキャパシタを付加することが行われてお
り、その分だけ部品点数の増加や接続のためのピンを形
成する必要があった。 そこで、この発明は、切換え時の制御信号の遅延によ
るアナログスイッチの同時遮断期間を無くし、切換えノ
イズの発生を抑制したアナログスイッチ回路の提供を目
的とする。
ナログスイッチ41〜43の切り換わりタイミングを高速化
することにより、総てのアナログスイッチ41〜43が同時
に遮断状態になる期間をできるだけ短くなるようにして
いた。 ところが、ロジック回路８が複雑化すると、数nSオー
ダの遅延が各アナログスイッチ41〜43に個別に生じ、こ
の結果、全アナログスイッチ41〜43が同時オフ状態とな
る全オフ区間Toffが生じる。このため、このアナログス
イッチ回路の後段に、増幅器やバッファ回路を設置する
と、その入力が一時的に不定なったり、入力バイアス電
流の有無によっては大きなノイズを生じさせる原因にな
る。即ち、この現象を詳細に見ると、スイッチング時点
で全アナログスイッチ41〜43の同時オフ発生した場合、
高インピーダンス状態になるので、このアナログスイッ
チ回路の後段回路に電流吸収回路がないときには、隣接
回路から制御信号が飛び込みやすくなり、これが大きな
パルス性ノイズを発生させる原因になる。このため、ア
ナログスイッチ回路の出力部には、パルス性ノイズを吸
収するためのキャパシタを付加することが行われてお
り、その分だけ部品点数の増加や接続のためのピンを形
成する必要があった。 そこで、この発明は、切換え時の制御信号の遅延によ
るアナログスイッチの同時遮断期間を無くし、切換えノ
イズの発生を抑制したアナログスイッチ回路の提供を目
的とする。
即ち、この発明のアナログスイッチ回路は、通過又は
遮断すべき複数の入力信号（S1、S2、S3）に対応して設
置され、前記入力信号を選択的に通過又は遮断させる複
数のアナログスイッチ（41、42、43）を備えたアナログ
スイッチ回路において、前記アナログスイッチに対する
制御パルス（C1、C2、C3）を受け、その前縁に同期する
とともに、その後縁側を一定時間だけ遅縁させて前記ア
ナログスイッチに加えるパルス遅延手段（遅延回路51、
52、53）を設置してなるものである。 また、この発明のアナログスイッチ回路は、通過又は
遮断すべき複数の入力信号に対応して設置され、前記入
力信号を選択的に通過又は遮断させる複数のアナログス
イッチを備えたアナログスイッチ回路において、前記ア
ナログスイッチに対する制御パルスを受けてスイッチン
グする第１のスイッチング手段（トランジスタ502）
と、抵抗（506）を通して一定の時定数で充電されると
ともに前記第１のスイッチング手段が前記制御パルスで
導通されたとき、そのスイッチング手段を通して瞬時に
放電させるキャパシタ（508）を備えた時定数回路（50
4）と、この時定数回路の前記キャパシタの端子電圧を
受け、前記制御パルスの後縁側を遅延させて前記アナロ
グスイッチに加える第２のスイッチング手段（インバー
タ回路510）とを備えてなるものである。 また、この発明のアナログスイッチ回路は、前記キャ
パシタを前記第１のスイッチング手段に並列に存在して
いる浮遊容量（CS）を以て構成することができる。
遮断すべき複数の入力信号（S1、S2、S3）に対応して設
置され、前記入力信号を選択的に通過又は遮断させる複
数のアナログスイッチ（41、42、43）を備えたアナログ
スイッチ回路において、前記アナログスイッチに対する
制御パルス（C1、C2、C3）を受け、その前縁に同期する
とともに、その後縁側を一定時間だけ遅縁させて前記ア
ナログスイッチに加えるパルス遅延手段（遅延回路51、
52、53）を設置してなるものである。 また、この発明のアナログスイッチ回路は、通過又は
遮断すべき複数の入力信号に対応して設置され、前記入
力信号を選択的に通過又は遮断させる複数のアナログス
イッチを備えたアナログスイッチ回路において、前記ア
ナログスイッチに対する制御パルスを受けてスイッチン
グする第１のスイッチング手段（トランジスタ502）
と、抵抗（506）を通して一定の時定数で充電されると
ともに前記第１のスイッチング手段が前記制御パルスで
導通されたとき、そのスイッチング手段を通して瞬時に
放電させるキャパシタ（508）を備えた時定数回路（50
4）と、この時定数回路の前記キャパシタの端子電圧を
受け、前記制御パルスの後縁側を遅延させて前記アナロ
グスイッチに加える第２のスイッチング手段（インバー
タ回路510）とを備えてなるものである。 また、この発明のアナログスイッチ回路は、前記キャ
パシタを前記第１のスイッチング手段に並列に存在して
いる浮遊容量（CS）を以て構成することができる。
この発明のアナログスイッチ回路では、アナログスイ
チに対する制御パルスの後縁側を一定時間だけ遅延させ
るパルス遅延手段を設置している。即ち、パルス遅延手
段では、制御パルスの前縁側に同期、その後縁側を一定
時間だけ遅延させた遅延制御パルスが得られる。したが
って、複数のアナログスイッチを選択的に切り換える場
合に、後縁側が遅延した制御パルスを用いてスイッチン
グ制御を行なえば、遮断状態になるアナログスイッチの
遅延による導通区間と、導通すべきアナログスイッチと
導通期間とが重なり合い、複数のアナログスイッチが同
時にオフ状態になることが防止される。 また、この発明のアナログスイッチ回路では、制御信
号が到来すると、この制御信号によって第１のスイッチ
ング手段が導通する。この第１のスイッチング手段が導
通する前に、キャパシタは抵抗を通して充電されてお
り、その充電電圧は、第１のスイッチング手段の導通に
よってキャパシタが短絡され、瞬時に放電される。 また、この放電の後、制御信号によって第１のスイッ
チング手段が遮断されると、キャパシタには抵抗を通し
て充電される。充電時には、抵抗の抵抗値及びキャパシ
タの静電容量によって一定の時定数が設定されており、
キャパシタの充電はその時定数を以て緩やかに行われ
る。即ち、コンデンサの充放電は、充電時緩やかに、放
電は瞬時に行われ、その端子電圧の時間的な推移はその
充放電に依存する。 第２のスイッチング手段は、その端子電圧を受け、そ
の端子電圧が一定値以上で導通し、一定値以下で遮断と
なる。このため、第１のスイッチング手段が導通した場
合には瞬時にスイッチングし、第１のスイッチング手段
が遮断状態に移行した場合には、そのスイッチングから
時定数回路の時定数による遅延時間だけ遅れてスイッチ
ングすることになる。 第１のスイッチング手段に加えられた制御パルスは、
例えば、その前縁（立上がり）に同期し、後縁（立下
り）では一定の遅延時間を以て遅延した制御パルスに変
換されてアナログスイッチに加えられることになる。 したがって、複数のアナログスイッチのスイッチ制御
を、このような制御パルスを以て行なえば、遮断状態に
すべきアナログスイッチの導通区間に、導通すべきアナ
ログスイッチの導通期間を重ね合わせ、複数のアナログ
スイッチが同時に遮断、即ち、同時オフ状態が確実に防
止される。 また、この発明のアナログスイッチ回路では、キャパ
シタを第１のスイッチング手段に対して並列に寄生する
浮遊容量を以て充当しても、同様の動作が得られる。
チに対する制御パルスの後縁側を一定時間だけ遅延させ
るパルス遅延手段を設置している。即ち、パルス遅延手
段では、制御パルスの前縁側に同期、その後縁側を一定
時間だけ遅延させた遅延制御パルスが得られる。したが
って、複数のアナログスイッチを選択的に切り換える場
合に、後縁側が遅延した制御パルスを用いてスイッチン
グ制御を行なえば、遮断状態になるアナログスイッチの
遅延による導通区間と、導通すべきアナログスイッチと
導通期間とが重なり合い、複数のアナログスイッチが同
時にオフ状態になることが防止される。 また、この発明のアナログスイッチ回路では、制御信
号が到来すると、この制御信号によって第１のスイッチ
ング手段が導通する。この第１のスイッチング手段が導
通する前に、キャパシタは抵抗を通して充電されてお
り、その充電電圧は、第１のスイッチング手段の導通に
よってキャパシタが短絡され、瞬時に放電される。 また、この放電の後、制御信号によって第１のスイッ
チング手段が遮断されると、キャパシタには抵抗を通し
て充電される。充電時には、抵抗の抵抗値及びキャパシ
タの静電容量によって一定の時定数が設定されており、
キャパシタの充電はその時定数を以て緩やかに行われ
る。即ち、コンデンサの充放電は、充電時緩やかに、放
電は瞬時に行われ、その端子電圧の時間的な推移はその
充放電に依存する。 第２のスイッチング手段は、その端子電圧を受け、そ
の端子電圧が一定値以上で導通し、一定値以下で遮断と
なる。このため、第１のスイッチング手段が導通した場
合には瞬時にスイッチングし、第１のスイッチング手段
が遮断状態に移行した場合には、そのスイッチングから
時定数回路の時定数による遅延時間だけ遅れてスイッチ
ングすることになる。 第１のスイッチング手段に加えられた制御パルスは、
例えば、その前縁（立上がり）に同期し、後縁（立下
り）では一定の遅延時間を以て遅延した制御パルスに変
換されてアナログスイッチに加えられることになる。 したがって、複数のアナログスイッチのスイッチ制御
を、このような制御パルスを以て行なえば、遮断状態に
すべきアナログスイッチの導通区間に、導通すべきアナ
ログスイッチの導通期間を重ね合わせ、複数のアナログ
スイッチが同時に遮断、即ち、同時オフ状態が確実に防
止される。 また、この発明のアナログスイッチ回路では、キャパ
シタを第１のスイッチング手段に対して並列に寄生する
浮遊容量を以て充当しても、同様の動作が得られる。
以下、この発明を図面に示した実施例を参照して詳細
に説明する。 （第１実施例） 第１図は、この発明のアナログスイッチ回路の第１実
施例を示す。 このアナログスイッチ回路には、複数の入力信号S1、
S2、S3に対応して複数の入力端子21、22、23が設けら
れ、各入力端子21〜23に加えられた入力信号S1〜S3の通
過又は遮断を選択的に行うスイッチング手段としてアナ
ログスイッチ41、42、43が設置されている。入力信号S1
〜S3は、個別に設置されたバッファ回路14を通してアナ
ログスイッチ41〜43に加えられ、導通させたアナログス
イッチ41〜43を経て増幅器16に加えられて増幅された
後、出力端子６から取り出される。 アナログスイッチ41〜43を選択的に切り換えるために
スイッチング制御手段としてロジック回路８が設置さ
れ、このロジック回路８はアナログスイッチ41〜43スイ
ッチングさせるための外部制御信号CLが制御入力端子10
を通して加えられている。 このロジック回路８では、加えられた外部制御信号CL
に応じてアナログスイッチ41〜43を制御するための内部
制御信号が形成され、、即ち、各アナログスイッチ41〜
43に対応する第１の制御パルスC1、C2、C3が形成され
る。各制御パルスC1〜C3は、高低（H,L）２レベルのス
イッチングパルスである。各制御パルスC1〜C3は、アナ
ログスイッチ41〜43毎に設置されたパルス遅延手段とし
ての遅延回路51、52、53を経てその後縁側を遅延させた
後、遅延制御パルスD1、D2、D3としてアナログスイッチ
41〜43の正相制御入力部に加えられるとともに、インバ
ータ12を介して逆相制御入力部に加えられている。 遅延回路51〜53は、第２図のＡに示すように、各制御
パルスC1〜C3を受け、第２図のＢに示すように、制御パ
ルスC1〜C3の前縁に同期し、その後縁側を所定時間Ｔだ
け遅延させた第２の制御パルスとして遅延制御パルス
D1、D2、D3を出力するものである。 このように構成すれば、各制御パルスC1〜C3は各遅延
回路51〜53によってその後縁側が所定時間Ｔだけ遅延す
るため、例えば、導通しているアナログスイッチ41から
アナログスイッチ42へ導通を切り換える場合、アナログ
スイッチ41の導通期間が遅延時間Ｔだけアナログスイッ
チ42側の導通区間にずれ込むため、アナログスイッチ41
の導通区間とアナログスイッチ42の導通区間が重なりあ
うことになる。このようなアナログスイッチ41とアナロ
グスイッチ42の導通区間の関係は、アナログスイッチ42
とアナログスイチ43、アナログスイッチ43とアナログス
イッチ41についても同様である。したがって、アナログ
スイッチ41〜43が全オフとなる全オフ期間の発生が防止
され、この結果、スイッチング時のノイズ発生が防止さ
れる。 そして、この実施例では、各アナログスイッチ41〜43
の前段にバッファ回路14を設置しており、入力信号S1〜
S3の入力側とアナログスイッチ41〜43との結合関係が低
インピーダンス化されており、アナログスイッチ42〜43
の出力側も同時に低インピーダンス化され、常にその状
態に維持される。この結果、制御パルスC1〜C3の漏れ
（フィードスルー）の影響を受け難くなる利点がある。 （第２実施例） 次に、第３図は、この発明のアナログスイッチ回路の
第２実施例を示す。 各遅延回路51〜53には、第１のスイッチング手段とし
てトランジスタ502が設置され、各トランジスタ502のベ
ースには、ロジック回路８から制御パルスC1〜C3が加え
られる。 このトランジスタ502のコレクタ側には制御パルスC1
〜C3の後縁側を遅延させるための時定数回路504が設置
されている。この時定数回路504には抵抗506及びキャパ
シタ508が設置されており、抵抗506はトランジスタ502
のコレクタと正側電源ライン509と間に挿入され、キャ
パシタ508はトランジスタ502に並列に接続されている。
即ち、キャパシタ508はトランジスタ502がオフ状態にあ
るとき、抵抗506を通して充電され、キャパシタ508に対
してトランジスタ502が放電回路を構成し、キャパシタ5
08の端子電圧VCは、トランジスタ502の導通時、トラン
ジスタ502を通して放電される。 この時定数回路504の出力側には、第２のスイッチン
グ手段であるインバータ回路510が設置されている。こ
のインバータ回路510は、Ｃ−NOSインバータ回路を以て
構成され、正側電源ライン509と接地側との間にＰチャ
ンネルMOS−FET（以下単に「トランジスタ」という）51
2及びＮチャンネルMOS−FET（以下単に「トランジス
タ」という）514が直列に接続されており、各トランジ
スタ512、514のゲートが共通に接続され、そのゲートに
対してキャパシタ508の端子電圧VCが加えられている。 各インバータ回路510の出力である遅延制御パルスD1
〜D3は、トランジスタ512、514の中間接続点から取り出
される、アナログスイッチ41〜43の正相入力部に加えら
れるとともに、インバータ12を介して逆相入力部に加え
られている。 以上のように構成したので、例えば、トランジスタ50
2のベースに第４図のＡに示す制御パルスC1が加えられ
ると、この制御パルスC1によってトランジスタ502が導
通する。このトランジスタ502の導通前に抵抗506を通し
て充電されていたキャパシタ508はトランジスタ502を通
してい瞬時に放電され、第４図のＢに示すように、制御
パルスC1の前縁（立上り）に同期してその端子電圧VCは
接地レベルに降下する。このとき、インバータ回路510
のトランジスタ512が導通し、トランジスタ514が非導通
となるため、インバータ回路510の出力点Ｃの電位は、
第４図のＣに示すように急峻に立ち上がってＨレベル状
態となる。 次に、制御パルスC1がＬレベルに移行すると、トラン
ジスタ502は遮断状態となり、キャパシタ508は抵抗506
を通して充電される。キャパシタ508の端子電圧VCは、
第４図のＢに示すように、抵抗506の抵抗値Ｒとキャパ
シタ508の静電容量C0とによって定まる時定数を以て緩
やかに立ち上がる。この端子電圧VCの値がインバータ回
路510のスレッショルド電圧VTHを超えると、トランジス
タ512が非道通になり、トランジスタ514が導通するた
め、インバータ回路510の出力点Ｃの電位はＬレベルに
降下する。この結果、出力点Ｃには、第４図のＣに示す
ように、トランジスタ502のベースに加えられた制御パ
ルスC1に対してその後縁部が遅延時間Ｔだけ遅延した遅
延制御パルスD1が形成される。 このような動作は、制御パルスC2、C3に設けた遅延回
路52、53によっても同様に行われ、各遅延回路52、53か
ら遅延制御パルスD2、D3が得られる。 このような遅延制御パルスD1〜D3を用いて各アナログ
スイッチ41〜43のスイッチング制御を行えば、制御パル
スC1の立下りと制御パルスC2の立上り、制御パルスC2の
立下りと制御パルスC3の立上り、制御パルスC3の立下り
と制御パルスC1の立上りがそれぞれ一致していたとして
も、各制御パルスC1〜C3によって形成された各遅延制御
パルスD1〜D3の後縁部が遅延時間Ｔを持つため、遅延制
御パルスD1後縁と遅延制御パルスD2の前縁側、遅延制御
パルスD2の後縁側と遅延制御パルスD3の前縁側、遅延制
御パルスD3の後延側と遅延制御パルスD1の前縁側が遅延
時間Ｔを以て重なり合うことになり、アナログスイッチ
41〜43の切換え時、導通区間が遅延時間Ｔを以て重な
り、各アナログスイッチ41〜43の同時オフ状態を確実に
回避することが可能になる。 そして、各アナログスイッチ41〜43の入力側には前記
第１実施例（第１図）と同様にバッファ回路14を通して
入力信号S1〜S3が加えられ、そのアナログスイッチ41〜
43を通過した入力信号S1〜S3は、増幅器16で増幅された
後、出力端子６から取り出される。 （第３実施例） 次に、第５図は、この発明のアナログスイッチ回路の
第３実施例を示す。 第２実施例では、時定数回路504のキャパシタ508をデ
ィスクリート素子や集積回路上の容量素子で形成した
が、第３実施例では必要なキャパシタ508を第１のスイ
ッチング手段としてMOS−FETからなるトランジスタ503
に付随する浮遊容量CSで充当してもよい。この浮遊容量
CSは、トランジスタ503のドレイン・ソース間に寄生す
る容量や配線間に寄生する容量で構成することができ
る。 このような浮遊容量CSを以てキャパシタ508を構成し
ても、前記実施例と同様な動作を実現することができ
る。 次に、第６図は、第５図に示したアナログスイッチ回
路の具体的な回路構成例を示す。 この実施例は、アナログスイッチ回路が集積回路で構
成され、アナログスイッチ41はＣ−MOS回路をなす並列
に接続されたＰチャンネル型のトランジスタ402とＮチ
ャンネル型のトランジスタ404とが設置されるととも
に、トランジスタ406、408、410、412を併設したもので
ある。 各トランジスタ404、408、410の共通に接続されたゲ
ートには遅延回路51から遅延制御パルスD1が加えられ、
また、各トランジスタ402、406、412の共通に接続され
たゲートには遅延制御パルスD1がインバータ12で反転さ
れて加えられる。 このアナログスイッチ回路において、電源端子30には
電源から正電圧VDD、電源端子32には電源から負電圧VSS
が加えられる。そして入力端子34にはロジック回路８か
ら制御パルスC1、入力端子33には通過又は遮断すべき入
力信号S1が加えられ、この入力信号S1は抵抗35を介して
アナログスイッチ41に加えられている。そして、アナロ
グスイッチ41が導通したとき、そのアナログスイッチ41
を通過した入力信号S1が出力端子38から取り出される。 次に、第７図は、この発明のアナログスイッチ回路の
応用例である信号切換回路を示す。 この信号切換回路では、スイッSW1、SW2・・・SW17が
この発明にかかるアナログスイッチ回路を以て構成され
ており、各入力端子21、22、23・・・28には選択すべき
入力信号が加えられている。即ち、入力端子21には、信
号源としてのチューナからオーディオ信号のＬチャネル
信号（L1）、入力端子22には、信号源としてのチューナ
からオーディオ信号のＲチャネル信号（R1）が加えら
れ、各入力端子21、22にはライン出力信号のＬ、Ｒ信号
が加えられている。 スイッチSW1、SW5の通過信号はバッファ回路62、64及
び抵抗66、68を通して結合され、その合成出力が出力端
子70から取り出される。各スイッチSW1、SW6、SW10、SW
14の通過信号はライン上で合成され、高忠実度のＬ出力
として出力端子71から取り出され、また、各スイッチSW
4、SW8、SW12、SW16の通過信号はライン上で合成され、
高忠実度のＲ出力として出力端子72から取り出される。 このような信号切換回路では、この発明のアナログス
イッチ回路を用いて信号切換時のノイズ発生を確実に除
くことができるので、高忠実度のオーディオ出力を取り
出すことができる。 （その他の実施例） 前記各実施例では３組のアナログスイッチ41〜43を設
置した場合について説明したが、選択すべき入力信号に
応じて３以下又は４以上のアナログスイッチを設置して
もよい。
に説明する。 （第１実施例） 第１図は、この発明のアナログスイッチ回路の第１実
施例を示す。 このアナログスイッチ回路には、複数の入力信号S1、
S2、S3に対応して複数の入力端子21、22、23が設けら
れ、各入力端子21〜23に加えられた入力信号S1〜S3の通
過又は遮断を選択的に行うスイッチング手段としてアナ
ログスイッチ41、42、43が設置されている。入力信号S1
〜S3は、個別に設置されたバッファ回路14を通してアナ
ログスイッチ41〜43に加えられ、導通させたアナログス
イッチ41〜43を経て増幅器16に加えられて増幅された
後、出力端子６から取り出される。 アナログスイッチ41〜43を選択的に切り換えるために
スイッチング制御手段としてロジック回路８が設置さ
れ、このロジック回路８はアナログスイッチ41〜43スイ
ッチングさせるための外部制御信号CLが制御入力端子10
を通して加えられている。 このロジック回路８では、加えられた外部制御信号CL
に応じてアナログスイッチ41〜43を制御するための内部
制御信号が形成され、、即ち、各アナログスイッチ41〜
43に対応する第１の制御パルスC1、C2、C3が形成され
る。各制御パルスC1〜C3は、高低（H,L）２レベルのス
イッチングパルスである。各制御パルスC1〜C3は、アナ
ログスイッチ41〜43毎に設置されたパルス遅延手段とし
ての遅延回路51、52、53を経てその後縁側を遅延させた
後、遅延制御パルスD1、D2、D3としてアナログスイッチ
41〜43の正相制御入力部に加えられるとともに、インバ
ータ12を介して逆相制御入力部に加えられている。 遅延回路51〜53は、第２図のＡに示すように、各制御
パルスC1〜C3を受け、第２図のＢに示すように、制御パ
ルスC1〜C3の前縁に同期し、その後縁側を所定時間Ｔだ
け遅延させた第２の制御パルスとして遅延制御パルス
D1、D2、D3を出力するものである。 このように構成すれば、各制御パルスC1〜C3は各遅延
回路51〜53によってその後縁側が所定時間Ｔだけ遅延す
るため、例えば、導通しているアナログスイッチ41から
アナログスイッチ42へ導通を切り換える場合、アナログ
スイッチ41の導通期間が遅延時間Ｔだけアナログスイッ
チ42側の導通区間にずれ込むため、アナログスイッチ41
の導通区間とアナログスイッチ42の導通区間が重なりあ
うことになる。このようなアナログスイッチ41とアナロ
グスイッチ42の導通区間の関係は、アナログスイッチ42
とアナログスイチ43、アナログスイッチ43とアナログス
イッチ41についても同様である。したがって、アナログ
スイッチ41〜43が全オフとなる全オフ期間の発生が防止
され、この結果、スイッチング時のノイズ発生が防止さ
れる。 そして、この実施例では、各アナログスイッチ41〜43
の前段にバッファ回路14を設置しており、入力信号S1〜
S3の入力側とアナログスイッチ41〜43との結合関係が低
インピーダンス化されており、アナログスイッチ42〜43
の出力側も同時に低インピーダンス化され、常にその状
態に維持される。この結果、制御パルスC1〜C3の漏れ
（フィードスルー）の影響を受け難くなる利点がある。 （第２実施例） 次に、第３図は、この発明のアナログスイッチ回路の
第２実施例を示す。 各遅延回路51〜53には、第１のスイッチング手段とし
てトランジスタ502が設置され、各トランジスタ502のベ
ースには、ロジック回路８から制御パルスC1〜C3が加え
られる。 このトランジスタ502のコレクタ側には制御パルスC1
〜C3の後縁側を遅延させるための時定数回路504が設置
されている。この時定数回路504には抵抗506及びキャパ
シタ508が設置されており、抵抗506はトランジスタ502
のコレクタと正側電源ライン509と間に挿入され、キャ
パシタ508はトランジスタ502に並列に接続されている。
即ち、キャパシタ508はトランジスタ502がオフ状態にあ
るとき、抵抗506を通して充電され、キャパシタ508に対
してトランジスタ502が放電回路を構成し、キャパシタ5
08の端子電圧VCは、トランジスタ502の導通時、トラン
ジスタ502を通して放電される。 この時定数回路504の出力側には、第２のスイッチン
グ手段であるインバータ回路510が設置されている。こ
のインバータ回路510は、Ｃ−NOSインバータ回路を以て
構成され、正側電源ライン509と接地側との間にＰチャ
ンネルMOS−FET（以下単に「トランジスタ」という）51
2及びＮチャンネルMOS−FET（以下単に「トランジス
タ」という）514が直列に接続されており、各トランジ
スタ512、514のゲートが共通に接続され、そのゲートに
対してキャパシタ508の端子電圧VCが加えられている。 各インバータ回路510の出力である遅延制御パルスD1
〜D3は、トランジスタ512、514の中間接続点から取り出
される、アナログスイッチ41〜43の正相入力部に加えら
れるとともに、インバータ12を介して逆相入力部に加え
られている。 以上のように構成したので、例えば、トランジスタ50
2のベースに第４図のＡに示す制御パルスC1が加えられ
ると、この制御パルスC1によってトランジスタ502が導
通する。このトランジスタ502の導通前に抵抗506を通し
て充電されていたキャパシタ508はトランジスタ502を通
してい瞬時に放電され、第４図のＢに示すように、制御
パルスC1の前縁（立上り）に同期してその端子電圧VCは
接地レベルに降下する。このとき、インバータ回路510
のトランジスタ512が導通し、トランジスタ514が非導通
となるため、インバータ回路510の出力点Ｃの電位は、
第４図のＣに示すように急峻に立ち上がってＨレベル状
態となる。 次に、制御パルスC1がＬレベルに移行すると、トラン
ジスタ502は遮断状態となり、キャパシタ508は抵抗506
を通して充電される。キャパシタ508の端子電圧VCは、
第４図のＢに示すように、抵抗506の抵抗値Ｒとキャパ
シタ508の静電容量C0とによって定まる時定数を以て緩
やかに立ち上がる。この端子電圧VCの値がインバータ回
路510のスレッショルド電圧VTHを超えると、トランジス
タ512が非道通になり、トランジスタ514が導通するた
め、インバータ回路510の出力点Ｃの電位はＬレベルに
降下する。この結果、出力点Ｃには、第４図のＣに示す
ように、トランジスタ502のベースに加えられた制御パ
ルスC1に対してその後縁部が遅延時間Ｔだけ遅延した遅
延制御パルスD1が形成される。 このような動作は、制御パルスC2、C3に設けた遅延回
路52、53によっても同様に行われ、各遅延回路52、53か
ら遅延制御パルスD2、D3が得られる。 このような遅延制御パルスD1〜D3を用いて各アナログ
スイッチ41〜43のスイッチング制御を行えば、制御パル
スC1の立下りと制御パルスC2の立上り、制御パルスC2の
立下りと制御パルスC3の立上り、制御パルスC3の立下り
と制御パルスC1の立上りがそれぞれ一致していたとして
も、各制御パルスC1〜C3によって形成された各遅延制御
パルスD1〜D3の後縁部が遅延時間Ｔを持つため、遅延制
御パルスD1後縁と遅延制御パルスD2の前縁側、遅延制御
パルスD2の後縁側と遅延制御パルスD3の前縁側、遅延制
御パルスD3の後延側と遅延制御パルスD1の前縁側が遅延
時間Ｔを以て重なり合うことになり、アナログスイッチ
41〜43の切換え時、導通区間が遅延時間Ｔを以て重な
り、各アナログスイッチ41〜43の同時オフ状態を確実に
回避することが可能になる。 そして、各アナログスイッチ41〜43の入力側には前記
第１実施例（第１図）と同様にバッファ回路14を通して
入力信号S1〜S3が加えられ、そのアナログスイッチ41〜
43を通過した入力信号S1〜S3は、増幅器16で増幅された
後、出力端子６から取り出される。 （第３実施例） 次に、第５図は、この発明のアナログスイッチ回路の
第３実施例を示す。 第２実施例では、時定数回路504のキャパシタ508をデ
ィスクリート素子や集積回路上の容量素子で形成した
が、第３実施例では必要なキャパシタ508を第１のスイ
ッチング手段としてMOS−FETからなるトランジスタ503
に付随する浮遊容量CSで充当してもよい。この浮遊容量
CSは、トランジスタ503のドレイン・ソース間に寄生す
る容量や配線間に寄生する容量で構成することができ
る。 このような浮遊容量CSを以てキャパシタ508を構成し
ても、前記実施例と同様な動作を実現することができ
る。 次に、第６図は、第５図に示したアナログスイッチ回
路の具体的な回路構成例を示す。 この実施例は、アナログスイッチ回路が集積回路で構
成され、アナログスイッチ41はＣ−MOS回路をなす並列
に接続されたＰチャンネル型のトランジスタ402とＮチ
ャンネル型のトランジスタ404とが設置されるととも
に、トランジスタ406、408、410、412を併設したもので
ある。 各トランジスタ404、408、410の共通に接続されたゲ
ートには遅延回路51から遅延制御パルスD1が加えられ、
また、各トランジスタ402、406、412の共通に接続され
たゲートには遅延制御パルスD1がインバータ12で反転さ
れて加えられる。 このアナログスイッチ回路において、電源端子30には
電源から正電圧VDD、電源端子32には電源から負電圧VSS
が加えられる。そして入力端子34にはロジック回路８か
ら制御パルスC1、入力端子33には通過又は遮断すべき入
力信号S1が加えられ、この入力信号S1は抵抗35を介して
アナログスイッチ41に加えられている。そして、アナロ
グスイッチ41が導通したとき、そのアナログスイッチ41
を通過した入力信号S1が出力端子38から取り出される。 次に、第７図は、この発明のアナログスイッチ回路の
応用例である信号切換回路を示す。 この信号切換回路では、スイッSW1、SW2・・・SW17が
この発明にかかるアナログスイッチ回路を以て構成され
ており、各入力端子21、22、23・・・28には選択すべき
入力信号が加えられている。即ち、入力端子21には、信
号源としてのチューナからオーディオ信号のＬチャネル
信号（L1）、入力端子22には、信号源としてのチューナ
からオーディオ信号のＲチャネル信号（R1）が加えら
れ、各入力端子21、22にはライン出力信号のＬ、Ｒ信号
が加えられている。 スイッチSW1、SW5の通過信号はバッファ回路62、64及
び抵抗66、68を通して結合され、その合成出力が出力端
子70から取り出される。各スイッチSW1、SW6、SW10、SW
14の通過信号はライン上で合成され、高忠実度のＬ出力
として出力端子71から取り出され、また、各スイッチSW
4、SW8、SW12、SW16の通過信号はライン上で合成され、
高忠実度のＲ出力として出力端子72から取り出される。 このような信号切換回路では、この発明のアナログス
イッチ回路を用いて信号切換時のノイズ発生を確実に除
くことができるので、高忠実度のオーディオ出力を取り
出すことができる。 （その他の実施例） 前記各実施例では３組のアナログスイッチ41〜43を設
置した場合について説明したが、選択すべき入力信号に
応じて３以下又は４以上のアナログスイッチを設置して
もよい。
次に、第８図は、第５図に示したアナログスイッチ回
路における遅延回路51の実験結果を示す。 この遅延回路51では、キャパシタ508が浮遊容量CSで
充当されており、抵抗506には100kΩの抵抗値が設定さ
れている。 実験によれば、トランジスタ503のゲートに第８図の
Ａに示す制御パルスC1を加えると、第８図のＢに示すよ
うに、浮遊容量CSの放電及び充電が行われ、出力点Ｃに
は、第８図のＣに示すように、浮遊容量CSの端子電圧VC
に応じた遅延制御パルスD1が得られる。この実施例で
は、遅延制御パルスD1の立上りから遅延制御パルスD1は
瞬時に立下り、また、制御パルスC1の立下り開始点a1か
ら遅延制御パルスの立下点a2まで６（nS）以上の十分な
遅延時間Ｔが得られていることが分かる。
路における遅延回路51の実験結果を示す。 この遅延回路51では、キャパシタ508が浮遊容量CSで
充当されており、抵抗506には100kΩの抵抗値が設定さ
れている。 実験によれば、トランジスタ503のゲートに第８図の
Ａに示す制御パルスC1を加えると、第８図のＢに示すよ
うに、浮遊容量CSの放電及び充電が行われ、出力点Ｃに
は、第８図のＣに示すように、浮遊容量CSの端子電圧VC
に応じた遅延制御パルスD1が得られる。この実施例で
は、遅延制御パルスD1の立上りから遅延制御パルスD1は
瞬時に立下り、また、制御パルスC1の立下り開始点a1か
ら遅延制御パルスの立下点a2まで６（nS）以上の十分な
遅延時間Ｔが得られていることが分かる。
以上説明したいように、この発明によれば、次のよう
な効果が得られる。 （ａ） 複数のアナログスイッチを選択的にスイッチン
グさせる場合に、遮断状態となるべきアナログスイッチ
の導通区間を遅延させ、その導通区間と導通すべきアナ
ログスイッチの導通区間とを重ね合わせることで、アナ
ログスイッチの同時オフ状態を防止でき、スイッチング
時のノイズ発生を確実に抑制することができる。 （ｂ） 第１のスイッチング手段を制御パルスでスイッ
チングさせてコンデンサを放電させ、その充電を抵抗を
通して行うので、制御パルスの前縁に同期し、その後縁
側を充電の時定数を以て遅延させた制御パルスを得るこ
とができ、この制御パルスを以てアナログスイッチの同
時オフ状態を確実に防止でき、不要なノイズ発生を回避
することができる。 （ｃ） 第１のスイッチング手段に併設すべきキャパシ
タを浮遊容量を以て充当すれば、回路構成の簡略化が実
現できる。
な効果が得られる。 （ａ） 複数のアナログスイッチを選択的にスイッチン
グさせる場合に、遮断状態となるべきアナログスイッチ
の導通区間を遅延させ、その導通区間と導通すべきアナ
ログスイッチの導通区間とを重ね合わせることで、アナ
ログスイッチの同時オフ状態を防止でき、スイッチング
時のノイズ発生を確実に抑制することができる。 （ｂ） 第１のスイッチング手段を制御パルスでスイッ
チングさせてコンデンサを放電させ、その充電を抵抗を
通して行うので、制御パルスの前縁に同期し、その後縁
側を充電の時定数を以て遅延させた制御パルスを得るこ
とができ、この制御パルスを以てアナログスイッチの同
時オフ状態を確実に防止でき、不要なノイズ発生を回避
することができる。 （ｃ） 第１のスイッチング手段に併設すべきキャパシ
タを浮遊容量を以て充当すれば、回路構成の簡略化が実
現できる。
第１図はこの発明のアナログスイッチ回路の第１実施例
を示す回路図、 第２図は第１図に示したアナログスイッチ回路の動作を
示す図、 第３図はこの発明のアナログスイッチ回路の第２実施例
を示す回路図、 第４図は第３図に示したアナログスイッチ回路の動作を
示す図、 第５図はこの発明のアナログスイッチ回路の第３実施例
を示す回路図、 第６図は第５図に示したアナログスイッチ回路の具体的
な回路構成例を示す回路図、 第７図はこの発明のアナログスイッチ回路の応用例を示
すブロック図、 第８図は第５図に示したアナログスイッチ回路の実験結
果を示す図、 第９図は従来のアナログスイッチ回路を示す回路図、 第10図は第９図に示したアナログスイッチ回路の動作を
示す図である。 41、42、43……アナログスイッチ 51、52、53……遅延回路（パルス遅延回路） 502……トランジスタ（第１のスイッチング手段） 504……時定数回路 506……抵抗 508……キャパシタ 510……インバータ回路（第２のスイッチング手段）
を示す回路図、 第２図は第１図に示したアナログスイッチ回路の動作を
示す図、 第３図はこの発明のアナログスイッチ回路の第２実施例
を示す回路図、 第４図は第３図に示したアナログスイッチ回路の動作を
示す図、 第５図はこの発明のアナログスイッチ回路の第３実施例
を示す回路図、 第６図は第５図に示したアナログスイッチ回路の具体的
な回路構成例を示す回路図、 第７図はこの発明のアナログスイッチ回路の応用例を示
すブロック図、 第８図は第５図に示したアナログスイッチ回路の実験結
果を示す図、 第９図は従来のアナログスイッチ回路を示す回路図、 第10図は第９図に示したアナログスイッチ回路の動作を
示す図である。 41、42、43……アナログスイッチ 51、52、53……遅延回路（パルス遅延回路） 502……トランジスタ（第１のスイッチング手段） 504……時定数回路 506……抵抗 508……キャパシタ 510……インバータ回路（第２のスイッチング手段）
Claims (3)
- 【請求項１】通過又は遮断すべき複数の入力信号に対応
して設置され、前記入力信号を選択的に通過又は遮断さ
せる複数のアナログスイッチを備えたアナログスイッチ
回路において、 前記アナログスイッチに対する制御パルスを受け、その
前縁に同期するとともに、その後縁側を一定時間だけ遅
延させて前記アナログスイッチに加えるパルス遅延手段
を設置してなることを特徴とするアナログスイッチ回
路。 - 【請求項２】通過又は遮断すべき複数の入力信号に対応
して設置され、前記入力信号を選択的に通過又は遮断さ
せる複数のアナログスイッチを備えたアナログスイッチ
回路において、 前記アナログスイッチに対する制御パルスを受けてスイ
ッチングする第１のスイッチング手段と、 抵抗を通して一定の時定数で充電されるとともに前記第
１のスイッチング手段が前記制御パルスで導通したと
き、そのスイッチング手段を通して瞬時に放電されるキ
ャパシタを備えた時定数回路と、 この時定数回路の前記キャパシタの端子電圧を受け、前
記制御パルスの後縁側を遅延させて前記アナログスイッ
チを加える第２のスイッチング手段と、 を備えてなることを特徴とするアナログスイッチ回路。 - 【請求項３】前記キャパシタは、前記第１のスイッチン
グ手段に並列に存在している浮遊容量を以て構成してな
ることを特徴とする請求項２記載のアナログスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223209A JP2585848B2 (ja) | 1990-08-24 | 1990-08-24 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223209A JP2585848B2 (ja) | 1990-08-24 | 1990-08-24 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104608A JPH04104608A (ja) | 1992-04-07 |
| JP2585848B2 true JP2585848B2 (ja) | 1997-02-26 |
Family
ID=16794505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223209A Expired - Fee Related JP2585848B2 (ja) | 1990-08-24 | 1990-08-24 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585848B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5765274B2 (ja) * | 2012-03-12 | 2015-08-19 | 株式会社デンソー | アナログスイッチ |
| JP2015002507A (ja) * | 2013-06-18 | 2015-01-05 | 凸版印刷株式会社 | スイッチ回路 |
| JP6363891B2 (ja) * | 2014-07-07 | 2018-07-25 | 新日本無線株式会社 | アナログスイッチ回路およびセレクタ回路 |
-
1990
- 1990-08-24 JP JP2223209A patent/JP2585848B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04104608A (ja) | 1992-04-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |