JPH0738410A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0738410A JPH0738410A JP5180364A JP18036493A JPH0738410A JP H0738410 A JPH0738410 A JP H0738410A JP 5180364 A JP5180364 A JP 5180364A JP 18036493 A JP18036493 A JP 18036493A JP H0738410 A JPH0738410 A JP H0738410A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Abstract
(57)【要約】
【目的】 低ノイズで、リセット時間の速い出力バッフ
ァ回路を提供する。 【構成】 データ入力信号Ｄと出力イネーブル信号ＤＥ
を入力とし、それぞれの論理レベルに対応した信号を出
力する出力バッファ回路において、出力制御回路６０の
遅延回路６３によって回路動作における“Ｌ”レベル出
力時のＧＮＤノイズの発生を抑制させると共に、回路リ
セット時での遅延回路６３による遅延時間をキャンセル
する遅延キャンセル手段（検出回路６４）を設けること
により、キャンセル時間相当分だけ速く回路出力を高イ
ンピーダンス状態にする。
ァ回路を提供する。 【構成】 データ入力信号Ｄと出力イネーブル信号ＤＥ
を入力とし、それぞれの論理レベルに対応した信号を出
力する出力バッファ回路において、出力制御回路６０の
遅延回路６３によって回路動作における“Ｌ”レベル出
力時のＧＮＤノイズの発生を抑制させると共に、回路リ
セット時での遅延回路６３による遅延時間をキャンセル
する遅延キャンセル手段（検出回路６４）を設けること
により、キャンセル時間相当分だけ速く回路出力を高イ
ンピーダンス状態にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置等に用
いられる出力バッファ回路に関するものである。
いられる出力バッファ回路に関するものである。
【０００２】
【従来の技術】図２は、従来の出力バッファ回路の一構
成例を示す回路図である。この出力バッファ回路は、信
号入力端子１からのデータ信号Ｄ及び制御入力端子２か
らの出力イネーブル信号ＤＥを入力とする出力制御回路
１０と、信号入力端子１からのデータ信号Ｄをインバー
タ４によって反転したデータ入力信号ＤN及び制御入力
端子２からの出力イネーブル信号ＤＥを入力とする出力
制御回路２０とを備えている。さらに、出力制御回路１
０からの出力信号Ｏ１をゲート入力として、ドレインが
電源電位Ｖｃｃ，ソースが信号出力端子３に接続された
出力用のＮチャンネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）３１と、出力制御回路２０からの各出力信
号Ｏ２，Ｏ３をゲート入力として、ドレインがグランド
（ＧＮＤ），ソースが信号出力端子３に接続された各Ｎ
ＭＯＳ３２，３３とが設けられている。出力制御回路１
０は、ＮＭＯＳ３１のゲートに与える出力信号Ｏ１を電
源電位Ｖｃｃ以上に昇圧する回路であり、データ信号Ｄ
及び出力イネーブル信号ＤＥを入力するＮＡＮＤ回路１
１と、ＮＡＮＤ回路１１の出力信号を入力する昇圧回路
１２とによって構成されている。出力制御回路２０は、
低レベル（以下、“Ｌ”という）出力時のＧＮＤノイズ
等の発生を抑制する機能を有しており、データ入力信号
ＤN 及び出力イネーブル信号ＤＥを入力するＮＡＮＤ回
路２１と、ＮＡＮＤ回路２１の出力信号を反転して出力
信号Ｏ２を出力するインバータ２２とを備えている。さ
らに、インバータ２２からの出力信号Ｏ２を所定の遅延
時間だけ遅らせる遅延回路２３と、遅延回路２３の出力
信号を反転して出力信号Ｏ３を出力する２段のインバー
タ２４，２５とが設けられている。
成例を示す回路図である。この出力バッファ回路は、信
号入力端子１からのデータ信号Ｄ及び制御入力端子２か
らの出力イネーブル信号ＤＥを入力とする出力制御回路
１０と、信号入力端子１からのデータ信号Ｄをインバー
タ４によって反転したデータ入力信号ＤN及び制御入力
端子２からの出力イネーブル信号ＤＥを入力とする出力
制御回路２０とを備えている。さらに、出力制御回路１
０からの出力信号Ｏ１をゲート入力として、ドレインが
電源電位Ｖｃｃ，ソースが信号出力端子３に接続された
出力用のＮチャンネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）３１と、出力制御回路２０からの各出力信
号Ｏ２，Ｏ３をゲート入力として、ドレインがグランド
（ＧＮＤ），ソースが信号出力端子３に接続された各Ｎ
ＭＯＳ３２，３３とが設けられている。出力制御回路１
０は、ＮＭＯＳ３１のゲートに与える出力信号Ｏ１を電
源電位Ｖｃｃ以上に昇圧する回路であり、データ信号Ｄ
及び出力イネーブル信号ＤＥを入力するＮＡＮＤ回路１
１と、ＮＡＮＤ回路１１の出力信号を入力する昇圧回路
１２とによって構成されている。出力制御回路２０は、
低レベル（以下、“Ｌ”という）出力時のＧＮＤノイズ
等の発生を抑制する機能を有しており、データ入力信号
ＤN 及び出力イネーブル信号ＤＥを入力するＮＡＮＤ回
路２１と、ＮＡＮＤ回路２１の出力信号を反転して出力
信号Ｏ２を出力するインバータ２２とを備えている。さ
らに、インバータ２２からの出力信号Ｏ２を所定の遅延
時間だけ遅らせる遅延回路２３と、遅延回路２３の出力
信号を反転して出力信号Ｏ３を出力する２段のインバー
タ２４，２５とが設けられている。
【０００３】次に、図２の出力バッファ回路の動作につ
いて説明する。この従来回路において、信号入力端子１
から入力されるデータ信号Ｄと、制御入力端子２から入
力される出力イネーブル信号ＤＥとが、共に高レベル
（以下、“Ｈ”という）のときに、出力制御回路１０で
は、昇圧回路１２によって電源電位Ｖｃｃ以上に昇圧さ
せた出力信号Ｏ１をＮＭＯＳ３１のゲートに与える。そ
のため、ＮＭＯＳ３１がオン状態となり、電源電位Ｖｃ
ｃが信号出力端子３から出力される。データ信号Ｄ及び
出力イネーブル信号ＤＥが、共に“Ｈ”以外のときに
は、出力信号Ｏ１が“Ｌ”となり、ＮＭＯＳ３１がオフ
状態となる。また、信号入力端子１から入力されるデー
タ信号Ｄをインバータ４によって反転したデータ入力信
号ＤN と、制御入力端子２から入力される出力イネーブ
ル信号ＤＥとが共に“Ｈ”のときに、出力制御回路２０
では、ＮＭＯＳ３１のゲート入力信号Ｏ２と、遅延回路
２３によって遅延されたＮＭＯＳ３２のゲート入力信号
Ｏ３とを“Ｈ”とし、かつそれ以外のときには、各ゲー
ト入力信号Ｏ２，Ｏ３が“Ｌ”となる。初期状態では、
出力イネーブル信号ＤＥが“Ｌ”であって、データ信号
Ｄと、これを反転したデータ入力信号ＤN との各レベル
状態に関係なく、各出力信号Ｏ１，及びＯ２，Ｏ３が共
に“Ｌ”になっており、各ＮＭＯＳ３１，及びＮＭＯＳ
３２，３３が、それぞれにオフ状態にあるので、信号出
力端子３が高インピーダンスとなる。
いて説明する。この従来回路において、信号入力端子１
から入力されるデータ信号Ｄと、制御入力端子２から入
力される出力イネーブル信号ＤＥとが、共に高レベル
（以下、“Ｈ”という）のときに、出力制御回路１０で
は、昇圧回路１２によって電源電位Ｖｃｃ以上に昇圧さ
せた出力信号Ｏ１をＮＭＯＳ３１のゲートに与える。そ
のため、ＮＭＯＳ３１がオン状態となり、電源電位Ｖｃ
ｃが信号出力端子３から出力される。データ信号Ｄ及び
出力イネーブル信号ＤＥが、共に“Ｈ”以外のときに
は、出力信号Ｏ１が“Ｌ”となり、ＮＭＯＳ３１がオフ
状態となる。また、信号入力端子１から入力されるデー
タ信号Ｄをインバータ４によって反転したデータ入力信
号ＤN と、制御入力端子２から入力される出力イネーブ
ル信号ＤＥとが共に“Ｈ”のときに、出力制御回路２０
では、ＮＭＯＳ３１のゲート入力信号Ｏ２と、遅延回路
２３によって遅延されたＮＭＯＳ３２のゲート入力信号
Ｏ３とを“Ｈ”とし、かつそれ以外のときには、各ゲー
ト入力信号Ｏ２，Ｏ３が“Ｌ”となる。初期状態では、
出力イネーブル信号ＤＥが“Ｌ”であって、データ信号
Ｄと、これを反転したデータ入力信号ＤN との各レベル
状態に関係なく、各出力信号Ｏ１，及びＯ２，Ｏ３が共
に“Ｌ”になっており、各ＮＭＯＳ３１，及びＮＭＯＳ
３２，３３が、それぞれにオフ状態にあるので、信号出
力端子３が高インピーダンスとなる。
【０００４】ここで、出力イネーブル信号ＤＥが“Ｌ”
から“Ｈ”になり、かつデータ信号Ｄが“Ｈ”のときに
は、出力制御回路１０からの出力信号Ｏ１が昇圧回路１
２によって電源電位Ｖｃｃ以上に昇圧されるため、ＮＭ
ＯＳ３１がオン状態となる。このとき、データ入力信号
ＤN は、“Ｌ”であるから、出力制御回路２０からの各
出力信号Ｏ２，Ｏ３が“Ｌ”を維持しており、それぞれ
の各ＮＭＯＳ２２，２３はオフ状態のままであって、信
号出力端子３の出力が“Ｈ”となる。また、出力イネー
ブル信号ＤＥが“Ｌ”から“Ｈ”になり、かつデータ信
号Ｄが“Ｌ”のときには、出力制御回路１０の出力信号
Ｏ１が“Ｌ”を維持しており、ＮＭＯＳ３１がオフ状態
のままに維持される。このとき、データ入力信号ＤN
は、“Ｈ”であり、この状態では、先ず、出力制御回路
２０の出力信号Ｏ２が“Ｈ”になるため、ＮＭＯＳ３２
がオン状態になる。一方このとき、ＮＭＯＳ３３には、
遅延された出力信号Ｏ３が入力されているため、この時
点では、出力信号Ｏ３が“Ｌ”を維持したままで、各Ｎ
ＭＯＳ３１，３３がオフ状態、ＮＭＯＳ３２がオン状態
であり、出力は、ＮＭＯＳ３２によってＧＮＤ側へ放電
を開始する。次いで、遅延回路２３による遅延時間を経
て、出力信号Ｏ３が“Ｌ”から“Ｈ”になった時点で、
ＮＭＯＳ３３がオン状態となり、これによって各ＮＭＯ
Ｓ３２，３３の双方による放電が開始される。その後、
出力リセットに伴い、本回路は、再度、高インピーダン
スの初期状態に復帰する。以上述べたように、従来の出
力バッファ回路においては、回路の誤動作につながるＧ
ＮＤノイズを極力抑制する必要上、ＮＭＯＳを分割し、
かつこれらの分割された各ＮＭＯＳの相互を所定の時間
差で駆動させることにより、出力の急激な放電を避ける
ようにしている。
から“Ｈ”になり、かつデータ信号Ｄが“Ｈ”のときに
は、出力制御回路１０からの出力信号Ｏ１が昇圧回路１
２によって電源電位Ｖｃｃ以上に昇圧されるため、ＮＭ
ＯＳ３１がオン状態となる。このとき、データ入力信号
ＤN は、“Ｌ”であるから、出力制御回路２０からの各
出力信号Ｏ２，Ｏ３が“Ｌ”を維持しており、それぞれ
の各ＮＭＯＳ２２，２３はオフ状態のままであって、信
号出力端子３の出力が“Ｈ”となる。また、出力イネー
ブル信号ＤＥが“Ｌ”から“Ｈ”になり、かつデータ信
号Ｄが“Ｌ”のときには、出力制御回路１０の出力信号
Ｏ１が“Ｌ”を維持しており、ＮＭＯＳ３１がオフ状態
のままに維持される。このとき、データ入力信号ＤN
は、“Ｈ”であり、この状態では、先ず、出力制御回路
２０の出力信号Ｏ２が“Ｈ”になるため、ＮＭＯＳ３２
がオン状態になる。一方このとき、ＮＭＯＳ３３には、
遅延された出力信号Ｏ３が入力されているため、この時
点では、出力信号Ｏ３が“Ｌ”を維持したままで、各Ｎ
ＭＯＳ３１，３３がオフ状態、ＮＭＯＳ３２がオン状態
であり、出力は、ＮＭＯＳ３２によってＧＮＤ側へ放電
を開始する。次いで、遅延回路２３による遅延時間を経
て、出力信号Ｏ３が“Ｌ”から“Ｈ”になった時点で、
ＮＭＯＳ３３がオン状態となり、これによって各ＮＭＯ
Ｓ３２，３３の双方による放電が開始される。その後、
出力リセットに伴い、本回路は、再度、高インピーダン
スの初期状態に復帰する。以上述べたように、従来の出
力バッファ回路においては、回路の誤動作につながるＧ
ＮＤノイズを極力抑制する必要上、ＮＭＯＳを分割し、
かつこれらの分割された各ＮＭＯＳの相互を所定の時間
差で駆動させることにより、出力の急激な放電を避ける
ようにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路においては、次のような問題があっ
た。出力バッファ回路の出力リセット時、つまり、高イ
ンピーダンス状態への復帰時にあっても、相互に分割さ
れた各ＮＭＯＳ３２，３３のうち、一方の出力信号Ｏ２
によるＮＭＯＳ３２に対して、他方の遅延された出力信
号Ｏ３によるＮＭＯＳ３３が、該遅延時間に相当する分
だけ時間差駆動されてしまうことになり、結果的に、出
力のターンオフ時間が遅延されるという好ましくない問
題を生ずるものであった。本発明は、このような従来の
ＮＭＯＳの分割時間差駆動によるリセット時間の遅延と
いう課題を解消するためになされたもので、その目的と
するところは、低ノイズであって、しかもリセット時間
の速い出力バッファ回路を提供することである。
出力バッファ回路においては、次のような問題があっ
た。出力バッファ回路の出力リセット時、つまり、高イ
ンピーダンス状態への復帰時にあっても、相互に分割さ
れた各ＮＭＯＳ３２，３３のうち、一方の出力信号Ｏ２
によるＮＭＯＳ３２に対して、他方の遅延された出力信
号Ｏ３によるＮＭＯＳ３３が、該遅延時間に相当する分
だけ時間差駆動されてしまうことになり、結果的に、出
力のターンオフ時間が遅延されるという好ましくない問
題を生ずるものであった。本発明は、このような従来の
ＮＭＯＳの分割時間差駆動によるリセット時間の遅延と
いう課題を解消するためになされたもので、その目的と
するところは、低ノイズであって、しかもリセット時間
の速い出力バッファ回路を提供することである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するため、データ入力信号を入力し、セット時に
第１の論理レベル（例えば、“Ｈ”）となり、かつリセ
ット時に第２の論理レベル（例えば、“Ｌ”）となる出
力イネーブル信号に基づき、開閉動作して該データ入力
信号の出力制御を行なう論理回路と、論理回路の出力を
所定時間遅延させる遅延回路と、出力端子と電源電位
（例えば、“ＧＮＤ”）との間に接続され、論理回路の
出力に基づき、オン・オフ動作してデータ入力信号の論
理レベルに応じた信号を出力端子から出力する第１の出
力トランジスタと、出力端子と電源電位との間に接続さ
れ、遅延回路の出力に基づきオン・オフ動作して第１の
出力トランジスタの出力と同一論理レベルの信号を該出
力端子から出力する第２の出力トランジスタとを備えた
出力バッファ回路において、次のような手段を設けてい
る。即ち、本第１の発明では、出力イネーブル信号の第
２の論理レベル状態を検出し、論理回路の出力に基づ
き、第２の出力トランジスタをオン・オフ動作する遅延
キャンセル手段を設けている。
を解決するため、データ入力信号を入力し、セット時に
第１の論理レベル（例えば、“Ｈ”）となり、かつリセ
ット時に第２の論理レベル（例えば、“Ｌ”）となる出
力イネーブル信号に基づき、開閉動作して該データ入力
信号の出力制御を行なう論理回路と、論理回路の出力を
所定時間遅延させる遅延回路と、出力端子と電源電位
（例えば、“ＧＮＤ”）との間に接続され、論理回路の
出力に基づき、オン・オフ動作してデータ入力信号の論
理レベルに応じた信号を出力端子から出力する第１の出
力トランジスタと、出力端子と電源電位との間に接続さ
れ、遅延回路の出力に基づきオン・オフ動作して第１の
出力トランジスタの出力と同一論理レベルの信号を該出
力端子から出力する第２の出力トランジスタとを備えた
出力バッファ回路において、次のような手段を設けてい
る。即ち、本第１の発明では、出力イネーブル信号の第
２の論理レベル状態を検出し、論理回路の出力に基づ
き、第２の出力トランジスタをオン・オフ動作する遅延
キャンセル手段を設けている。
【０００７】第２の発明では、第１の発明の遅延キャン
セル手段が、論理回路の出力に基づき、出力イネーブル
信号の第２の論理レベル状態を検出して遅延回路を短絡
すると共に、論理回路の出力に基づき、第２の出力トラ
ンジスタをオン・オフ動作する検出回路を有している。
第３の発明では、第１又は第２の発明の論理回路、遅延
回路、第１の出力トランジスタ、第２の出力トランジス
タ及び遅延キャンセル手段と、データ入力信号と相補的
なデータ信号を入力し、出力イネーブル信号に基づき開
閉動作されてデータ信号の出力制御を行なうゲート回路
を備えている。さらに、ゲート回路の出力を他の電源電
位（例えば、Ｖｃｃ）以上に昇圧する昇圧回路と、信号
出力端子と他の電源電位との間に接続され、昇圧回路の
出力に基づき、第１，第２の出力トランジスタに対し相
補的にオン・オフ動作してデータ入力信号の論理レベル
に応じた信号を信号出力端子から出力する第３の出力ト
ランジスタとが設けられている。
セル手段が、論理回路の出力に基づき、出力イネーブル
信号の第２の論理レベル状態を検出して遅延回路を短絡
すると共に、論理回路の出力に基づき、第２の出力トラ
ンジスタをオン・オフ動作する検出回路を有している。
第３の発明では、第１又は第２の発明の論理回路、遅延
回路、第１の出力トランジスタ、第２の出力トランジス
タ及び遅延キャンセル手段と、データ入力信号と相補的
なデータ信号を入力し、出力イネーブル信号に基づき開
閉動作されてデータ信号の出力制御を行なうゲート回路
を備えている。さらに、ゲート回路の出力を他の電源電
位（例えば、Ｖｃｃ）以上に昇圧する昇圧回路と、信号
出力端子と他の電源電位との間に接続され、昇圧回路の
出力に基づき、第１，第２の出力トランジスタに対し相
補的にオン・オフ動作してデータ入力信号の論理レベル
に応じた信号を信号出力端子から出力する第３の出力ト
ランジスタとが設けられている。
【０００８】
【作用】第１の発明によれば、上記のように出力バッフ
ァ回路を構成したので、論理回路は、第１の論理レベル
の出力イネーブル信号により開いてデータ入力信号を出
力し、該出力信号が第１の出力トランジスタ及び遅延回
路へ送られる。すると、第１の出力トランジスタは、オ
ン状態となって、データ入力信号の論理レベルに応じた
出力信号を出力端子から出力する。また、遅延回路に送
られたデータ入力信号は、遅延回路で遅延されて第２の
出力トランジスタへ送られる。すると、第２の出力トラ
ンジスタは、オン状態となり、第１の出力トランジスタ
と共働してデータ入力信号の論理レベルに応じた出力信
号を出力端子から出力する。第２の論理レベルの出力イ
ネーブル信号が論理回路に入力されると、該論理回路が
閉じる。すると、第１の出力トランジスタがオフ状態に
なると共に、これと同時に、遅延キャンセル手段が第２
の出力トランジスタをオフ状態にさせる。第２の発明に
よれば、検出回路は、論理回路の出力に基づき、出力イ
ネーブル信号の第２の論理レベル状態を検出したとき、
遅延回路を短絡すると共に、論理回路の出力に基づき、
第２の出力トランジスタをオフ状態にさせる。
ァ回路を構成したので、論理回路は、第１の論理レベル
の出力イネーブル信号により開いてデータ入力信号を出
力し、該出力信号が第１の出力トランジスタ及び遅延回
路へ送られる。すると、第１の出力トランジスタは、オ
ン状態となって、データ入力信号の論理レベルに応じた
出力信号を出力端子から出力する。また、遅延回路に送
られたデータ入力信号は、遅延回路で遅延されて第２の
出力トランジスタへ送られる。すると、第２の出力トラ
ンジスタは、オン状態となり、第１の出力トランジスタ
と共働してデータ入力信号の論理レベルに応じた出力信
号を出力端子から出力する。第２の論理レベルの出力イ
ネーブル信号が論理回路に入力されると、該論理回路が
閉じる。すると、第１の出力トランジスタがオフ状態に
なると共に、これと同時に、遅延キャンセル手段が第２
の出力トランジスタをオフ状態にさせる。第２の発明に
よれば、検出回路は、論理回路の出力に基づき、出力イ
ネーブル信号の第２の論理レベル状態を検出したとき、
遅延回路を短絡すると共に、論理回路の出力に基づき、
第２の出力トランジスタをオフ状態にさせる。
【０００９】第３の発明によれば、論理回路は、第１の
論理レベルの出力イネーブル信号により開いてデータ入
力信号を出力し、該出力信号が第１の出力トランジスタ
及び遅延回路へ送られる。すると、第１の出力トランジ
スタは、オン状態となって、データ入力信号の論理レベ
ルに応じた出力信号を出力端子から出力する。また、遅
延回路に送られたデータ入力信号は、遅延回路で遅延さ
れて第２の出力トランジスタへ送られる。これにより、
第２の出力トランジスタは、オン状態となり、第１の出
力トランジスタと共働してデータ入力信号の論理レベル
に応じた出力信号を出力端子から出力する。第２の論理
レベルの出力イネーブル信号が論理回路に入力される
と、該論理回路が閉じる。そして、第１の出力トランジ
スタがオフ状態になると共に、これと同時に、遅延キャ
ンセル手段が第２の出力トランジスタをオフ状態にさせ
る。一方、ゲート回路は、第１の論理レベルの出力イネ
ーブル信号と相補的なデータ信号により開いてデータ入
力信号を出力し、該出力信号が昇圧回路へ送られる。昇
圧回路では、出力信号を他の電源電位以上に昇圧して出
力し、該昇圧された出力信号が第３の出力トランジスタ
へ送られる。そのため、第３の出力トランジスタがオン
状態となって、データ入力信号の論理レベルに応じた出
力信号を出力端子から出力する。また、第２の論理レベ
ルの出力イネーブル信号と相補的なデータ信号がゲート
回路に入力されると、該ゲート回路が閉じる。すると、
第３の出力トランジスタがオフ状態になり、出力端子が
高インピーダンスになる。従って、前記課題を解決でき
るのである。
論理レベルの出力イネーブル信号により開いてデータ入
力信号を出力し、該出力信号が第１の出力トランジスタ
及び遅延回路へ送られる。すると、第１の出力トランジ
スタは、オン状態となって、データ入力信号の論理レベ
ルに応じた出力信号を出力端子から出力する。また、遅
延回路に送られたデータ入力信号は、遅延回路で遅延さ
れて第２の出力トランジスタへ送られる。これにより、
第２の出力トランジスタは、オン状態となり、第１の出
力トランジスタと共働してデータ入力信号の論理レベル
に応じた出力信号を出力端子から出力する。第２の論理
レベルの出力イネーブル信号が論理回路に入力される
と、該論理回路が閉じる。そして、第１の出力トランジ
スタがオフ状態になると共に、これと同時に、遅延キャ
ンセル手段が第２の出力トランジスタをオフ状態にさせ
る。一方、ゲート回路は、第１の論理レベルの出力イネ
ーブル信号と相補的なデータ信号により開いてデータ入
力信号を出力し、該出力信号が昇圧回路へ送られる。昇
圧回路では、出力信号を他の電源電位以上に昇圧して出
力し、該昇圧された出力信号が第３の出力トランジスタ
へ送られる。そのため、第３の出力トランジスタがオン
状態となって、データ入力信号の論理レベルに応じた出
力信号を出力端子から出力する。また、第２の論理レベ
ルの出力イネーブル信号と相補的なデータ信号がゲート
回路に入力されると、該ゲート回路が閉じる。すると、
第３の出力トランジスタがオフ状態になり、出力端子が
高インピーダンスになる。従って、前記課題を解決でき
るのである。
【００１０】
【実施例】図１は、本発明の一実施例を示す出力バッフ
ァ回路の回路図である。この出力バッファ回路は、信号
入力端子４１からのデータ信号Ｄ及び制御入力端子４２
からの出力イネーブル信号ＤＥを入力とする出力制御回
路５０と、信号入力端子４１からのデータ信号Ｄをイン
バータ４４によって反転したデータ入力信号ＤN 及び制
御入力端子４２からの出力イネーブル信号ＤＥを入力と
する出力制御回路６０とを備えている。さらに、出力制
御回路５０からの出力信号Ｏ１をゲート入力として、ド
レインが電源電位Ｖｃｃ，ソースが信号出力端子４３に
接続されたＮＭＯＳ（第３の出力トランジスタ）７１
と、出力制御回路６０からの各出力信号Ｏ２，Ｏ３をゲ
ート入力として、ドレインがＧＮＤ，ソースが信号出力
端子４３に接続された各ＮＭＯＳ（第１，第２の出力ト
ランジスタ）７２，７３とが設けられている。出力制御
回路５０は、ＮＭＯＳ７１のゲートに与える出力信号Ｏ
１を電源電位Ｖｃｃ以上に昇圧する回路であり、データ
信号Ｄ及び出力イネーブル信号ＤＥを入力するＮＡＮＤ
回路５１と、ＮＡＮＤ回路５１の出力信号を入力する昇
圧回路５２とによって構成されている。出力制御回路６
０は、例えば、“Ｌ”出力時のＧＮＤノイズ等の発生を
抑制する機能を有しており、データ入力信号ＤN 及び出
力イネーブル信号ＤＥを入力するＮＡＮＤ回路６１と、
ＮＡＮＤ回路６１の出力信号を反転して出力信号Ｏ２を
出力するインバータ６２を備えて論理回路を構成する。
さらに、論理回路の出力信号Ｏ２を所定の遅延時間だけ
遅らせる遅延回路６３と、論理回路の出力信号Ｏ２及び
遅延回路６３の遅らされた出力信号を入力とし、遅延回
路６３によるリセット時の時間遅延をキャンセルする機
能を与えた手段、本実施例の場合はＮＡＮＤ回路６４ａ
を用いた検出回路６４と、検出回路６４の出力信号を反
転して出力信号Ｏ３を出力するインバータ６５とが設け
られている。
ァ回路の回路図である。この出力バッファ回路は、信号
入力端子４１からのデータ信号Ｄ及び制御入力端子４２
からの出力イネーブル信号ＤＥを入力とする出力制御回
路５０と、信号入力端子４１からのデータ信号Ｄをイン
バータ４４によって反転したデータ入力信号ＤN 及び制
御入力端子４２からの出力イネーブル信号ＤＥを入力と
する出力制御回路６０とを備えている。さらに、出力制
御回路５０からの出力信号Ｏ１をゲート入力として、ド
レインが電源電位Ｖｃｃ，ソースが信号出力端子４３に
接続されたＮＭＯＳ（第３の出力トランジスタ）７１
と、出力制御回路６０からの各出力信号Ｏ２，Ｏ３をゲ
ート入力として、ドレインがＧＮＤ，ソースが信号出力
端子４３に接続された各ＮＭＯＳ（第１，第２の出力ト
ランジスタ）７２，７３とが設けられている。出力制御
回路５０は、ＮＭＯＳ７１のゲートに与える出力信号Ｏ
１を電源電位Ｖｃｃ以上に昇圧する回路であり、データ
信号Ｄ及び出力イネーブル信号ＤＥを入力するＮＡＮＤ
回路５１と、ＮＡＮＤ回路５１の出力信号を入力する昇
圧回路５２とによって構成されている。出力制御回路６
０は、例えば、“Ｌ”出力時のＧＮＤノイズ等の発生を
抑制する機能を有しており、データ入力信号ＤN 及び出
力イネーブル信号ＤＥを入力するＮＡＮＤ回路６１と、
ＮＡＮＤ回路６１の出力信号を反転して出力信号Ｏ２を
出力するインバータ６２を備えて論理回路を構成する。
さらに、論理回路の出力信号Ｏ２を所定の遅延時間だけ
遅らせる遅延回路６３と、論理回路の出力信号Ｏ２及び
遅延回路６３の遅らされた出力信号を入力とし、遅延回
路６３によるリセット時の時間遅延をキャンセルする機
能を与えた手段、本実施例の場合はＮＡＮＤ回路６４ａ
を用いた検出回路６４と、検出回路６４の出力信号を反
転して出力信号Ｏ３を出力するインバータ６５とが設け
られている。
【００１１】図３は、図１の昇圧回路５２の一構成例を
示す回路図である。この昇圧回路５２は、ＮＡＮＤ回路
５１の出力に順次に接続された偶数段のインバータ列８
１と、最終段インバータの出力に接続されて電源電位Ｖ
ｃｃ以上に蓄積された電荷を出力信号Ｏ１として出力す
るキャパシタ８２と、ＮＡＮＤ回路５１の出力に接続さ
れたインバータ８３及びインバータ８３の出力に接続さ
れたインバータ８４と、これらの各インバータ８３，８
４の出力を入力とするＮＯＲ回路８５と、ＮＯＲ回路８
５の出力をゲート入力とし、ドレインがＮＭＯＳ７１の
ゲート，ソースがＶｃｃに接続されたＰチャンネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）８６及び所定
の制御信号をゲート入力とし、ドレインがＮＭＯＳ７１
のゲート，ソースがＧＮＤに接続されたＮＭＯＳ８６と
によって構成されている。
示す回路図である。この昇圧回路５２は、ＮＡＮＤ回路
５１の出力に順次に接続された偶数段のインバータ列８
１と、最終段インバータの出力に接続されて電源電位Ｖ
ｃｃ以上に蓄積された電荷を出力信号Ｏ１として出力す
るキャパシタ８２と、ＮＡＮＤ回路５１の出力に接続さ
れたインバータ８３及びインバータ８３の出力に接続さ
れたインバータ８４と、これらの各インバータ８３，８
４の出力を入力とするＮＯＲ回路８５と、ＮＯＲ回路８
５の出力をゲート入力とし、ドレインがＮＭＯＳ７１の
ゲート，ソースがＶｃｃに接続されたＰチャンネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）８６及び所定
の制御信号をゲート入力とし、ドレインがＮＭＯＳ７１
のゲート，ソースがＧＮＤに接続されたＮＭＯＳ８６と
によって構成されている。
【００１２】図４は、図１の遅延回路６３の一構成例を
示す回路図である。この遅延回路６３は、論理回路を構
成しているインバータ６２の出力を各ゲートの共通入力
とし、ドレインがＶｃｃ，ソースが出力側に接続される
ＰＭＯＳ９１ａ及びドレインが出力側，ソースがＧＮＤ
に接続されるＮＭＯＳ９２ａによるインバータと、ＮＭ
ＯＳ９２ａ側に介在される抵抗９３ａ及び抵抗９３ａの
出力側とＧＮＤとに接続されるキャパシタ９４ａによる
遅延時間設定用の時定数設定回路との第１段遅延回路が
設けられている。また、第１段遅延回路での時定数設定
回路の遅延出力を各ゲートの共通入力とし、ドレインが
出力側，ソースがＶｃｃに接続されるＰＭＯＳ９１ｂ及
びドレインがＧＮＤ，ソースが出力側に接続されるＮＭ
ＯＳ９２ｂによるインバータと、ＰＭＯＳ９１ｂ側に介
在される抵抗９３ｂ及び抵抗９３ｂの出力側とＶｃｃと
に接続されるキャパシタ９４ｂによる遅延時間設定用の
時定数設定回路との第２段遅延回路が設けられている。
さらに、第２段遅延回路での時定数設定回路の遅延出力
を各ゲートの共通入力とし、ドレインがＶｃｃ，ソース
が出力側に接続されるＰＭＯＳ９１ｃ及びドレインが出
力側，ソースがＧＮＤに接続されるＮＭＯＳ９２ｃによ
るインバータと、ＮＭＯＳ９２ｃ側に介在される抵抗９
３ｃ及び抵抗９３ｃの出力側とＧＮＤとに接続されるキ
ャパシタ９４ｃによる遅延時間設定用の時定数設定回路
との第３段遅延回路が設けられている。これらの複数段
の遅延手段から、遅延回路６３が構成されている。
示す回路図である。この遅延回路６３は、論理回路を構
成しているインバータ６２の出力を各ゲートの共通入力
とし、ドレインがＶｃｃ，ソースが出力側に接続される
ＰＭＯＳ９１ａ及びドレインが出力側，ソースがＧＮＤ
に接続されるＮＭＯＳ９２ａによるインバータと、ＮＭ
ＯＳ９２ａ側に介在される抵抗９３ａ及び抵抗９３ａの
出力側とＧＮＤとに接続されるキャパシタ９４ａによる
遅延時間設定用の時定数設定回路との第１段遅延回路が
設けられている。また、第１段遅延回路での時定数設定
回路の遅延出力を各ゲートの共通入力とし、ドレインが
出力側，ソースがＶｃｃに接続されるＰＭＯＳ９１ｂ及
びドレインがＧＮＤ，ソースが出力側に接続されるＮＭ
ＯＳ９２ｂによるインバータと、ＰＭＯＳ９１ｂ側に介
在される抵抗９３ｂ及び抵抗９３ｂの出力側とＶｃｃと
に接続されるキャパシタ９４ｂによる遅延時間設定用の
時定数設定回路との第２段遅延回路が設けられている。
さらに、第２段遅延回路での時定数設定回路の遅延出力
を各ゲートの共通入力とし、ドレインがＶｃｃ，ソース
が出力側に接続されるＰＭＯＳ９１ｃ及びドレインが出
力側，ソースがＧＮＤに接続されるＮＭＯＳ９２ｃによ
るインバータと、ＮＭＯＳ９２ｃ側に介在される抵抗９
３ｃ及び抵抗９３ｃの出力側とＧＮＤとに接続されるキ
ャパシタ９４ｃによる遅延時間設定用の時定数設定回路
との第３段遅延回路が設けられている。これらの複数段
の遅延手段から、遅延回路６３が構成されている。
【００１３】次に、図１の出力バッファ回路の動作につ
き、図５に示す図１の動作波形図、及び図６に示す図３
の昇圧回路の動作波形図を参照して説明する。この実施
例回路において、信号入力端子４１から入力されるデー
タ信号Ｄと、制御入力端子４２から入力される出力イネ
ーブル信号ＤＥとが、共に“Ｈ”のときに、出力制御回
路５０では、昇圧回路５２のキャパシタ８２にＮＭＯＳ
７１を通してＶｃｃ側から蓄積された電荷がインバータ
列８１の出力によって押し出され、電源電位Ｖｃｃ以上
に昇圧された出力信号Ｏ１として立ち上げられ、該出力
信号Ｏ１がＮＭＯＳ７１のゲートに与えられる。そのた
め、ＮＭＯＳ３１がオン状態となり、電源電位Ｖｃｃが
信号出力端子３から出力される。そして、データ信号Ｄ
及び出力イネーブル信号ＤＥが、共に“Ｈ”以外のとき
には、出力信号Ｏ１が“Ｌ”となり、ＮＭＯＳ３１がオ
フ状態となる。また、信号入力端子４１から入力される
データ信号Ｄをインバータ４４によって反転したデータ
入力信号ＤN と、制御入力端子４２から入力される出力
イネーブル信号ＤＥとが共に“Ｈ”のときに、出力制御
回路６０では、ＮＡＮＤ回路６１及びインバータ６２の
論理回路の出力信号Ｏ２と、遅延回路６３での各段の遅
延手段で遅らされ、かつ検出回路６４及びインバータ６
５を経た出力信号Ｏ３とを“Ｈ”とし、それ以外のとき
には、各出力信号Ｏ２，Ｏ３が“Ｌ”となる。
き、図５に示す図１の動作波形図、及び図６に示す図３
の昇圧回路の動作波形図を参照して説明する。この実施
例回路において、信号入力端子４１から入力されるデー
タ信号Ｄと、制御入力端子４２から入力される出力イネ
ーブル信号ＤＥとが、共に“Ｈ”のときに、出力制御回
路５０では、昇圧回路５２のキャパシタ８２にＮＭＯＳ
７１を通してＶｃｃ側から蓄積された電荷がインバータ
列８１の出力によって押し出され、電源電位Ｖｃｃ以上
に昇圧された出力信号Ｏ１として立ち上げられ、該出力
信号Ｏ１がＮＭＯＳ７１のゲートに与えられる。そのた
め、ＮＭＯＳ３１がオン状態となり、電源電位Ｖｃｃが
信号出力端子３から出力される。そして、データ信号Ｄ
及び出力イネーブル信号ＤＥが、共に“Ｈ”以外のとき
には、出力信号Ｏ１が“Ｌ”となり、ＮＭＯＳ３１がオ
フ状態となる。また、信号入力端子４１から入力される
データ信号Ｄをインバータ４４によって反転したデータ
入力信号ＤN と、制御入力端子４２から入力される出力
イネーブル信号ＤＥとが共に“Ｈ”のときに、出力制御
回路６０では、ＮＡＮＤ回路６１及びインバータ６２の
論理回路の出力信号Ｏ２と、遅延回路６３での各段の遅
延手段で遅らされ、かつ検出回路６４及びインバータ６
５を経た出力信号Ｏ３とを“Ｈ”とし、それ以外のとき
には、各出力信号Ｏ２，Ｏ３が“Ｌ”となる。
【００１４】初期状態では、出力イネーブル信号ＤＥが
“Ｌ”であって、データ信号Ｄと、これを反転したデー
タ入力信号ＤN との各レベル状態に関係なく、各出力信
号Ｏ１，及びＯ２，Ｏ３が共に“Ｌ”になっており、各
ＮＭＯＳ７１，及びＮＭＯＳ７２，７３が、それぞれに
オフ状態にあるので、信号出力端子４３が高インピーダ
ンスとなる。ここで、出力イネーブル信号ＤＥが“Ｌ”
から“Ｈ”になり、かつデータ信号Ｄが“Ｈ”のときに
は、出力制御回路５０からの出力信号Ｏ１が昇圧回路５
２によって電源電位Ｖｃｃ以上に昇圧されるため、ＮＭ
ＯＳ７１がオン状態となる。このとき、データ入力信号
ＤN は、“Ｌ”であるから、出力制御回路６０からの各
出力信号Ｏ２，Ｏ３が“Ｌ”を維持しており、それぞれ
の各ＮＭＯＳ７２，７３はオフ状態のままであって、信
号出力端子４３の出力が“Ｈ”となる。また、出力イネ
ーブル信号ＤＥが“Ｌ”から“Ｈ”になり、かつデータ
信号Ｄが“Ｌ”のときには、出力制御回路５０からの出
力信号Ｏ１が“Ｌ”を維持しており、ＮＭＯＳ７１がオ
フ状態にされる。一方、このとき、データ入力信号ＤN
は、“Ｈ”であり、この状態では、先ず、出力制御回路
６０からの出力信号Ｏ２が“Ｈ”になるため、先ず最初
に、ＮＭＯＳ７２がオン状態になる。そして、このと
き、ＮＭＯＳ７３には、遅延された出力信号Ｏ３が入力
されているため、この時点では、出力信号Ｏ３が“Ｌ”
を維持したままで、各ＮＭＯＳ７１，７３がオフ状態、
ＮＭＯＳ７２がオン状態であり、出力は、ＮＭＯＳ７２
によってＧＮＤ側へ放電を開始する。そして、遅延回路
６３による遅延時間を経た後に、出力信号Ｏ３が“Ｌ”
から“Ｈ”になった時点で、ＮＭＯＳ７３がオン状態と
なり、これによって各ＮＭＯＳ７２，７３の双方による
共働した放電が開始される。
“Ｌ”であって、データ信号Ｄと、これを反転したデー
タ入力信号ＤN との各レベル状態に関係なく、各出力信
号Ｏ１，及びＯ２，Ｏ３が共に“Ｌ”になっており、各
ＮＭＯＳ７１，及びＮＭＯＳ７２，７３が、それぞれに
オフ状態にあるので、信号出力端子４３が高インピーダ
ンスとなる。ここで、出力イネーブル信号ＤＥが“Ｌ”
から“Ｈ”になり、かつデータ信号Ｄが“Ｈ”のときに
は、出力制御回路５０からの出力信号Ｏ１が昇圧回路５
２によって電源電位Ｖｃｃ以上に昇圧されるため、ＮＭ
ＯＳ７１がオン状態となる。このとき、データ入力信号
ＤN は、“Ｌ”であるから、出力制御回路６０からの各
出力信号Ｏ２，Ｏ３が“Ｌ”を維持しており、それぞれ
の各ＮＭＯＳ７２，７３はオフ状態のままであって、信
号出力端子４３の出力が“Ｈ”となる。また、出力イネ
ーブル信号ＤＥが“Ｌ”から“Ｈ”になり、かつデータ
信号Ｄが“Ｌ”のときには、出力制御回路５０からの出
力信号Ｏ１が“Ｌ”を維持しており、ＮＭＯＳ７１がオ
フ状態にされる。一方、このとき、データ入力信号ＤN
は、“Ｈ”であり、この状態では、先ず、出力制御回路
６０からの出力信号Ｏ２が“Ｈ”になるため、先ず最初
に、ＮＭＯＳ７２がオン状態になる。そして、このと
き、ＮＭＯＳ７３には、遅延された出力信号Ｏ３が入力
されているため、この時点では、出力信号Ｏ３が“Ｌ”
を維持したままで、各ＮＭＯＳ７１，７３がオフ状態、
ＮＭＯＳ７２がオン状態であり、出力は、ＮＭＯＳ７２
によってＧＮＤ側へ放電を開始する。そして、遅延回路
６３による遅延時間を経た後に、出力信号Ｏ３が“Ｌ”
から“Ｈ”になった時点で、ＮＭＯＳ７３がオン状態と
なり、これによって各ＮＭＯＳ７２，７３の双方による
共働した放電が開始される。
【００１５】引き続いて、出力が“Ｈ”または“Ｌ”状
態でのリセット動作について説明する。先に述べた
“Ｈ”レベルの出力状態で、出力イネーブル信号ＤＥが
“Ｌ”から“Ｈ”になったとき、出力Ｏ１は、電源電圧
以上の昇圧レベルから一旦、ＧＮＤレベルまで落ちてＮ
ＭＯＳ７１をオフ状態とし、また、このとき、出力Ｏ
２，Ｏ３は“Ｌ”のままであり、ＮＭＯＳ７２がオフ状
態にされると共に、これと同時に、検出回路６４が該出
力信号Ｏ２の“Ｌ”状態を検出して、その遅延された出
力信号Ｏ３が“Ｌ”になるため、該遅延された出力信号
Ｏ３の残り遅延相当分がキャンセルされてＮＭＯＳ７３
もまたオフ状態にされ、信号出力端子４３が、再度、高
インピーダンスの初期状態に復帰する。即ち、図５に示
す本出力バッファ回路の動作波形図を参照して、本実施
例回路の場合には、開始時間ｔ0 で“Ｈ”状態に立ち上
げられた出力イネーブル信号ＤＥが、リセット時に、終
了時間ｔ1 で“Ｈ”から“Ｌ”にされると、出力信号Ｏ
２は、ＮＡＮＤ回路６２及びインバータ６３による論理
回路での多少の遅延時間を経た後に“Ｌ”状態になっ
て、ＮＭＯＳ７２をオフ状態とし、また一方で、出力信
号Ｏ３は、出力信号Ｏ２からＮＡＮＤ回路６４ａを用い
た検出回路６４及びインバータ６５による遅延時間ｔa
相当分を経た後に、時間ｔc で“Ｌ”状態になって、Ｎ
ＭＯＳ７３をオフ状態とするのに対して、先に述べた従
来回路の場合には、出力Ｏ３が時間ｔb 相当分だけ遅延
されてからＮＭＯＳ３３をオフ状態とするもので、この
結果として、本実施例回路では、従来回路に比較すると
き、リセット時に遅延回路６３による遅延時間を時間ｔ
b 相当分だけキャンセルすることができ、該当時間分だ
け速くに信号出力端子４３を高インピーダンスにし得る
のである。
態でのリセット動作について説明する。先に述べた
“Ｈ”レベルの出力状態で、出力イネーブル信号ＤＥが
“Ｌ”から“Ｈ”になったとき、出力Ｏ１は、電源電圧
以上の昇圧レベルから一旦、ＧＮＤレベルまで落ちてＮ
ＭＯＳ７１をオフ状態とし、また、このとき、出力Ｏ
２，Ｏ３は“Ｌ”のままであり、ＮＭＯＳ７２がオフ状
態にされると共に、これと同時に、検出回路６４が該出
力信号Ｏ２の“Ｌ”状態を検出して、その遅延された出
力信号Ｏ３が“Ｌ”になるため、該遅延された出力信号
Ｏ３の残り遅延相当分がキャンセルされてＮＭＯＳ７３
もまたオフ状態にされ、信号出力端子４３が、再度、高
インピーダンスの初期状態に復帰する。即ち、図５に示
す本出力バッファ回路の動作波形図を参照して、本実施
例回路の場合には、開始時間ｔ0 で“Ｈ”状態に立ち上
げられた出力イネーブル信号ＤＥが、リセット時に、終
了時間ｔ1 で“Ｈ”から“Ｌ”にされると、出力信号Ｏ
２は、ＮＡＮＤ回路６２及びインバータ６３による論理
回路での多少の遅延時間を経た後に“Ｌ”状態になっ
て、ＮＭＯＳ７２をオフ状態とし、また一方で、出力信
号Ｏ３は、出力信号Ｏ２からＮＡＮＤ回路６４ａを用い
た検出回路６４及びインバータ６５による遅延時間ｔa
相当分を経た後に、時間ｔc で“Ｌ”状態になって、Ｎ
ＭＯＳ７３をオフ状態とするのに対して、先に述べた従
来回路の場合には、出力Ｏ３が時間ｔb 相当分だけ遅延
されてからＮＭＯＳ３３をオフ状態とするもので、この
結果として、本実施例回路では、従来回路に比較すると
き、リセット時に遅延回路６３による遅延時間を時間ｔ
b 相当分だけキャンセルすることができ、該当時間分だ
け速くに信号出力端子４３を高インピーダンスにし得る
のである。
【００１６】なお、本発明は上記実施例にのみ限定され
るものではなく、種々の変形が可能である。その変形例
として、例えば次のようなものがある。 (a) ＮＡＮＤ回路６１とインバータ６２とによる論理回
路について、これを同等に作用する別の公知素子の構成
等に置き換えてもよい。 (b) 遅延回路６３として、図４に示した構成以外の回路
を用いてもよい。 (c) 遅延キャンセル手段としての検出回路６４につい
て、これをＮＡＮＤ回路６４ａ以外の同等に作用する別
の公知素子の構成等に置き換えてもよい。 (d) 昇圧回路５２として、図３に示した構成以外の回路
を用いてもよい。
るものではなく、種々の変形が可能である。その変形例
として、例えば次のようなものがある。 (a) ＮＡＮＤ回路６１とインバータ６２とによる論理回
路について、これを同等に作用する別の公知素子の構成
等に置き換えてもよい。 (b) 遅延回路６３として、図４に示した構成以外の回路
を用いてもよい。 (c) 遅延キャンセル手段としての検出回路６４につい
て、これをＮＡＮＤ回路６４ａ以外の同等に作用する別
の公知素子の構成等に置き換えてもよい。 (d) 昇圧回路５２として、図３に示した構成以外の回路
を用いてもよい。
【００１７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、データ入力信号を入力し、セット時に第１の
論理レベルとなり、かつリセット時に第２の論理レベル
となる出力イネーブル信号に基づき、開閉動作して該デ
ータ入力信号の出力制御を行なう論理回路と、論理回路
の出力を所定時間遅延させる遅延回路と、論理回路の出
力に基づき、オン・オフ動作してデータ入力信号の論理
レベルに応じた信号を出力する第１の出力トランジスタ
と、遅延回路の出力に基づきオン・オフ動作して第１の
出力トランジスタの出力と同一論理レベルの信号を出力
する第２の出力トランジスタとを備えた出力バッファ回
路において、遅延回路によるリセット時の遅延をキャン
セルする遅延キャンセル手段を設けている。そのため、
回路のリセット時に、第１の出力トランジスタに合わせ
て第２の出力トランジスタの遅延時間を遅延キャンセル
手段によってキャンセルでき、キャンセル時間相当分だ
け速く回路出力を高インピーダンスにできる。その結
果、回路構成での低ノイズを維持したまま、リセットを
迅速に行なうことができる。第２の発明によれば、検出
回路を設けたので、論理回路の出力に基づき、出力イネ
ーブル信号の第２の論理レベル状態を検出したとき、遅
延回路を短絡して遅延時間をキャンセルすると共に、論
理回路の出力に基づき、第２の出力トランジスタをオフ
状態にしてキャンセル時間相当分だけ速く、回路出力を
高インピーダンスにできる。第３の発明によれば、出力
イネーブル信号に基づき開閉動作されてデータ信号の出
力制御を行なうゲート回路と、ゲート回路の出力を電源
電位以上に昇圧する昇圧回路と、昇圧回路の出力に基づ
き、第１，第２の出力トランジスタに対し相補的にオン
・オフ動作してデータ入力信号の論理レベルに応じた信
号を出力する第３の出力トランジスタとを設けている。
そのため、論理回路の開閉に対応して、昇圧回路により
出力信号を電源電位以上に昇圧して第３の出力トランジ
スタをオン・オフ制御でき、オン時にデータ入力信号の
論理レベルに応じた出力信号を出力し、オフ時に回路出
力を高インピーダンスにできる。
によれば、データ入力信号を入力し、セット時に第１の
論理レベルとなり、かつリセット時に第２の論理レベル
となる出力イネーブル信号に基づき、開閉動作して該デ
ータ入力信号の出力制御を行なう論理回路と、論理回路
の出力を所定時間遅延させる遅延回路と、論理回路の出
力に基づき、オン・オフ動作してデータ入力信号の論理
レベルに応じた信号を出力する第１の出力トランジスタ
と、遅延回路の出力に基づきオン・オフ動作して第１の
出力トランジスタの出力と同一論理レベルの信号を出力
する第２の出力トランジスタとを備えた出力バッファ回
路において、遅延回路によるリセット時の遅延をキャン
セルする遅延キャンセル手段を設けている。そのため、
回路のリセット時に、第１の出力トランジスタに合わせ
て第２の出力トランジスタの遅延時間を遅延キャンセル
手段によってキャンセルでき、キャンセル時間相当分だ
け速く回路出力を高インピーダンスにできる。その結
果、回路構成での低ノイズを維持したまま、リセットを
迅速に行なうことができる。第２の発明によれば、検出
回路を設けたので、論理回路の出力に基づき、出力イネ
ーブル信号の第２の論理レベル状態を検出したとき、遅
延回路を短絡して遅延時間をキャンセルすると共に、論
理回路の出力に基づき、第２の出力トランジスタをオフ
状態にしてキャンセル時間相当分だけ速く、回路出力を
高インピーダンスにできる。第３の発明によれば、出力
イネーブル信号に基づき開閉動作されてデータ信号の出
力制御を行なうゲート回路と、ゲート回路の出力を電源
電位以上に昇圧する昇圧回路と、昇圧回路の出力に基づ
き、第１，第２の出力トランジスタに対し相補的にオン
・オフ動作してデータ入力信号の論理レベルに応じた信
号を出力する第３の出力トランジスタとを設けている。
そのため、論理回路の開閉に対応して、昇圧回路により
出力信号を電源電位以上に昇圧して第３の出力トランジ
スタをオン・オフ制御でき、オン時にデータ入力信号の
論理レベルに応じた出力信号を出力し、オフ時に回路出
力を高インピーダンスにできる。
【図１】本発明の実施例を示す出力バッファ回路の回路
図である。
図である。
【図２】従来の出力バッファ回路の回路図である。
【図３】図１の昇圧回路の構成例を示す回路図である。
【図４】図１の遅延回路の構成例を示す回路図である。
【図５】図１の出力バッファ回路の動作波形図である。
【図６】図３の昇圧回路の動作波形図である。
４１ 信号入力端子 ４２ 制御入力端子 ４３ 信号出力端子 ４４ インバータ ５０ 出力制御回路 ５１ ＮＡＮＤ回路 ５２ 昇圧回路 ６０ 出力制御回路 ６１ ＮＡＮＤ回路 ６２ インバータ ６３ 遅延回路 ６４ 検出回路 ６４ａ ＮＡＮＤ回路 ６５ インバータ ７１，７２，７３ ＮＭＯＳ ＤＥ 出力イネーブル信号 Ｄ データ入力信号 ＤN データ入力信号の反転信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｊ 17/687 19/017 8321−5Ｊ 8321−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (3)
- 【請求項１】 データ入力信号を入力し、セット時に第
１の論理レベルとなり、かつリセット時に第２の論理レ
ベルとなる出力イネーブル信号に基づき、開閉動作して
該データ入力信号の出力制御を行なう論理回路と、 前記論理回路の出力を所定時間遅延させる遅延回路と、 出力端子と電源電位との間に接続され、前記論理回路の
出力に基づきオン・オフ動作して前記データ入力信号の
論理レベルに応じた信号を該出力端子から出力する第１
の出力トランジスタと、 前記出力端子と前記電源電位との間に接続され、前記遅
延回路の出力に基づきオン・オフ動作して前記第１の出
力トランジスタの出力と同一論理レベルの信号を該出力
端子から出力する第２の出力トランジスタとを、 備えた出力バッファ回路において、 前記出力イネーブル信号の第２の論理レベル状態を検出
し、前記論理回路の出力に基づき前記第２の出力トラン
ジスタをオン・オフ動作させる遅延キャンセル手段を、 設けたことを特徴とする出力バッファ回路。 - 【請求項２】 前記遅延キャンセル手段は、前記論理回
路の出力に基づき前記出力イネーブル信号の第２の論理
レベル状態を検出して前記遅延回路を短絡し、前記論理
回路の出力に基づき、前記第２の出力トランジスタをオ
ン・オフ動作させる検出回路を有することを特徴とする
請求項１記載の出力バッファ回路。 - 【請求項３】 請求項１又は２記載の論理回路、遅延回
路、第１の出力トランジスタ、第２の出力トランジスタ
及び遅延キャンセル手段と、 前記データ入力信号と相補的なデータ信号を入力し、前
記出力イネーブル信号に基づき開閉動作して該データ信
号の出力制御を行なうゲート回路と、 前記ゲート回路の出力を他の電源電位以上に昇圧する昇
圧回路と、 前記出力端子と前記他の電源電位との間に接続され、前
記昇圧回路の出力に基づき、前記第１，第２の出力トラ
ンジスタに対し相補的にオン・オフ動作して前記データ
入力信号の論理レベルに応じた信号を該出力端子から出
力する第３の出力トランジスタとを、 備えたことを特徴とする出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5180364A JPH0738410A (ja) | 1993-07-21 | 1993-07-21 | 出力バッファ回路 |
| US08/278,067 US5489859A (en) | 1993-07-21 | 1994-07-20 | CMOS output circuit with high speed high impedance mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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