JP2001237686A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】通常のハイレベルより更に高い第２のハイレベ
ルが入力されることのある半導体集積回路において、第
２のハイレベルの入力のために通常の信号処理の動作速
度まで悪化させず、回路の動作条件に制約を加えず、第
２のハイレベル入力時の動作速度を低下させずに、入力
のＭＯＳトランジスタを保護する。 【解決手段】入力ＩＮが第２のハイレベルであることを
検出する高電位検出回路８と、ＮＯＲゲート回路１０の
出力と高電位検出回路の出力Ｓ１とを入力とするＮＡＮ
Ｄゲート回路５０と、ＮＯＲゲート回路の出力点Ｎ１を
電源電圧ＶＤＤにプルアップするｐＭＯＳトランジスタ
ＴＰ４とを設ける。入力ＩＮが第２のハイレベルである
と、高電位検出回路の出力Ｓ１が”Ｌ”になり、出力Ｏ
ＵＴはＮＯＲゲート回路１０の出力によらなくなる。そ
こで、ＮＯＲゲート回路１０の出力点Ｎ１を、高電位検
出回路の出力Ｓ１により直接、電源電圧にプルアップす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通常の信号処理に
用いられる第１のハイレベルとこれより高い第２のハイ
レベルの２種類のハイレベルをもつ信号が入力されるこ
とのある半導体集積回路に関し、特に、入力信号のハイ
レベルが第１及び第２のいずれのハイレベルであるかを
判定する手段を備える半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路に入力されるディジタル
信号は、ロウレベルとハイレベルの２つのレベルをもつ
信号であることが多いが、ときには、ハイレベルに、通
常の信号処理に用いられる第１のハイレベルとそれより
更に電位の高い第２のハイレベルという、２種類のハイ
レベルをもつ信号であることもある。

【０００３】例えば、フラッシュメモリのような半導体
集積回路で実現されたプログラマブルＲＯＭ（ＰＲＯ
Ｍ）集積回路にあっては、メモリセルへの書込みは、セ
ルを構成するＭＯＳトランジスタのドレイン電極に例え
ば１０〜１２Ｖというような、読出しなどの信号処理に
おける信号のハイレベルよりずっと高い電圧を加え、フ
ローティングゲートにチャネルホットエレクトロンを注
入することによって行われる。上述の書込みのための高
い電圧は、通常は、集積回路に与えられる電源電圧を集
積回路内部で昇圧することによって得ているが、書込み
スピードを向上させるために、外部から直接、高い電位
の信号を入力して書込みを行うようにすることもある。
このような構成の集積回路は、外部から通常の信号処理
に用いられるハイレベル（第１のハイレベル）よりもっ
と電位の高い信号が入力されたことを検出して集積回路
内部での昇圧を停止させたり、集積回路のモードを切り
替えたりするために、入力信号のハイレベルが通常の信
号処理における第１のハイレベルであるか又は、書込み
のためのより電位の高い第２のハイレベルであるかを判
定して、判定結果を二値信号に変換する高電位検出回路
を備えている。

【０００４】一方で、一例としてのＰＲＯＭ集積回路の
ような、第１のハイレベルより更に高い第２のハイレベ
ルの信号が入力されることのある集積回路にあっては、
入力信号をＭＯＳトランジスタで受けるようにした場
合、入力信号を直接ゲート電極に受けるＭＯＳトランジ
スタに対して、入力信号が第２のハイレベルにあるとき
の高い電位によってゲート絶縁膜が破壊されることを防
ぐために、何らかの保護対策を講じなければならない。
図３に、従来の半導体集積回路における入力保護手段付
きの入力回路の一例の回路図を示す。図３を参照して、
この図に示す集積回路の入力回路は、縦積みの２つのｐ
チャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジス
タ）ＴＰ１，ＴＰ２と並列の２つのｎチャネル型ＭＯＳ
トランジスタ（ｎＭＯＳトランジスタ）ＴＮ１，ＴＮ２
とからなる良く知られた２入力のＮＯＲゲート回路１０
の出力信号を、インバータ２０で反転させて出力する構
成になっている。２入力のＮＯＲゲート回路１０には、
外部からの入力信号ＩＮと制御信号であるスタンバイ信
号ＳＴＢＹの２つの信号が入力されている。

【０００５】この入力回路では、スタンバイ信号ＳＴＢ
Ｙがロウレベル（”Ｌ”）のとき、ｐＭＯＳトランジス
タＴＰ１はオン状態になり、ｎＭＯＳトランジスタＴＮ
１はオフ状態になる。従って、ＮＯＲゲート回路１０の
出力点Ｎ１の電位は、ｐＭＯＳトランジスタＴＰ２とｎ
ＭＯＳトランジスタＴＮ２の導通状態どのようであるか
によって決るようになり、ＮＯＲゲート回路１０の出力
信号の論理は、入力信号ＩＮの反転論理と同じものにな
る。一方、スタンバイ信号ＳＴＢＹがハイレベル（”
Ｈ”）のときは、ｐＭＯＳトランジスタＴＰ１はオフ状
態になりｎＭＯＳトランジスタＴＮ１はオン状態になる
ので、ＮＯＲゲート回路１０の出力点は、入力信号ＩＮ
の如何にかかわらず”Ｌ”になる。つまり、図３に示す
入力回路は、ロウアクティブのスタンバイ信号ＳＴＢＹ
によって活性または非活性を制御されるＣＭＯＳ構成の
インバータと等価である。

【０００６】この入力回路において、入力信号ＩＮは、
ｐＭＯＳトランジスタＴＰ２とｎＭＯＳトランジスタＴ
Ｎ２のゲート電極に直接入力されている。ここで、入力
信号ＩＮは、通常の信号処理のときは接地電位（＝ＧＮ
Ｄ）のロウレベルと集積回路の電源電圧ＶＤＤに等しい
第１のハイレベルの２つの状態のいずれかをとり、例え
ばメモリセルへの書込み時には電源電圧ＶＤＤより高い
電位（＝ＶＨＨ）の第２のハイレベルになるものとする
と、入力信号ＩＮが第２のハイレベルＶＨＨであるとき
は、ＭＯＳトランジスタＴＰ２，ＴＮ２のゲート・ソー
ス間、ゲート・ドレイン間及びゲート・基板間には通常
の信号処理におけるより高い電界が加わるので、何らか
の保護対策を施さない限り、それらＭＯＳトランジスタ
ＴＰ２，ＴＮ２のゲート絶縁膜が破壊されることにな
る。

【０００７】図３に示した入力回路の場合、最も簡単に
は、２つのＭＯＳトランジスタＴＰ２，ＴＮ２のゲート
絶縁膜の厚さを他のＭＯＳトランジスタのものより厚く
することで、ゲート絶縁膜の破壊を防止することができ
る。しかし、よく知られているように、ＭＯＳトランジ
スタのドレイン・ソース間の電流はゲート絶縁膜の容量
に比例するので、ＭＯＳトランジスタＴＰ２，ＴＮ２の
ゲート絶縁膜を厚くすることは、そのままそれらのトラ
ンジスタＴＰ２，ＴＮ２の電流駆動能力を低下させるこ
とになる。つまり、ＭＯＳトランジスタＴＰ２，ＴＮ２
のゲート絶縁膜を厚くすることでこれらのトランジスタ
が破壊されないようにすることはできるものの、メモリ
セルへの書込みのための第２のハイレベルの入力という
特定の条件下における破壊防止のために、通常の信号処
理における動作速度までも低下させてしまうことにな
る。

【０００８】そこで、入力信号ＩＮにおける第２のハイ
レベルＶＨＨの電位を、入力端子１から入力初段のＭＯ
Ｓトランジスタのゲート電極までの間に、何らかの手段
で低下させ或いは制限することが考えられる。そのよう
な入力保護手段の一例が、本発明の譲受人と同一の譲受
人による特開平４−３４３５１８号公報に開示されてい
る。図４に、上記公報の図１に記載された図を再掲して
示す。尚、図４は、説明の都合上、図中の一部の符号及
び名称を、上記公報で用いられているものから変更して
示す。図４を参照して、この図に示す入力回路は、入力
バッファ３０と、入力端子１と入力バッファ３０の入力
点Ｎ４との間に電流経路をなすように挿入されたｎＭＯ
ＳトランジスタＴＮ５と、電源電圧供給線と入力バッフ
ァ３０の入力点との間に接続されたｐＭＯＳトランジス
タＴＰ５と、制御信号であるスタンバイ信号ＳＴＢＹの
反転信号をｐＭＯＳトランジスタＴＰ５のゲート電極に
伝えるインバータとからなる。

【０００９】入力バッファ３０は、並列の２つのｐＭＯ
Ｓトランジスタと縦積みの２つのｎＭＯＳトランジスタ
とからなる良く知られた２入力のＮＡＮＤゲート回路２
１の出力信号を、インバータ２０で反転させて出力する
構成なっている。２入力ＮＡＮＤゲート回路２１には、
外部からの入力信号ＩＮがｎＭＯＳトランジスタＴＮ５
を介して入力され、また、もう一つの入力として、スタ
ンバイ信号ＳＴＢＹが直接入力されている。ｎＭＯＳト
ランジスタＴＮ５のゲート電極には、直流の電源電圧Ｖ
ＤＤが与えられている。

【００１０】入力バッファ３０は、スタンバイ信号ＳＴ
ＢＹが”Ｈ”のときＮＡＮＤゲート回路２１が活性化さ
れて、入力信号ＩＮの入力が許可される。このとき、Ｎ
ＡＮＤゲート回路２１の出力の論理は、ｐＭＯＳトラン
ジスタＴＰ２及びｎＭＯＳトランジスタＴＮ２の導通状
態がどのようであるかによって決り、入力信号ＩＮの反
転論理と同じものになる。一方、スタンバイ信号ＳＴＢ
Ｙが”Ｌ”のとき、入力バッファ３０は非活性化され
る。つまり、図４に示す入力回路は、ハイアクティブの
スタンバイ信号ＳＴＢＹによって活性または非活性を制
御されるＣＭＯＳ構成のインバータと等価である。

【００１１】この入力回路において、入力信号ＩＮは、
ｎＭＯＳトランジスタＴＮ５を介してＮＡＮＤゲート回
路２１に入力される。従って、入力信号ＩＮがハイレベ
ルにあるときのＮＡＮＤゲート回路２１の入力点Ｎ４の
電位は、ｎＭＯＳトランジスタＴＮ５のゲート電圧より
そのトランジスタのしきい値電圧の分だけ下がったもの
になる。上記公報の場合、ｎＭＯＳトランジスタＴＮ５
のゲート電極には電源電圧ＶＤＤが与えられているの
で、ＮＡＮＤゲート回路２１の入力点Ｎ４の最高電位
は、電源電圧ＶＤＤ以下に制限される。そのため、入力
信号ＩＮがゲート電極に直接入力されるＭＯＳトランジ
スタＴＰ２，ＴＮ２のゲート酸化膜厚を格別厚くする必
要はなく、図３に示す第１例目の保護対策とは違って、
第２のハイレベルをもつ入力信号ＩＮのために通常の信
号処理における動作速度まで悪化させてしまうことはな
い。

【００１２】しかしながら、この第２例目の従来の入力
回路は、入力信号ＩＮのハイレベルを制限するために挿
入したｎＭＯＳトランジスタＴＮ５のゲート電位がｎＭ
ＯＳトランジスタのしきい値電圧以下では動作せず、回
路の動作条件に制限が加わってしまう。

【００１３】第３番目の保護対策として、上述の第２例
目の集積回路とは違って入力信号ＩＮのハイレベルの制
限はせず、入力信号ＩＮが第２のハイレベルＶＨＨに変
化したときに入力初段のＭＯＳトランジスタのドレイン
電位を変化させて、実質的にゲート電位との差を小さく
する方法がある。この保護対策を施した集積回路では、
前述の高電位検出回路の出力を利用して、入力信号ＩＮ
が第２のハイレベルＶＨＨに変化したことを検出する。
図５に、このような保護対策を施した集積回路に搭載さ
れる入力回路の一例の回路図を示す。図５を参照して、
この第３例目の入力回路では、入力信号ＩＮのハイレベ
ルが、第１のハイレベルＶＤＤであるかこれより高い第
２のハイレベルＶＨＨであるかを、高電位検出回路８で
検出している。図５中に一例の回路図を示す高電位検出
回路８はよく知られたものであって、入力端子１と接地
線との間に、ゲート電極とドレイン電極とを接続してダ
イオード接続にしたｎＭＯＳトランジスタと、ゲート電
極を電源電圧ＶＤＤに固定したｎＭＯＳトランジスタの
二つをこの順に直列接続し、直列接続点からの信号をイ
ンバータ６で反転させて出力信号Ｓ１として取り出す構
成のものである。この高電位検出回路の出力信号Ｓ１
は、入力信号ＩＮがロウレベルＧＮＤと第１のハイレベ
ルＶＤＤのときは”Ｈ”になり、入力信号が第２のハイ
レベルＶＨＨのときに限って”Ｌ”になる。

【００１４】この第３例目の入力回路では、図３に示す
第１例目の入力回路に対して、ｐＭＯＳトランジスタＴ
Ｐ３とｎＭＯＳトランジスタＴＮ３とからなるＣＭＯＳ
インバータ４０を設け、そのインバータ４０の入力点に
高電位検出回路の出力信号Ｓ１を入力する。それと同時
に、２入力ＮＯＲゲート回路１０を構成する並列のｎＭ
ＯＳトランジスタＴＮ１，ＴＮ２の中、ゲート電極に入
力信号ＩＮが直接入力される方のトランジスタＴＮ２の
ソース電極（節点Ｎ３）に、それまで固定の接地電位Ｇ
ＮＤを与えていたのに替えて、上記のＣＭＯＳインバー
タ４０の出力点からの信号を入力する。更に、これまで
ＮＯＲゲート回路１０の出力信号をインバータ２０（図
３及び図４参照）を介して出力信号ＯＵＴとして出力し
ていたのに替えて、２入力のＮＡＮＤゲート回路５０を
設けて、ＮＯＲゲート回路１０の出力信号と高電位検出
回路の出力信号Ｓ１とのＮＡＮＤ論理信号を出力信号Ｏ
ＵＴとして出力している。

【００１５】この第３例目の入力回路中のＮＯＲゲート
回路１０は、後述するように、スタンバイ信号ＳＴＢＹ
が”Ｌ”のとき、ｐＭＯＳトランジスタＴＰ２及びｎＭ
ＯＳトランジスタＴＮ２からなるＣＭＯＳ構成のインバ
ータと等価になり、スタンバイ信号ＳＴＢＹが”Ｈ”の
とき、非活性化されて入力禁止となる。

【００１６】第３例目の入力回路が動作するときのタイ
ミングチャートを示す図６を参照して、時刻ｔ０以前
は、スタンバイ信号ＳＴＢＹが”Ｈ”にあって、回路は
初期状態にあるとする。このとき、入力許可制御用のＮ
ＯＲゲート回路４の出力点Ｎ２の状態は、高電位検出回
路の出力信号Ｓ１の反転信号ＴＨＶによって決ることに
なるが、この場合、入力信号ＩＮはロウレベルＧＮＤと
第１のハイレベルＶＤＤ以外は入力禁止であるものとす
る。つまり、高電位検出回路の出力信号Ｓ１は常に”
Ｈ”であり、その反転信号ＴＨＶは常に”Ｌ”である。
従って、入力許可制御用のＮＯＲゲート回路４の出力信
号は”Ｈ”になって、ＮＯＲゲート回路１０では、ｐＭ
ＯＳトランジスタＴＰ１はオフ状態になりｎＭＯＳトラ
ンジスタＴＮ１はオン状態になる。その結果、このＮＯ
Ｒゲート回路１０の出力点Ｎ１の電位は接地電位ＧＮＤ
になって、出力段のＮＡＮＤゲート回路５０からの出力
信号ＯＵＴは、常に電源電位ＶＤＤの”Ｈ”となる。

【００１７】次に、時刻ｔ０にスタンバイ信号ＳＴＢＹ
が”Ｈ”から”Ｌ”に変化すると、入力許可制御用のＮ
ＯＲゲート回路４の出力点Ｎ２は、もう一方の入力であ
る高電位検出回路の反転出力信号ＴＨＶの如何に関ら
ず”Ｌ”になる。従って、ＮＯＲゲート回路１０では、
ｐＭＯＳトランジスタＴＰ１はオン状態になりｎＭＯＳ
トランジスタＴＮ１はオフ状態になり、出力点Ｎ１の電
位は、ｐＭＯＳトランジスタＴＰ２とｎＭＯＳトランジ
スタＴＮ２の導通状態がどのようであるかによって決ま
るようになる。このとき、入力信号ＩＮはロウレベルＧ
ＮＤであるので、ＮＯＲゲート回路１０内では、ｐＭＯ
ＳトランジスタＴＰ２はオン状態であり、ｎＭＯＳトラ
ンジスタＴＮ２はオフ状態にある。従って、ＮＯＲゲー
ト回路１０の出力点Ｎ１は電源電圧供給線から２つのｐ
ＭＯＳトランジスタＴＰ１，ＴＰ２を通して電荷を供給
されて、接地電位ＧＮＤからハイレベルＶＤＤに変化す
る。その結果、出力段のＮＡＮＤゲート回路５０は２つ
の入力信号が共に”Ｈ”になるので、接地電位ＧＮＤ
の”Ｌ”の出力信号ＯＵＴを出力する。

【００１８】次いで、時刻ｔ１に、入力信号ＩＮがロウ
レベルＧＮＤから第１のハイレベルＶＤＤに変化する
と、ＮＯＲゲート回路１０ではｐＭＯＳトランジスタＴ
Ｐ２がオフ状態に切り替り、ｎＭＯＳトランジスタＴＮ
２はオン状態に変化する。このとき、インバータ４０で
は、入力点に高電位検出回路の”Ｈ”の出力信号Ｓ１を
与えられているので、ｎＭＯＳトランジスタＴＮ３がオ
ン状態になっている。その結果、ＮＯＲゲート回路１０
の出力点Ｎ１は、２つのｎＭＯＳトランジスタＴＮ２，
ＴＮ３を通して接地線へ電荷を引き抜かれて接地電位Ｇ
ＮＤに変化する。これにより、出力段のＮＡＮＤゲート
回路５０では、一方の入力である高電位検出回路の出力
信号Ｓ１は”Ｈ”であったのに対し、もう一方の入力で
あるＮＯＲゲート回路１０の出力信号は”Ｌ”に変化す
るので、出力信号ＯＵＴは”Ｌ”から”Ｈ”に遷移す
る。

【００１９】更にその後、時刻ｔ２に入力信号ＩＮが第
１のハイレベルＶＤＤから第２のハイレベルＶＨＨに上
昇し始め、時刻ｔ３に高電位検出回路８の検出レベルを
越えると、高電位検出回路８の出力信号Ｓ１が”Ｈ”か
ら”Ｌ”に変化する。その結果、出力段のＮＡＮＤゲー
ト回路５０は、一方の入力である信号Ｓ１が”Ｌ”にな
るので、ＮＯＲゲート回路１０の出力信号の如何に関ら
ず、”Ｈ”の出力信号ＯＵＴを出力する。

【００２０】これまでの動作の結果得られる真理値表
を、図７に示す。図７から明らかなように、図５に示す
第３例目の入力回路は、スタンバイ信号ＳＴＢＹがロウ
レベルのとき活性化されて、入力信号ＩＮが”Ｌ”のと
きは出力信号ＯＵＴも”Ｌ”となり、入力信号ＩＮが第
１のハイレベルＶＤＤのときと第２のハイレベルＶＨＨ
のときは出力信号ＯＵＴも”Ｈ”となる、非反転ゲート
として動作することが分かる。

【００２１】ここで、時刻ｔ２に入力信号ＩＮが第１の
ハイレベルＶＤＤから第２のハイレベルＶＨＨに上昇す
るときの、ＮＯＲゲート回路１０の出力点Ｎ１の電位の
変化を考察する。上述したように、時刻ｔ２の時点で
は、節点Ｎ１の電位は接地電位ＧＮＤになっている。従
って、ｎＭＯＳトランジスタＴＮ２のゲート電極とドレ
イン電極（節点Ｎ１）との間及び、ｐＭＯＳトランジス
タＴＰ２のゲート電極とドレイン電極（節点Ｎ１）との
間には、時刻ｔ２以降、通常加わるＶＤＤ以上の電圧が
加わることになる。ところが、時刻ｔ３に至ると、高電
位検出回路の出力信号Ｓ１がそれまでの”Ｈ”から”
Ｌ”に切り替るので、インバータ４０の出力点Ｎ３が電
源電圧供給線からｐＭＯＳトランジスタＴＰ３を通して
電荷を供給され、上昇し始める。一方、このとき、ＮＯ
Ｒゲート回路１０のｎＭＯＳトランジスタＴＮ２は、入
力信号ＩＮが第１のハイレベルＶＤＤ以上の電位になっ
ているので、オン状態になっている。結局、ＮＯＲゲー
ト回路１０の出力点Ｎ１は、電源電圧供給線からｐＭＯ
ＳトランジスタＴＰ３→ｎＭＯＳトランジスタＴＮ２を
通して電荷を供給されて、時刻ｔ３以降、時間の経過に
伴って電位が上昇して行く。その結果、ＮＯＲゲート回
路１０中のｐＭＯＳトランジスタＴＰ２及びｎＭＯＳト
ランジスタＴＮ２におけるゲート・ドレイン間の実質的
な電圧差は、保護対策を施さない場合に比べ次第に小さ
くなり、ＭＯＳトランジスタＴＰ２，ＴＮ２は、第２の
ハイレベルＶＨＨ入力時の高電圧から保護される。

【００２２】この第３例目の出力回路は、出力段をそれ
までのインバータ２０（図３及び図４参照）に替えてＮ
ＡＮＤゲート回路５０で構成し、これに高電位検出回路
の出力信号Ｓ１を流用して入力することで、第２のハイ
レベルＶＨＨが入力されたときの出力信号ＯＵＴの論理
が、ＮＯＲゲート回路１０の出力点Ｎ１のレベル、換言
すればＮＯＲゲート回路１０での論理動作に関りなく”
Ｈ”になるようにしていることになる。そして、そのよ
うにした上で、インバータ４０のｐＭＯＳトランジスタ
ＴＰ３からｎＭＯＳトランジスタＴＮ２を通してＮＯＲ
ゲート回路１０の出力点Ｎ１の電位を高め、入力段のＭ
ＯＳトランジスタＴＰ２、ＴＮ２のゲート・ドレイン間
電圧を圧縮していることになる。

【００２３】この第３例目の入力保護対策によれば、入
力段のＭＯＳトランジスタＴＰ２，ＴＮ２のゲート絶縁
膜を厚くする必要がないので、第１例目の保護対策とは
違って、第２のハイレベルＶＨＨを入力するという特定
の目的のために、通常の信号処理における動作速度まで
も悪化させてしまうことはない。また、図４に示す第２
例目の保護対策とは違って、入力保護のために挿入した
ｎＭＯＳトランジスタＴＮ５のゲート電圧を、その保護
用ＭＯＳトランジスタＴＮ５のしきい値電圧以上の電圧
にしなければならないという動作上の制限もない。

【００２４】

【発明が解決しようとする課題】上述した第３例目の入
力保護対策によれば、通常の信号処理における動作速度
を悪化させることなく、しかも、動作条件に対する制約
もなしに、入力信号の通常より高いハイレベルから入力
段のＭＯＳトランジスタを保護できる。しかしながら、
図５に示す第３例目の入力回路には、第２のハイレベル
ＶＨＨの信号が入力されるとき、その第２のハイレベル
ＶＨＨに達するまでの時間を長くしなければならない、
言い換えれば、第２のハイレベルＶＨＨを入力するとき
の回路の動作速度を高速化できないという問題が残って
いる。以下に、その説明をする。

【００２５】第３例目の入力回路のタイミングチャート
を示す図６を参照して、時刻ｔ２に入力信号が第１のハ
イレベルＶＤＤから第２のハイレベルに上昇し始め、時
刻ｔ３に高電位検出回路８の検出レベルを越えると、そ
れまで”Ｈ”であった高電位検出回路８の出力信号が”
Ｌ”に変化する。これにより、インバータ４０が反転
し、それまで接地電位であったインバータ４０の出力点
Ｎ３の電位が電源電圧ＶＤＤに向かって上昇し始め、時
刻ｔ４に至って電圧ＶＤＤにプルアップされる。このと
き、ＮＯＲゲート回路１０のｎＭＯＳトランジスタＴＮ
２は、既にゲート電極にしきい値電圧以上の電圧（＝第
１のハイレベルＶＤＤ＋α）が与えられていてオン状態
になっているので、論理ゲート回路１０の出力点Ｎ１の
電位も、インバータ４０の出力点Ｎ３の電位の上昇に伴
って上昇し始める。その場合、ｐＭＯＳトランジスタＴ
Ｐ３のドレイン・ソース間電流はｎＭＯＳトランジスタ
ＴＮ２のオン抵抗を通して、ＮＡＮＤゲート回路５０の
入力容量と、ＭＯＳトランジスタＴＰ２、ＴＮ２、ＴＮ
１のドレインの接合容量或いは配線容量などの浮遊容量
とからなる負荷容量を充電しながら節点Ｎ１の電位を上
昇させて行くので、ＮＯＲゲート回路１０の出力点Ｎ１
の電位は、インバータ４０の出力点Ｎ３の電位の上昇に
遅れて、時刻ｔ５に漸く電位ＶＤＤに達する。

【００２６】すなわち、時刻ｔ２に入力信号ＩＮが第２
のハイレベルＶＨＨに上昇し始めてから、ＮＯＲゲート
回路１０の出力点Ｎ１の電位が時刻ｔ５にＶＤＤに達す
るまでに、入力信号ＩＮの電位が高電位検出回路８の検
出レベルに達し、その結果インバータ４０が反転してそ
の出力点Ｎ３を電圧ＶＤＤにプルアップし、更にこれに
よりＮＯＲゲート回路１０の出力点Ｎ１が電圧ＶＤＤに
プルアップされるという一連の動作に伴う遅れ時間があ
ることになる。従って、時刻ｔ２から時刻ｔ５までの間
に、ｐＭＯＳトランジスタＴＰ２及びｎＭＯＳトランジ
スタＴＮ２のゲート絶縁膜を破壊するに足る電圧が、入
力信号ＩＮのハイレベルと節点Ｎ１との間に加わる可能
性が生じる。特に、入力信号ＩＮにおける第１のハイレ
ベルＶＤＤから第２のハイレベルへの立上り速度が速
く、時刻ｔ３にＮＯＲゲート回路１０の出力点Ｎ１の電
位が上昇し始める前に、入力信号ＩＮのハイレベルが最
高電位のＶＨＨに達するような場合には、ゲート絶縁膜
破壊の可能性が大である。そこで、上述の時間遅れに起
因するＭＯＳトランジスタＴＰ２，ＴＮ２の破壊を防止
するために、入力信号ＩＮにおける第１のハイレベルＶ
ＤＤから第２のハイレベルＶＨＨへの上昇速度を、図中
の第２段目に破線の波形で示すように、ゆっくりとさせ
なければならない。つまり、入力信号ＩＮのハイレベル
として第２のハイレベルを入力するときの動作速度を遅
くしなければならない。

【００２７】従って、本発明は、通常の信号処理に用い
られるハイレベルよりさらに電位の高い第２のハイレベ
ルが入力されることのある半導体集積回路であって、入
力回路にＭＯＳトランジスタをゲート絶縁膜の破壊から
保護する手段を設けた半導体集積回路において、第２の
ハイレベルの入力という特定の条件のために通常の信号
処理における動作速度まで悪化させることなく、また、
回路の動作条件に格別の制約を与えることなく、第２の
ハイレベル入力時の動作速度を向上させることを目的と
するものである。

【００２８】

【課題を解決するための手段】本発明の半導体集積回路
は、ロウレベル、第１のハイレベル及び第１のハイレベ
ルより高位の第２のハイレベルのいずれかの状態をとる
入力信号を入力される半導体集積回路であって、前記入
力信号を受ける入力回路と、入力信号が前記第２のハイ
レベルであるか否かを判定し、判定結果が第２のハイレ
ベルのときは第１の状態をとり、第２のハイレベル以外
のときは第２の状態をとる二値信号を出力する高電位検
出手段とを含み、前記入力回路は、ゲート電極に前記入
力信号が与えられドレイン電極を出力点とするＭＯＳ電
界効果トランジスタを有する入力段の論理ゲート回路
と、前記入力段の論理ゲート回路の出力信号と前記高電
位検出手段の出力信号とを入力して、前記高電位検出手
段の出力信号が第１の状態のとき、前記入力段の論理ゲ
ート回路の出力信号によらず一定の状態の信号を出力す
る出力段の論理ゲート回路と、前記入力信号のロウレベ
ルより高い直流電位を有する直流電位点と前記入力段の
論理ゲート回路の出力点との間に接続され、開閉を前記
高電位検出手段の出力信号によって直接制御されるアナ
ログスイッチとを備え、前記高電位検出手段の出力信号
が前記第１の状態のとき、前記入力段の論理ゲート回路
の出力点を、前記高電位検出手段の出力信号により直
接、前記直流電位点の電位に強制する構成であることを
特徴とする。

【００２９】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態に係る半導体集積回路の、入力回路の回路図を示
す図である。図１と図５とを比較すると、本実施の形態
に係る入力回路は、ＮＯＲゲート回路１０の出力点Ｎ１
と電源電圧供給線との間に電流経路をなすようにｐＭＯ
ＳトランジスタＴＰ４を設け、そのゲート電極に高電位
検出回路の出力信号Ｓ１を入力している点と、ＮＯＲゲ
ート回路１０にあって入力信号ＩＮを直接ゲート電極に
受けるｎＭＯＳトランジスタＴＮ２のソース電極（節点
Ｎ３）と接地線との間に、従来、インバータ４０が接続
されていたのに替えて、ｎＭＯＳトランジスタＴＮ４を
接続し、そのゲート電極に高電位検出回路の出力信号Ｓ
１を入力している点が、従来の第３例目の入力回路と異
なっている。

【００３０】本実施の形態に係る入力回路は、以下のよ
うに動作する。図１に示す回路の動作時のタイミングチ
ャートを示す図２を参照して、時刻ｔ０以前には、スタ
ンバイ信号ＳＴＢＹがハイレベルで、回路は初期状態に
あるとする。このとき、入力許可制御用のＮＯＲゲート
回路４の出力点Ｎ２の状態は、高電位検出回路の出力信
号Ｓ１の反転信号ＴＨＶによって決ることになるが、本
実施の形態においても、入力信号ＩＮはロウレベルＧＮ
Ｄと第１のハイレベルＶＤＤ以外は入力禁止であるもの
とする。そうすると、図５に示す従来の第３例目の入力
回路におけると同様に、ＮＯＲゲート回路１０の出力点
Ｎ１の電位は接地電位ＧＮＤになって、出力段のＮＡＮ
Ｄゲート回路５０は常に電源電位ＶＤＤのハイレベルの
出力信号ＯＵＴを出力する。

【００３１】次に、時刻ｔ０にスタンバイ信号ＳＴＢＹ
が”Ｈ”から”Ｌ”に変化すると、前述した第３例目の
入力回路におけると同様に、ＮＯＲゲート回路１０の出
力点Ｎ１は電源電圧供給線から２つのｐＭＯＳトランジ
スタＴＰ１，ＴＰ２を通して電荷を供給されて、接地電
位ＧＮＤからハイレベルＶＤＤに変化する。その結果、
出力段のＮＡＮＤゲート回路５０は２つの入力信号が共
に”Ｈ”になるので、接地電位の”Ｌ”の出力信号ＯＵ
Ｔを出力する。

【００３２】次いで、時刻ｔ１に、入力信号ＩＮがロウ
レベルＧＮＤから第１のハイレベルＶＤＤに変化する
と、ＮＯＲゲート回路１０ではｐＭＯＳトランジスタＴ
Ｐ２がオフ状態に切り替り、ｎＭＯＳトランジスタＴＮ
２はオン状態に変化する。このとき、ｎＭＯＳトランジ
スタＴＮ２のソース電極（節点Ｎ３）と接地線との間に
挿入されているｎＭＯＳトランジスタＴＮ４は、ゲート
電極に高電位検出回路８の”Ｈ”の出力信号Ｓ１を与え
られているので、オン状態になっている。その結果、Ｎ
ＯＲゲート回路１０の出力点Ｎ１は、２つのｎＭＯＳト
ランジスタＴＮ２，ＴＮ４を通して接地線へ電荷を引き
抜かれて、接地電位ＧＮＤに変化する。これにより、出
力段のＮＡＮＤゲート回路５０では、一方の入力である
高電位検出回路の出力信号Ｓ１は”Ｈ”であったのに対
し、もう一方の入力であるＮＯＲゲート回路１０の出力
信号が”Ｌ”に変化するので、出力信号ＯＵＴは”Ｌ”
から”Ｈ”に遷移する。

【００３３】更にその後、時刻ｔ２に入力信号ＩＮが第
１のハイレベルＶＤＤから第２のハイレベルＶＨＨに上
昇し始め、時刻ｔ３に高電位検出回路８の検出レベルを
越えると、高電位検出回路８の出力信号Ｓ１が”Ｈ”か
ら”Ｌ”に変化する。その結果、出力段のＮＡＮＤゲー
ト回路５０は、従来の第３例目の入力回路におけると同
様に、ＮＯＲゲート回路１０の出力信号の如何に関ら
ず、電圧ＶＤＤの”Ｈ”の出力信号ＯＵＴを出力する。

【００３４】これまでの動作の結果、図７に示す真理値
表が得られ、本実施の形態に係る入力回路は、スタンバ
イ信号ＳＴＢＹがロウレベルのとき活性化されて、入力
信号ＩＮが”Ｌ”のときは出力信号ＯＵＴも”Ｌ”とな
り、入力信号ＩＮが第１のハイレベルＶＤＤのときと第
２のハイレベルＶＨＨのときは出力信号ＯＵＴもハイレ
ベルＶＤＤとなって、非反転ゲートとして動作すること
が分かる。

【００３５】ここで、時刻ｔ２に入力信号ＩＮが第１の
ハイレベルＶＤＤから第２のハイレベルＶＨＨに上昇す
るときの、ＮＯＲゲート回路１０の出力点Ｎ１の電位の
変化を考察する。上述したように、時刻ｔ２の時点で
は、節点Ｎ１の電位は接地電位ＧＮＤになっている。と
ころが、時刻ｔ３に至ると、高電位検出回路の出力信号
Ｓ１がそれまでの”Ｈ”から”Ｌ”に切り替るので、ｎ
ＭＯＳトランジスタＴＮ４がオン状態からオフ状態に変
化し、これにより、節点Ｎ３（ｎＭＯＳトランジスタＴ
Ｎ２のソース電極）が接地電位から切り離される。同時
に、電源電圧供給線と節点Ｎ１との間に新たに設けたｐ
ＭＯＳトランジスタＴＰ４がオン状態になって、時刻ｔ
４０までの間にＮＯＲゲート回路１０の出力点Ｎ１を急
速に電源電圧ＶＤＤにプルアップし、更に、節点Ｎ３
（ｎＭＯＳトランジスタＴＮ２のソース電極）を電圧Ｖ
ＤＤにプルアップする。その結果、ＮＯＲゲート回路１
０中のｐＭＯＳトランジスタＴＰ２及びｎＭＯＳトラン
ジスタＴＮ２におけるゲート・ドレイン間の電圧差は小
さくなり、トランジスタＴＰ２，ＴＮ２は、第２のハイ
レベルＶＨＨ入力時の高電圧から保護される。

【００３６】上述の回路動作から明らかなように、本実
施の形態に係る入力回路は、前述の第３例目の出力回路
と同様に、出力段をＮＡＮＤゲート回路５０で構成し、
これに高電位検出回路の出力信号Ｓ１を流用して入力す
ることで、第２のハイレベルＶＨＨが入力されたときの
出力信号ＯＵＴの論理がＮＯＲゲート回路１０での論理
動作に関りなく”Ｈ”になるようにした上で、ＮＯＲゲ
ート回路１０の出力点Ｎ１を電源電圧ＶＤＤにプルアッ
プし、入力段のＭＯＳトランジスタＴＰ２、ＴＮ２のゲ
ート・ドレイン間電圧を圧縮していることになる。

【００３７】その場合、本実施の形態に係る入力回路に
おいては、ＮＯＲゲート回路１０の出力点Ｎ１のプルア
ップは、高電位検出回路の出力信号Ｓ１を直接ゲート電
極に受けるｐＭＯＳトランジスタＴＰ４によって行われ
ることになる。一方、図５に示す第３例目の入力回路で
は、高電位検出回路の出力信号Ｓ１でインバータ４０を
反転させ、更にｎＭＯＳトランジスタＴＮ２を通してプ
ルアップして行くことになる。つまり、単純化して言え
ば、高電位検出回路の出力信号Ｓ１に対して、本実施の
形態の場合は１段（ｐＭＯＳトランジスタＴＰ４）でプ
ルアップするのに対し、第３例目の従来の入力回路では
２段（インバータ４０とｎＭＯＳトランジスタＴＮ２）
でプルアップしていることになるので、ＮＯＲゲート回
路１０の出力点Ｎ１の電位は、段数の少ない分、本実施
の形態に係る入力回路のほうが速く電源電圧ＶＤＤにプ
ルアップされることになる。すなわち、入力信号ＩＮを
第１のハイレベルＶＤＤから第２のハイレベルＶＨＨへ
上昇させるときの速度を、従来より早めることができ
る。

【００３８】尚、これまでは、入力の第１段目に２入力
のＮＯＲゲート回路１０を用い、スタンバイ信号ＳＴＢ
Ｙで活性、非活性を制御できるようにした入力回路につ
いて説明したが、これに限らず、ｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとを電源電圧供給線と接地線と
の間に直列接続し、ゲートを共通に接続した単純なＣＭ
ＯＳ構成のインバータであっても、実施の形態における
と同様の作用効果が得られることは、明らかであろう。
また、ＣＭＯＳ構成ではなく、負荷にデプレッション型
ＭＯＳトランジスタを用い駆動素子にエンハンスメント
型のＭＯＳトランジスタを用いた、いわゆるＥ／Ｄ構成
のインバータであってもよいし、更には負荷を抵抗で構
成したものであっても構わない。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
通常の信号処理に用いられるハイレベルよりさらに電位
の高い第２のハイレベルが入力されることのある半導体
集積回路であって、入力回路にＭＯＳトランジスタに対
する入力保護手段を設けた半導体集積回路において、第
２のハイレベルの入力という特定の条件のために通常の
信号処理における動作速度まで悪化させることなく、ま
た、回路の動作条件に格別の制約を与えることなく、第
２のハイレベル入力時の動作速度を向上させることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体集積回路
の、入力回路の回路図を示す図である。

【図２】図１に示す入力回路の動作時のタイミングチャ
ートを示す図である。

【図３】従来の半導体集積回路における入力保護手段付
きの入力回路の一例の回路図を示す図である。

【図４】従来の半導体集積回路における入力保護手段付
きの入力回路の第２例目の回路図を示す図である。

【図５】従来の半導体集積回路における入力保護手段付
きの入力回路の第３例目の回路図を示す図である。

【図６】図５に示す入力回路の動作時のタイミングチャ
ートを示す図である。

【図７】図５に示す入力回路の真理値表を示す図であ
る。

【符号の説明】

１ 入力端子 ４ ＮＯＲゲート回路 ６ インバータ ８ 高電位検出回路 １０ ＮＯＲゲート回路 ２０ インバータ ２１ ＮＡＮＤゲート回路 ３０ 入力バッファ ５０ ＮＡＮＤゲート回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ロウレベル、第１のハイレベル及び第１
   のハイレベルより高位の第２のハイレベルのいずれかの
   状態をとる入力信号を入力される半導体集積回路であっ
   て、前記入力信号を受ける入力回路と、入力信号が前記
   第２のハイレベルであるか否かを判定し、判定結果が第
   ２のハイレベルのときは第１の状態をとり、第２のハイ
   レベル以外のときは第２の状態をとる二値信号を出力す
   る高電位検出手段とを含み、 前記入力回路は、ゲート電極に前記入力信号が与えられ
   ドレイン電極を出力点とするＭＯＳ電界効果トランジス
   タを有する入力段の論理ゲート回路と、 前記入力段の論理ゲート回路の出力信号と前記高電位検
   出手段の出力信号とを入力して、前記高電位検出手段の
   出力信号が第１の状態のとき、前記入力段の論理ゲート
   回路の出力信号によらず一定の状態の信号を出力する出
   力段の論理ゲート回路と、 前記入力信号のロウレベルより高い直流電位を有する直
   流電位点と前記入力段の論理ゲート回路の出力点との間
   に接続され、開閉を前記高電位検出手段の出力信号によ
   って直接制御されるアナログスイッチとを備え、 前記高電位検出手段の出力信号が前記第１の状態のと
   き、前記入力段の論理ゲート回路の出力点を、前記高電
   位検出手段の出力信号により直接、前記直流電位点の電
   位に強制する構成であることを特徴とする半導体集積回
   路。
2. 【請求項２】 前記入力段の論理ゲート回路が、互いの
   ドレイン電極が出力点を介して接続され各々のゲート電
   極に前記入力信号が与えられるｐチャネル型ＭＯＳ電界
   効果トランジスタとｎチャネル型電界効果トランジスタ
   とを有するＣＭＯＳトランジスタ構成のものであること
   を特徴とする、請求項１に記載の半導体集積回路。
3. 【請求項３】 前記直流電位点の電位が前記入力信号の
   第１のハイレベルと同一の電位であることを特徴とす
   る、請求項１又は請求項２に記載の半導体集積回路。
4. 【請求項４】 前記アナログスイッチがｐチャネル型Ｍ
   ＯＳ電界効果トランジスタであることを特徴とする、請
   求項１乃至３のいずれかに記載の半導体集積回路。
5. 【請求項５】 前記入力信号の第１のハイレベルが半導
   体集積回路の高位電源電圧に等しい電位であることを特
   徴とする、請求項１乃至４のいずれかに記載の半導体集
   積回路。
6. 【請求項６】 外部からの入力信号を受ける入力回路
   と、 前記入力信号のハイレベルが第１のハイレベルであるか
   又は前記第１のハイレベルより高い電位の第２のハイレ
   ベルであるか否かを判定し、判定結果が第２のハイレベ
   ルであるときはロウレベルとなり、第２のハイレベル以
   外のときはハイレベルとなる二値信号を出力する高電位
   検出手段とを含み、 前記入力回路は、互いのドレイン電極が出力点を介して
   接続され各々のゲート電極に前記入力信号が与えられる
   ｐチャネル型ＭＯＳ電界効果トランジスタ及びｎチャネ
   ル型電界効果トランジスタと、前記ｎチャネル型ＭＯＳ
   電界効果トランジスタのソース電極と基準電位点との間
   に電流経路をなすように接続された第２のｎチャネル型
   ＭＯＳ電界効果トランジスタとを有するＣＭＯＳトラン
   ジスタ構成の入力段の論理ゲート回路と、 前記入力段の論理ゲート回路の出力信号と前記高電位検
   出手段の出力信号とを 入力とする２入力のＮＡＮＤゲート回路と、 高位電源電圧供給点と前記入力段の論理ゲート回路の出
   力点との間に電流経路をなすように接続された第２のｐ
   チャネル型ＭＯＳ電界効果トランジスタとを備え、 前記高電位検出手段の出力信号を前記第２のｎチャネル
   型ＭＯＳ電界効果トランジスタ及び前記第２のｐチャネ
   ル型ＭＯＳ電界効果トランジスタのゲート電極に入力す
   る構成であることを特徴とする半導体集積回路。