JPS61191114A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS61191114A JPS61191114A JP60030742A JP3074285A JPS61191114A JP S61191114 A JPS61191114 A JP S61191114A JP 60030742 A JP60030742 A JP 60030742A JP 3074285 A JP3074285 A JP 3074285A JP S61191114 A JPS61191114 A JP S61191114A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse generating
- delay
- pulse
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、入力信号の立上シ又は立下シを検出して一定
時間幅のパルスを発生するパルス発生回路に関するもの
である。
時間幅のパルスを発生するパルス発生回路に関するもの
である。
（従来技術）
従来、半導体メモリ等の半導体集積回路に於ては、入力
信号の立上シ又は立下シを検出して一定時間幅のパルス
を発生するパルス発生回路が使われることが多い。まず
、従来の代表的なパルス発生回路について以下に説明す
る。
信号の立上シ又は立下シを検出して一定時間幅のパルス
を発生するパルス発生回路が使われることが多い。まず
、従来の代表的なパルス発生回路について以下に説明す
る。
佛９図乃至第１２図に、従来のパルス発生回路の一例を
示す。、ここで、第９図はその論理回路図、第１０図は
入力信号ＩＮの立上シに対するタイミング図、第１１図
は入力信号ＩＮの立下シに対するタイ、ミンク図、第１
２図は０ＭＯ８で構成した場合の回路図をすれそれ示す
。
示す。、ここで、第９図はその論理回路図、第１０図は
入力信号ＩＮの立上シに対するタイミング図、第１１図
は入力信号ＩＮの立下シに対するタイ、ミンク図、第１
２図は０ＭＯ８で構成した場合の回路図をすれそれ示す
。
第９図に示す様に、従来のものは１個のインバータ１０
１．２個の遅延回路１０２．３個のＮＯＲ回路１０３か
ら構成され、第１０図、第１１図に示した出力信号ＯＵ
Ｔのパルス幅Ｔは遅延回路１０２の遅延時間にほぼ等し
い。即ち、パルス幅Ｔは遅延回路１０２の遅延時間の調
整によシ、所望の値に設定され得る。又、第１２図に示
す様に、ＣＭＯ８で構成′した場合は、２２個のトラン
ジスタと２個の容量素子・即ち計、２４個０回路素子が
必要とな ２、る。
１．２個の遅延回路１０２．３個のＮＯＲ回路１０３か
ら構成され、第１０図、第１１図に示した出力信号ＯＵ
Ｔのパルス幅Ｔは遅延回路１０２の遅延時間にほぼ等し
い。即ち、パルス幅Ｔは遅延回路１０２の遅延時間の調
整によシ、所望の値に設定され得る。又、第１２図に示
す様に、ＣＭＯ８で構成′した場合は、２２個のトラン
ジスタと２個の容量素子・即ち計、２４個０回路素子が
必要とな ２、る。
（解決すべき問題点）
ところで、近年、半導体メモリに於て、アドレス入力信
号の遷移（立上シ又は立下シ）を検出して、内部回路制
御信号を発生し、消費電力の低減を計った半導体メモリ
が商品化されているが、この様な半導体メモリは、前述
のパルス発生回路をアドレス入力の本数分だけ必要とす
る。例えば、６４キロワード×１ビツトの半導体メモリ
では、１アドレスが１６ビツトであるから、−パルス発
生回路は１６個必要である。従って、パルス発生回路全
体の回路素子数は２４Ｘ１６＝３８４個となシ、半導体
メモリチップ上においてはこの占有面積が非常に大きく
、大容量メモリの実現を困難にしている。
号の遷移（立上シ又は立下シ）を検出して、内部回路制
御信号を発生し、消費電力の低減を計った半導体メモリ
が商品化されているが、この様な半導体メモリは、前述
のパルス発生回路をアドレス入力の本数分だけ必要とす
る。例えば、６４キロワード×１ビツトの半導体メモリ
では、１アドレスが１６ビツトであるから、−パルス発
生回路は１６個必要である。従って、パルス発生回路全
体の回路素子数は２４Ｘ１６＝３８４個となシ、半導体
メモリチップ上においてはこの占有面積が非常に大きく
、大容量メモリの実現を困難にしている。
半導体メモリに限らず、パルス発生回路を多数個使用し
ている半導体集積回路についても同様の事が言える。
ている半導体集積回路についても同様の事が言える。
さらに、第１２図に示す様に、出力信号ＯＵＴのパルス
幅Ｔの調帯用容量４０１が２個も必要でアシ、シかも入
力信号ＩＮの立上り、立下シのそれぞれに対して、同一
の出力パルス幅Ｔを得る為には、２個の調整用容量４０
１の値を同一の値に設定しなければならない。このため
、パルス幅の調整が非常に困難であった。
幅Ｔの調帯用容量４０１が２個も必要でアシ、シかも入
力信号ＩＮの立上り、立下シのそれぞれに対して、同一
の出力パルス幅Ｔを得る為には、２個の調整用容量４０
１の値を同一の値に設定しなければならない。このため
、パルス幅の調整が非常に困難であった。
（問題点を解決するための手段）
本発明によるパルス発生回路は、入力信号を遅延する遅
延回路と、該遅延回路の出力と前記入力信号とを夫々入
力とするＮＯＲ回路（又はＮＡＮＤＡＮＤ回路ＡＮＤ回
路（又はＯＦＬ回路）と、とのＮＯＲ回路（又はＮＡＮ
ＤＡＮＤ回路ＡＮＤ回路（又はＯＲ回路）のそれぞれの
出力を入力とする他のＮＯＲ回路（又はＮＡＮＤＡＮＤ
回路含み、この他のＮＯＲ回路（又はＮＡＮＤＡＮＤ回
路力を出力信号とするものである。
延回路と、該遅延回路の出力と前記入力信号とを夫々入
力とするＮＯＲ回路（又はＮＡＮＤＡＮＤ回路ＡＮＤ回
路（又はＯＦＬ回路）と、とのＮＯＲ回路（又はＮＡＮ
ＤＡＮＤ回路ＡＮＤ回路（又はＯＲ回路）のそれぞれの
出力を入力とする他のＮＯＲ回路（又はＮＡＮＤＡＮＤ
回路含み、この他のＮＯＲ回路（又はＮＡＮＤＡＮＤ回
路力を出力信号とするものである。
の調整箇所が一つだけでよいという優れた効果が得られ
る。このため、従来に比べて、大容量のメモリの実現を
可能とし、かつその設計も容易である。
る。このため、従来に比べて、大容量のメモリの実現を
可能とし、かつその設計も容易である。
（実施例）
本発明の第一の実施例を、第１図乃至第４図に示す。こ
こで、第１図はその論理回路図、第２図は入力信号ＩＮ
の立上）に対するタイミング図、第３図は入力信号ＩＮ
の立下シに対するタイミング図゛、第′４図は０ＭＯ８
で構成した場合の回路図をそれぞれ示す。
こで、第１図はその論理回路図、第２図は入力信号ＩＮ
の立上）に対するタイミング図、第３図は入力信号ＩＮ
の立下シに対するタイミング図゛、第′４図は０ＭＯ８
で構成した場合の回路図をそれぞれ示す。
本実施例は第１図に示すｍｖｃ、 １個の遅延回路５６
１．２個のＮＯ’Ｒ’回路５０２，１個のＡＮＤ回路５
０３から構成され、第２図、第３図゛に示した出力信号
ＯＵＴのパルス幅Ｔは遅延回路５０１の遅延時間にほぼ
等しい。即ち、パ゛ルス幅Ｔは１個の遅延回路５０１を
調整子るだけで所望の値に設定できる。
１．２個のＮＯ’Ｒ’回路５０２，１個のＡＮＤ回路５
０３から構成され、第２図、第３図゛に示した出力信号
ＯＵＴのパルス幅Ｔは遅延回路５０１の遅延時間にほぼ
等しい。即ち、パ゛ルス幅Ｔは１個の遅延回路５０１を
調整子るだけで所望の値に設定できる。
文、゛第４図に示す様に、０ＭＯ８で構成した場谷にも
： １８個′のトランジスタ゛と１個の容量素子、即ち
計１９個の回路電子で構成できる。従って、従来に比べ
て、素子数としては２４−１９＝５個減少している。よ
って、６４キロワード×１ビツトの半導体メモリを例に
とると、パルス発生ｉ路全体の回路素子数は、従来例に
於ける２４Ｘ１６＝３８４個から、１９Ｘ１６＝３０４
個に、即ち、３８４−３０４＝８０個減少している。こ
れか□ら明らかなように本実施例によれば、半導体集積
回路上のパルス発生回路の占有面積を非常に減少でき、
その分メモリ容量を増大することができる。
又、本実施例は第４図に示す様に、出力信号ＯＵＴ
のパルス幅Ｔの調整容量８０１が１個で済むので、前述
の従来例に於て′、２個の調整用容量が必要であったの
に比べて、設計も容易である。さらに、入力信号ＩＮの
立上りを立下シのそれぞれに対し、共通の遅延回路８０
１の遅延時間で、出力パルス幅Ｔが決定できるので、立
上シと立下シのそれぞれに対する出力パルス幅Ｔはほと
んど同一となシ、優れた特性を得ることができる。
： １８個′のトランジスタ゛と１個の容量素子、即ち
計１９個の回路電子で構成できる。従って、従来に比べ
て、素子数としては２４−１９＝５個減少している。よ
って、６４キロワード×１ビツトの半導体メモリを例に
とると、パルス発生ｉ路全体の回路素子数は、従来例に
於ける２４Ｘ１６＝３８４個から、１９Ｘ１６＝３０４
個に、即ち、３８４−３０４＝８０個減少している。こ
れか□ら明らかなように本実施例によれば、半導体集積
回路上のパルス発生回路の占有面積を非常に減少でき、
その分メモリ容量を増大することができる。
又、本実施例は第４図に示す様に、出力信号ＯＵＴ
のパルス幅Ｔの調整容量８０１が１個で済むので、前述
の従来例に於て′、２個の調整用容量が必要であったの
に比べて、設計も容易である。さらに、入力信号ＩＮの
立上りを立下シのそれぞれに対し、共通の遅延回路８０
１の遅延時間で、出力パルス幅Ｔが決定できるので、立
上シと立下シのそれぞれに対する出力パルス幅Ｔはほと
んど同一となシ、優れた特性を得ることができる。
゛本発明の第二の実施例を、第５図乃至第８図に゛示す
。ここで、第５図は論理回路図、第６図は入６一 力信号ＩＮの立上シに対するタイミング図、第７図は入
力信号ＩＮの立下シに対するタイミング図、第８図は０
ＭＯ８で構成した場合の回路図をそれぞれ示す。
。ここで、第５図は論理回路図、第６図は入６一 力信号ＩＮの立上シに対するタイミング図、第７図は入
力信号ＩＮの立下シに対するタイミング図、第８図は０
ＭＯ８で構成した場合の回路図をそれぞれ示す。
この実施例は、前述の第一の実施例の論理を反転した実
施例であシ、出力信号ＯＵＴの論理レベルが反転する事
を除いて、動梅及び効果に於て、前述の第一の実施例と
全く同様である。
施例であシ、出力信号ＯＵＴの論理レベルが反転する事
を除いて、動梅及び効果に於て、前述の第一の実施例と
全く同様である。
従って、出力信号ＯＵＴにハイレベルのパルスを出力し
たい場合は、第一の実施例を、又、ロウレベルのパルス
を出力−したい場合は、第二の実施例を使用すれば良い
。
たい場合は、第一の実施例を、又、ロウレベルのパルス
を出力−したい場合は、第二の実施例を使用すれば良い
。
（発明の効果）
以上述べた様に、本発明によれば、従来に比べて、半導
体集積回路上の占有面積が小さく、かつ容量の調整箇所
が少ないパルス発生回路がえられる。尚、前記各実施例
は、本発明による０ＭＯ８構成のパルス発生回路の例で
あるが、ＮＭＯ８構成。
体集積回路上の占有面積が小さく、かつ容量の調整箇所
が少ないパルス発生回路がえられる。尚、前記各実施例
は、本発明による０ＭＯ８構成のパルス発生回路の例で
あるが、ＮＭＯ８構成。
ＮＭＯ８−Ｃ￥Ｏ８混成の場合等のパルス発生回路も同
様に本発明によって構成できる。その他、本発□ 明の主旨を満たす種々の応用例が可能であることは言う
までもない。
様に本発明によって構成できる。その他、本発□ 明の主旨を満たす種々の応用例が可能であることは言う
までもない。
第１図は本発明の第一の実施例のパルス発生回路を示す
論理回路図、第２図及び第３図は第一の実施例の動作を
示すタイミング図、第４図はｉ −の実施例を０ＭＯ８
で構成した回路図、第５図は本発明の第二の実施例のパ
ルス発生回路の論理回路図、第６図及び第７図は第二の
実施例の動作を示すタイミング図、第８図は０ＭＯ８で
構成した回路図、第９図は従来例のパルス発生回路を示
す論理回路図、第１０図及び第１１図は従来例の動作を
示すタイミング図、第１゛２図は礒９歯のものを０ＭＯ
８で構成した回路図である。 １０１・・・・・・インバータ、１０２・・・・・・遅
延回路、１０３・・・・・・ＮＯＲ回路、４０１・・・
・・・容量、５０１・・・・・・遅延回路、５０？・・
・・・・ＮＯＲ回路、５０３・・・・・・ＡＮＤ回路、
８０１・・・・・・容量、９０１・・・・・・遅延回路
、９０２・−・・・・ＮＡＮＤＡＮＤ回路３・・・・・
・ＯＲ回路、１２０１・・・・・・容量 第４図 為５図 心６図 θＵ１ Ｔ 嘉７図 第／／７図 ４θｌ 第１？図 バ 方Ｔ７ 爲ｌｌ丙
論理回路図、第２図及び第３図は第一の実施例の動作を
示すタイミング図、第４図はｉ −の実施例を０ＭＯ８
で構成した回路図、第５図は本発明の第二の実施例のパ
ルス発生回路の論理回路図、第６図及び第７図は第二の
実施例の動作を示すタイミング図、第８図は０ＭＯ８で
構成した回路図、第９図は従来例のパルス発生回路を示
す論理回路図、第１０図及び第１１図は従来例の動作を
示すタイミング図、第１゛２図は礒９歯のものを０ＭＯ
８で構成した回路図である。 １０１・・・・・・インバータ、１０２・・・・・・遅
延回路、１０３・・・・・・ＮＯＲ回路、４０１・・・
・・・容量、５０１・・・・・・遅延回路、５０？・・
・・・・ＮＯＲ回路、５０３・・・・・・ＡＮＤ回路、
８０１・・・・・・容量、９０１・・・・・・遅延回路
、９０２・−・・・・ＮＡＮＤＡＮＤ回路３・・・・・
・ＯＲ回路、１２０１・・・・・・容量 第４図 為５図 心６図 θＵ１ Ｔ 嘉７図 第／／７図 ４θｌ 第１？図 バ 方Ｔ７ 爲ｌｌ丙
Claims (1)
- 入力信号を遅延する遅延回路と、該遅延回路の出力と前
記入力信号とを夫々入力とするＮＯＲ回路（又はＮＡＮ
Ｄ回路）及びＡＮＤ回路（又はＯＲ回路）と、該ＮＯＲ
回路（又はＮＡＮＤ回路）及び該ＡＮＤ回路（又はＯＲ
回路）のそれぞれの出力を入力とする他のＮＯＲ回路（
又はＮＡＮＤ回路）とを含み、該他のＮＯＲ回路（又は
ＮＡＮＤ回路）から出力信号をとり出すようにしたこと
を特徴とするパルス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030742A JPS61191114A (ja) | 1985-02-19 | 1985-02-19 | パルス発生回路 |
| US06/830,799 US4757214A (en) | 1985-02-19 | 1986-02-19 | Pulse generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030742A JPS61191114A (ja) | 1985-02-19 | 1985-02-19 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61191114A true JPS61191114A (ja) | 1986-08-25 |
Family
ID=12312129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030742A Pending JPS61191114A (ja) | 1985-02-19 | 1985-02-19 | パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4757214A (ja) |
| JP (1) | JPS61191114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210914A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | パルス発生回路 |
| KR100471144B1 (ko) * | 1998-03-19 | 2005-06-17 | 삼성전자주식회사 | 펄스 발생 회로 |
Families Citing this family (26)
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| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| JPH063679B2 (ja) * | 1987-10-30 | 1994-01-12 | 株式会社東芝 | 半導体装置の制御回路 |
| JPH01288008A (ja) * | 1988-05-13 | 1989-11-20 | Sharp Corp | パルス発生回路 |
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| JP2946663B2 (ja) * | 1990-07-10 | 1999-09-06 | 住友電気工業株式会社 | 発光素子駆動用半導体装置 |
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| WO2001048972A1 (en) * | 1999-12-28 | 2001-07-05 | Mellanox Technologies Ltd. | Adaptive sampling |
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Family Cites Families (2)
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-
1985
- 1985-02-19 JP JP60030742A patent/JPS61191114A/ja active Pending
-
1986
- 1986-02-19 US US06/830,799 patent/US4757214A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4757214A (en) | 1988-07-12 |
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