JPH01288008A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH01288008A JPH01288008A JP63117944A JP11794488A JPH01288008A JP H01288008 A JPH01288008 A JP H01288008A JP 63117944 A JP63117944 A JP 63117944A JP 11794488 A JP11794488 A JP 11794488A JP H01288008 A JPH01288008 A JP H01288008A
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- circuit
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- inverter
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Links
- 230000001934 delay Effects 0.000 claims description 5
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 229920000057 Mannan Polymers 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00293—Output pulse is a delayed pulse issued after a rising or a falling edge, the length of the output pulse not being in relation with the length of the input triggering pulse
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は集積回路におけるパルス発生回路に関する。
（ロ）従来の技術
従来パルス発生回路は、第３図に示すように、たとえば
インバー′夕１０を３個直列に接続してなる遅延回路１
１と、２人力ＮＡＮＤ回路１２にて構成される比較回路
とからなり、遅延回路Ｉｆの出力端子１１ａを２人力Ｎ
ＡＮＤ回路１２の一方の入力端子１２ａに接続し、遅延
回路１１の入力端子１１ｂと２人力ＮＡＮＤ回路１２の
他方の入力端子１２ｂとを接続して信号入力端子１３と
し、その２人力ＮＡＮＤ回路１２の出力端子１２ｃを信
号出力端子１４とする構成である。
インバー′夕１０を３個直列に接続してなる遅延回路１
１と、２人力ＮＡＮＤ回路１２にて構成される比較回路
とからなり、遅延回路Ｉｆの出力端子１１ａを２人力Ｎ
ＡＮＤ回路１２の一方の入力端子１２ａに接続し、遅延
回路１１の入力端子１１ｂと２人力ＮＡＮＤ回路１２の
他方の入力端子１２ｂとを接続して信号入力端子１３と
し、その２人力ＮＡＮＤ回路１２の出力端子１２ｃを信
号出力端子１４とする構成である。
以上の構成において、第４図に示すように、入力信号と
してパルス幅が充分に長いパルス信号Ｐ１が入力される
と、信号出力端子１４にはパルス信号ＰＩの立ち上がり
エツジより立ち上がって一定のパルス幅を有するパルス
信号Ｐ２が出力される。この時の出力のパルス信号Ｐ２
のパルス幅は、遅延回路１１の遅延時間ｔ、に等しいも
のである。
してパルス幅が充分に長いパルス信号Ｐ１が入力される
と、信号出力端子１４にはパルス信号ＰＩの立ち上がり
エツジより立ち上がって一定のパルス幅を有するパルス
信号Ｐ２が出力される。この時の出力のパルス信号Ｐ２
のパルス幅は、遅延回路１１の遅延時間ｔ、に等しいも
のである。
したがって長いパルス幅の出力信号が必要な場合は、そ
の必要に応じて合計の個数が奇数となるようにインバー
タを直列接続して遅延回路が構成される。なお第４図に
おいて、Ｐ３は２人力ＮＡＮＤ回路１２の一方の入力端
子１２ａに入力される信号である。
の必要に応じて合計の個数が奇数となるようにインバー
タを直列接続して遅延回路が構成される。なお第４図に
おいて、Ｐ３は２人力ＮＡＮＤ回路１２の一方の入力端
子１２ａに入力される信号である。
（ハ）発明が解決しようとする課題
しかしながら、上記のパルス発生回路にあっては、第４
図に点線で示すように、入力信号のパルス幅が遅延回路
１１の遅延時間よりも短い場合、出力信号のパルス幅は
入力信号のパルス幅と同等かそれよりも狭くなり、さら
には遅延回路１１の特性によっては全く出力信号が得ら
れないといった間圧があった。
図に点線で示すように、入力信号のパルス幅が遅延回路
１１の遅延時間よりも短い場合、出力信号のパルス幅は
入力信号のパルス幅と同等かそれよりも狭くなり、さら
には遅延回路１１の特性によっては全く出力信号が得ら
れないといった間圧があった。
この発明は上記の事情を考慮してなされたもので、入力
信号のパルス幅が狭い場合であっても確実に一定のパル
ス幅を有する出力信号を得ることができるパルス発生回
路を提供しようとするものである。
信号のパルス幅が狭い場合であっても確実に一定のパル
ス幅を有する出力信号を得ることができるパルス発生回
路を提供しようとするものである。
（ニ）課題を解決するための手段
かくしてこの発明によれば、入力信号を遅延させる遅延
回路とその遅延回路の出力信号と入力信号とを比較する
比較回路とで構成され、所定のパルス幅を有する出力信
号を発生させるパルス発生回路において、遅延回路が入
力信号を反転させ、かつ反転した人力信号の立ち下がり
エツジの立ち下がり時間を遅らせる１個のインバータに
て形成されたことを特徴とするパルス発生回路が提供さ
れる。
回路とその遅延回路の出力信号と入力信号とを比較する
比較回路とで構成され、所定のパルス幅を有する出力信
号を発生させるパルス発生回路において、遅延回路が入
力信号を反転させ、かつ反転した人力信号の立ち下がり
エツジの立ち下がり時間を遅らせる１個のインバータに
て形成されたことを特徴とするパルス発生回路が提供さ
れる。
（ホ）作用
遅延回路を形成するインバータは、人力信号を反転し、
かつ反転した入力信号の立ち下がりエツジの立ち下がり
時間を遅らせる。これによってインバータの出力信号が
比較回路の論理入力反転レレベルまで変化する時間にて
、出力信号のパルス幅が設定される。
かつ反転した入力信号の立ち下がりエツジの立ち下がり
時間を遅らせる。これによってインバータの出力信号が
比較回路の論理入力反転レレベルまで変化する時間にて
、出力信号のパルス幅が設定される。
（へ）実施例
以下この発明の実施例を図面にて詳述するが、この発明
は以下の実施例に限定されるものではない。
は以下の実施例に限定されるものではない。
第１図において、■は２人力ＨＡＮＤ回路で、一方の入
力端子１ａに入力される入力信号と１個のインバータ２
の出力信号とを比較する比較回路を構成している。２人
力ＮＡＮＤ回路１としては、従来当該分野で公知のＴＴ
ＬやＣＭＯＳなどのゲートｒｃを使用すればよい。イン
ノく一夕２はＰチャンネルＭＯＳ）ランジスタ３とＮチ
ャンネルＭＯＳ）ランジスタ４とで形成されている。す
なわち、ＰチャンネルＭＯＳ）ランジスタ３のゲート３
ａとＮチャンネルＭＯＳトランジスタ４のゲート４ａと
はそれぞれ２人力ＮＡＮＤ回路！の一方の入力端子１ａ
に接続され、それぞれのＭＯＳトランジスタ３，４のソ
ース３ｂ、４ｂは２人力ＮＡＮＤ回路１の他方の入力端
子１ｂに接続されている。ＰチャンネルＭＯＳ）ランジ
スタ３のドレイン３ｃは図示しない電源に、またＮチャ
ンネルＭＯＳ）ランジスタ４のドレイン４Ｃはグラウン
ド７にそれぞれ接続されている。そして２人力ＮＡＮＤ
回路１の一方の入力端子１ａが信号入力端子５に接続さ
れ、２人力ＮＡＮＤ回路ｌの出力端子１ｃが信号出力端
子６に接続される。
力端子１ａに入力される入力信号と１個のインバータ２
の出力信号とを比較する比較回路を構成している。２人
力ＮＡＮＤ回路１としては、従来当該分野で公知のＴＴ
ＬやＣＭＯＳなどのゲートｒｃを使用すればよい。イン
ノく一夕２はＰチャンネルＭＯＳ）ランジスタ３とＮチ
ャンネルＭＯＳ）ランジスタ４とで形成されている。す
なわち、ＰチャンネルＭＯＳ）ランジスタ３のゲート３
ａとＮチャンネルＭＯＳトランジスタ４のゲート４ａと
はそれぞれ２人力ＮＡＮＤ回路！の一方の入力端子１ａ
に接続され、それぞれのＭＯＳトランジスタ３，４のソ
ース３ｂ、４ｂは２人力ＮＡＮＤ回路１の他方の入力端
子１ｂに接続されている。ＰチャンネルＭＯＳ）ランジ
スタ３のドレイン３ｃは図示しない電源に、またＮチャ
ンネルＭＯＳ）ランジスタ４のドレイン４Ｃはグラウン
ド７にそれぞれ接続されている。そして２人力ＮＡＮＤ
回路１の一方の入力端子１ａが信号入力端子５に接続さ
れ、２人力ＮＡＮＤ回路ｌの出力端子１ｃが信号出力端
子６に接続される。
インバータ２を形成するＮチャンネルＭＯＳトランジス
タ４は、そのトランジスタゲインβ〜がＰチャンネルＭ
ＯＳ）ランジスタ３のトランジス、タゲインβＰに比較
して小さいものを使用する。
タ４は、そのトランジスタゲインβ〜がＰチャンネルＭ
ＯＳ）ランジスタ３のトランジス、タゲインβＰに比較
して小さいものを使用する。
この場合トランジスタゲインβＮとトランジスタゲイン
βＰとの比率は１〜１０が好ましい。
βＰとの比率は１〜１０が好ましい。
つぎにこの実施例の動作について第２図を交えて説明す
る。
る。
信号入力端子５に第２図に実線で示す入力信号であるパ
ルス信号Ｓｔが入力されると、２人力ＮＡＮＤ回路ｌと
インバータ２とにこのパルス信号Ｓｔが人力される。
ルス信号Ｓｔが入力されると、２人力ＮＡＮＤ回路ｌと
インバータ２とにこのパルス信号Ｓｔが人力される。
インバータ２はこのパルス信号Ｓｌを反転し、かつ立ち
下がりエツジの立ち下がり時間を遅らせて２人力ＮＡＮ
Ｄ回路１の他方の入力端子１ｂに反転信号Ｓ２を出力す
る。この反転信号Ｓ２の立ち下がりエツジは、立ち上か
りエツジのように急峻に変化するものではなく、２人力
Ｎ Ａ Ｎ Ｄ回路ｌの論理反転レベル（スレシホール
ドレベル）まで下がるのにインバータ２の遅延特性で決
まる遅延時間ｔを要するものである。この遅延時間ｔは
それぞれのトランジスタゲインβＳ、β２で決定され、
数ｎ５ｅＣ〜数１０ｎｓｅｃが好ましく、たとえばトラ
ンジスタゲインβＮが１、トランジスタゲインβ２が１
０の場合、遅延時間ｔはＩｏｎｓｅｃとなる。
下がりエツジの立ち下がり時間を遅らせて２人力ＮＡＮ
Ｄ回路１の他方の入力端子１ｂに反転信号Ｓ２を出力す
る。この反転信号Ｓ２の立ち下がりエツジは、立ち上か
りエツジのように急峻に変化するものではなく、２人力
Ｎ Ａ Ｎ Ｄ回路ｌの論理反転レベル（スレシホール
ドレベル）まで下がるのにインバータ２の遅延特性で決
まる遅延時間ｔを要するものである。この遅延時間ｔは
それぞれのトランジスタゲインβＳ、β２で決定され、
数ｎ５ｅＣ〜数１０ｎｓｅｃが好ましく、たとえばトラ
ンジスタゲインβＮが１、トランジスタゲインβ２が１
０の場合、遅延時間ｔはＩｏｎｓｅｃとなる。
２人力Ｎ Ａ Ｎ Ｄ回路ｌは、一方の入力端子１ａに
人力されたパルス信号Ｓｔと他方の入力端子ｌｂに入力
された反転信号Ｓ２とを比較して（論理積をとる）、パ
ルス信号Ｓｔが立ち上がってＨレベルになった時点から
、反転信号Ｓ２が２人力ＮＡＮＤ回路１の論理反転レベ
ル以下になるまでの時間かパルス幅となる、パルス幅ｔ
１のパルス信号Ｓ３を出力する。つまりパルス信号Ｓ３
のパルス幅１．はインバータ２の持つ遅延時間ｔと同一
時間長である。
人力されたパルス信号Ｓｔと他方の入力端子ｌｂに入力
された反転信号Ｓ２とを比較して（論理積をとる）、パ
ルス信号Ｓｔが立ち上がってＨレベルになった時点から
、反転信号Ｓ２が２人力ＮＡＮＤ回路１の論理反転レベ
ル以下になるまでの時間かパルス幅となる、パルス幅ｔ
１のパルス信号Ｓ３を出力する。つまりパルス信号Ｓ３
のパルス幅１．はインバータ２の持つ遅延時間ｔと同一
時間長である。
また第２図に点線で示すように、信号入力端子に入力さ
れるパルス信号Ｓ４のパルス幅ｔ、がインバータ２の持
つ遅延時間ｔよりら狭い場合であっても、上記のパルス
幅の長いパルス信号Ｓｌの場合と同じパルス幅ｔ１のパ
ルス信号Ｓ５か得られる。
れるパルス信号Ｓ４のパルス幅ｔ、がインバータ２の持
つ遅延時間ｔよりら狭い場合であっても、上記のパルス
幅の長いパルス信号Ｓｌの場合と同じパルス幅ｔ１のパ
ルス信号Ｓ５か得られる。
（ト）発明の効果
この発明によれば、入力信号のパルス幅のいかんにかか
わらず一定のパルス幅を有する出力信号を出力するパル
ス発生回路が得られる。
わらず一定のパルス幅を有する出力信号を出力するパル
ス発生回路が得られる。
第１図はこの発明の実施例の構成を示す電気回路図、第
２図は実施例の動作を説明するための、入力信号、反転
信号および出力信号の関係を示す動作タイミングチャー
ト、第３図は従来例の構成を示す電気回路図、第４図は
従来例の第２図相当図である。 ■・・・・・・２人力ＮＡＮＤ回路、２・・・・・・イ
ンバータ。 第 １ｒＩＪ 第 ２ｖ！ｉ ５ Ｓ３ 笛 ３ 図 第４ 図
２図は実施例の動作を説明するための、入力信号、反転
信号および出力信号の関係を示す動作タイミングチャー
ト、第３図は従来例の構成を示す電気回路図、第４図は
従来例の第２図相当図である。 ■・・・・・・２人力ＮＡＮＤ回路、２・・・・・・イ
ンバータ。 第 １ｒＩＪ 第 ２ｖ！ｉ ５ Ｓ３ 笛 ３ 図 第４ 図
Claims (1)
- １、入力信号を遅延させる遅延回路とその遅延回路の出
力信号と入力信号とを比較する比較回路とで構成され、
所定のパルス幅を有する出力信号を発生させるパルス発
生回路において、遅延回路が入力信号を反転させ、かつ
反転した入力信号の立ち下がりエッジの立ち下がり時間
を遅らせる１個のインバータにて形成されたことを特徴
とするパルス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117944A JPH01288008A (ja) | 1988-05-13 | 1988-05-13 | パルス発生回路 |
| US07/347,711 US5006725A (en) | 1988-05-13 | 1989-05-05 | Pulse generator for use in an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117944A JPH01288008A (ja) | 1988-05-13 | 1988-05-13 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01288008A true JPH01288008A (ja) | 1989-11-20 |
Family
ID=14724092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117944A Pending JPH01288008A (ja) | 1988-05-13 | 1988-05-13 | パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5006725A (ja) |
| JP (1) | JPH01288008A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69319454T2 (de) * | 1992-01-21 | 1999-01-28 | Sgs Thomson Microelectronics | Verbesserung der Impulse auf einer Signalleitung von integrierten Schaltungen |
| US5268594A (en) * | 1992-04-30 | 1993-12-07 | Industrial Technology Research Institute | Cascadable multi-pulse generator for generating one-shot pulse and delayed triggered signal |
| US5650670A (en) * | 1995-07-27 | 1997-07-22 | The United States Of America As Represented By The Secretary Of The Air Force | Induction charge microwave pulse generator having a split ground plane |
| DE19739245C2 (de) * | 1997-09-08 | 1999-08-19 | Siemens Ag | Digitale Schaltung mit einer Filtereinheit zur Unterdrückung von Störimpulsen |
| DE10000758C2 (de) * | 2000-01-11 | 2001-11-15 | Infineon Technologies Ag | Impulserzeuger |
| JP2004538703A (ja) * | 2001-08-03 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アナログｆｉｒフィルタ |
| JP4008748B2 (ja) * | 2002-05-07 | 2007-11-14 | 株式会社ルネサステクノロジ | パルス電流発生回路 |
| CN104038185B (zh) * | 2014-05-23 | 2017-02-22 | 大连理工大学 | 上升沿检测电路 |
| US11226649B2 (en) | 2018-01-11 | 2022-01-18 | Nxp B.V. | Clock delay circuit |
Citations (2)
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|---|---|---|---|---|
| JPS5263053A (en) * | 1975-11-19 | 1977-05-25 | Mitsubishi Electric Corp | Edge detecting circuit |
| JPS5745717A (en) * | 1980-09-02 | 1982-03-15 | Toshiba Corp | Signal change detector |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3657568A (en) * | 1970-01-05 | 1972-04-18 | Hamilton Watch Co | Pulse shaping circuit using complementary mos devices |
| US3862440A (en) * | 1972-09-14 | 1975-01-21 | Tokyo Shibaura Electric Co | Pulse transforming circuit arrangements using a clock pulse responsive delayed inverter means |
| US4583008A (en) * | 1983-02-25 | 1986-04-15 | Harris Corporation | Retriggerable edge detector for edge-actuated internally clocked parts |
| JPS61191114A (ja) * | 1985-02-19 | 1986-08-25 | Nec Corp | パルス発生回路 |
| JPS61208919A (ja) * | 1985-03-13 | 1986-09-17 | Toshiba Corp | 集積回路内蔵型低域通過フイルタ |
| JPS62123A (ja) * | 1985-03-18 | 1987-01-06 | Nec Corp | パルス幅変換回路 |
| US4692637A (en) * | 1985-07-08 | 1987-09-08 | At&T Bell Laboratories | CMOS logic circuit with single clock pulse |
| JPS62226499A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 遅延回路 |
| JPH0740437B2 (ja) * | 1986-11-19 | 1995-05-01 | 日本電気株式会社 | 遅延回路 |
-
1988
- 1988-05-13 JP JP63117944A patent/JPH01288008A/ja active Pending
-
1989
- 1989-05-05 US US07/347,711 patent/US5006725A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263053A (en) * | 1975-11-19 | 1977-05-25 | Mitsubishi Electric Corp | Edge detecting circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5006725A (en) | 1991-04-09 |
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