CN104038185B - 上升沿检测电路 - Google Patents

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Abstract

本发明公开一种上升沿检测电路，由双稳态存储单元、非对称延迟单元、反相器和多个NMOS晶体管组成，只要非对称延迟电路满足上升沿延迟与下降沿延迟之和大于输入信号的脉冲周期且下降沿延迟很小时，就能够产生最大脉宽接近输入信号脉冲周期的输出信号，可满足后续设备的使用要求。本发明不但结构简单，还具有自启动功能，当输入信号的初始低电平长度大于非对称延迟电路的上升沿延迟，就能够实现自启动。

Description

上升沿检测电路
技术领域
本发明涉及一种上升沿检电路，尤其是一种输出信号脉冲宽度大于输入信号脉冲宽度的上升沿检测电路。
背景技术
上升沿（或下降沿）检测电路是一种常用的电路，主要用于检测输入信号中是否有上升沿脉冲到来，如果有，则输出一个脉冲信号。现有的上升沿检测电路由延迟单元、反相器及与门构成。输入信号一路直接同与门相接，另一路通过相串联的延迟单元、反相器后同与门相接。假设反相器和与门的延迟均为零，延迟单元的延迟即为输出脉冲信号的脉宽，则输出脉冲信号的脉宽一定小于输入脉冲信号的脉宽，不能满足后续设备对于输出脉冲信号脉宽大于输入脉冲信号脉宽的要求。
发明内容
本发明是为了解决现有技术所存在的上述技术问题，提供一种输出信号脉冲宽度大于输入信号脉冲宽度的上升沿检测电路。
本发明的技术解决方案是：一种上升沿检测电路，设有输入端S及输出端P，其特征在于：所述输入端S与NMOS晶体管M1的栅极相接，NMOS晶体管M1的源极与NMOS晶体管M2的漏极相接，NMOS晶体管M2的源极接地，NMOS晶体管M1的漏极一路与双稳态存储单元MEM1相接，另一路通过反向器INV1与输出端P相接；双稳态存储单元MEM1的另一端一路与NMOS晶体管M3的漏极相接，另一路通过非对称延迟电路H与NMOS晶体管M3的栅极相接，NMOS晶体管M3的源极接地；与输入端S还接有反向器INV2，反向器INV2的输出端与NMOS晶体管M4的栅极相接，NMOS晶体管M4的漏极与双稳态存储单元MEM2相接，NMOS晶体管M4的源极接地；双稳态存储单元MEM2的另一端一路与NMOS晶体管M2的栅极相接，另一路与NMOS晶体管M5的漏极相接，NMOS晶体管M5的源极接地，NMOS晶体管M5的栅极与非对称延迟电路H的输入端相接。
所述非对称延迟电路H有输入端L1和输出端L2，输入端L1与输出端L2之间接有多个相串联的延迟电路D1~Di，输入端L1还通过反向器INV3与多个NMOS晶体管N1~Ni的栅极相接，每个NMOS晶体管Ni的漏极分别与相对应的延迟电路Di的输出端相接，每个NMOS晶体管Ni的源极接地。
本发明由双稳态存储单元、非对称延迟单元、反相器和多个NMOS晶体管组成，只要非对称延迟电路满足上升沿延迟与下降沿延迟之和大于输入信号的脉冲周期且下降沿延迟很小时，就能够产生最大脉宽接近输入信号脉冲周期的输出信号，可满足后续设备的使用要求。本发明不但结构简单，还具有自启动功能，当输入信号的初始低电平长度大于非对称延迟电路的上升沿延迟，就能够实现自启动。
附图说明
图1是本发明实施例的具体电路图。
图2是本发明实施例非对称延迟电路图。
图3是本发明实施例的工作过程波形示意图。
具体实施方式
下面将结合附图说明本发明的具体实施方式。本发明的基本结构如图1所示：设有输入端S及输出端P，所述输入端S与NMOS晶体管M1的栅极相接，NMOS晶体管M1的源极与NMOS晶体管M2的漏极相接，NMOS晶体管M2的源极接地，NMOS晶体管M1的漏极一路与双稳态存储单元MEM1相接，另一路通过反向器INV1与输出端P相接；双稳态存储单元MEM1的另一端（L1端）一路与NMOS晶体管M3的漏极相接，另一路通过非对称延迟电路H（非对称延迟电路H的输出端为L2）与NMOS晶体管M3的栅极相接，NMOS晶体管M3的源极接地；与输入端S还接有反向器INV2，反向器INV2的输出端与NMOS晶体管M4的栅极相接，NMOS晶体管M4的漏极与双稳态存储单元MEM2相接，NMOS晶体管M4的源极接地；双稳态存储单元MEM2的另一端（L3端）一路与NMOS晶体管M2的栅极相接，另一路与NMOS晶体管M5的漏极相接，NMOS晶体管M5的源极接地，NMOS晶体管M5的栅极与非对称延迟电路H的输入端相接。
非对称延迟电路H如图2所示：有输入端L1和输出端L2，输入端L1与输出端L2之间接有多个相串联的延迟电路D1~Di，输入端L1还通过反向器INV3与多个NMOS晶体管N1~Ni的栅极相接，每个NMOS晶体管Ni的漏极分别与相对应的延迟电路Di的输出端相接，每个NMOS晶体管Ni的源极接地。
具体工作过程如下：
非对称延迟电路H分上升沿延迟W上和下降沿延迟W下：
1．上升沿延迟。当节点L1=1，此时所有的下拉管（NMOS晶体管N1-Ni）都关闭，延迟由D1、D2…Di组成，设一个延迟单元的延迟为Tdly，则上升沿延迟W上为i×Tdly。
2．下降沿延迟。当节点L1=0，所有的下拉管（NMOS晶体管N1-Ni）都打开，NMOS晶体管N1-Ni 管将节点L2下拉到0，此时的延迟为反相器INV1延迟和N1-Ni 管下拉延迟之和。可见，W下很小。
工作波形如图3所示：输入信号为signal，脉冲周期为T。
1. 当输入信号S=0时，NMOS晶体管M1关闭，NMOS晶体管M4打开；NMOS晶体管M4的打开致使节点L3=1（图3中（1）），从而使NMOS晶体管M2打开，即NMOS晶体管M1关闭、NMOS晶体管M2打开；
此时，L1的状态既可能是0，也可能是1。
如果L1的状态如图3所示为0，则输出信号pulse的输出如图3所示为0。
如果L1的状态是1，开始输出信号pulse的输出为1，只要输入信号signal的初始低电平长度大于非对称延迟电路的上升沿延迟（W上）和NMOS管M1的延迟，输出信号P的输出即为0，之后，就可以正常检测输入信号signal了。
2．当输入信号S变为1时，NMOS晶体管M1打开，此时NMOS晶体管M2保持打开状态，因此输出信号P=1（图3中（2））；同时节点L1=1（图3中（3）），从而NMOS晶体管M5打开，节点L3=0（图3中（4）），NMOS晶体管M2关闭。
当输入信号S又变为0时，NMOS晶体管M1关闭，NMOS晶体管M4打开；NMOS晶体管M4的打开致使节点L3=1（图3中（1）），从而使NMOS晶体管M2打开，即NMOS晶体管M1关闭、NMOS晶体管M2打开；
因NMOS晶体管M1关闭，双稳态存储单元MEM1仍可使输出信号P=1，节点L1=1。
3．L1的上升沿经过W上时间后传递到L2，则节点L2=1（图3中（5））；L2=1，NMOS晶体管M3打开，L1变为0（图3中（6）），输出P=0（图3中（7）），同时NMOS晶体管M5关闭。
4．L1的下降沿经过非对称延迟电路H，即经过W下的时间后，节点L2=0（图3中（8）），NMOS晶体管M3关闭。
当输入信号S的下一个上升沿到来时，即输入信号S变为1时，重复2、3、4步骤……。
即输出信号P为脉宽W0的脉冲信号，由于W上决定了产生信号P的脉宽W0，为了扩大可调整的W0的范围，W下应该尽量小。

Claims (1)

1.一种上升沿检测电路，设有输入端S及输出端P，其特征在于：所述输入端S与NMOS晶体管M1的栅极相接，NMOS晶体管M1的源极与NMOS晶体管M2的漏极相接，NMOS晶体管M2的源极接地，NMOS晶体管M1的漏极一路与双稳态存储单元MEM1相接，另一路通过反向器INV1与输出端P相接；双稳态存储单元MEM1的另一端一路与NMOS晶体管M3的漏极相接，另一路通过非对称延迟电路H与NMOS晶体管M3的栅极相接，NMOS晶体管M3的源极接地；与输入端S还接有反向器INV2，反向器INV2的输出端与NMOS晶体管M4的栅极相接，NMOS晶体管M4的漏极与双稳态存储单元MEM2相接，NMOS晶体管M4的源极接地；双稳态存储单元MEM2的另一端一路与NMOS晶体管M2的栅极相接，另一路与NMOS晶体管M5的漏极相接，NMOS晶体管M5的源极接地，NMOS晶体管M5的栅极与非对称延迟电路H的输入端相接；
所述非对称延迟电路H有输入端L1和输出端L2，输入端L1与输出端L2之间接有多个相串联的延迟电路D1~Di，输入端L1还通过反向器INV3与多个NMOS晶体管N1~Ni的栅极相接，每个NMOS晶体管Ni的漏极分别与相对应的延迟电路Di的输出端相接，每个NMOS晶体管Ni的源极接地。
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