CN104883160B - 对脉冲边沿信号具有检测、计数和验证功能的电路 - Google Patents

Abstract

本发明公开了一种对脉冲边沿信号具有检测、计数和验证功能的电路，包括2个触发器、3组锁存器、4个加法器、2个与门、1个异或门和1个比较器；本发明电路通过检测可以判断该边沿信号是上升沿脉冲或者下降沿脉冲，并且可以针对上升沿和下降沿的出现次数分别进行计数，为了判断该电路对两个脉冲边沿的计数是否正确，该电路还增加了对双边沿脉冲的检测，当上升沿脉冲计数的数值与下降沿脉冲计数的数值之和等于双边沿脉冲计数的数值时，则说明上升沿和下降沿的计数数值都是正确,否则说明计数发生错误。实现了对采样数据的信号提取、处理和验证，提高了数据分析的可靠性和准确性，该电路原理简单，易于制作，有着极大的优势。

Description

对脉冲边沿信号具有检测、计数和验证功能的电路

技术领域

本发明涉及电子信息技术领域，特别是涉及一种具有对脉冲边沿信号进行检测、计数和验证计数准确性3种功能的电路。

背景技术

目前对于脉冲边沿信号的检测越来越普遍和重要，在很多的领域都需要对其进行检测和计数，比如需要统计太阳黑子在一个月之内的活跃次数，当其剧烈运动时，卫星上的探测器将其转换成电脉冲信号。通过对脉冲进行检测和计数，就可以观察到太阳黑子的活跃频率，以此对气候和气象做出评估。

发明内容

针对现有技术，本发明提出了一种对脉冲边沿信号具有检测、计数和验证功能的电路，它可以对任何有规律或者无规律的脉冲边沿信号进行检测，可以判断该边沿信号是上升沿脉冲还是下降沿，并分别对其进行计数，该电路原理简单，易于制作，有着极大的优势。

为了解决上述技术问题，本发明提出的一种对脉冲边沿信号具有检测、计数和验证功能的电路，该电路包括2个触发器、3组锁存器、4个加法器、2个与门、1个异或门和1个比较器；其中，2个触发器包括第一触发器和第二触发器，3组锁存器包括第一锁存器组、第二锁存器组和第三锁存器组，每个锁存器组均分别包括3个位宽为1的锁存器；4个加法器包括第一加法器、第二加法器、第三加法器和第四加法器；2个与门包括第一与门和第二与门；

第一触发器的输出端口与第二触发器的数据端口相连，将第一触发器的输出和第二触发器输出的取反相与形成所述的第一与门，第一与门作为上升沿脉冲的检测门电路；将第一触发器输出的取反和第二触发器输出相与形成所述的第二与门，第二与门作为下降沿脉冲的检测门电路；将第一触发器输出和第二触发器输出异或形成上述的异或门，该异或门作为双边沿脉冲的检测门电路；

所述第一与门的输出连接到第一锁存器组的使能端，第一锁存器组的输出端与第一加法器的一个输入端相连，所述第一加法器的输出端连接到第一锁存器组的数据端口；所述第二与门的输出连接到第二锁存器组的使能端，第二锁存器组的输出端与第二加法器的一个输入端相连，第二加法器的输出端连接到第二锁存器组的数据端口，所述异或门的输出连接到第三锁存器组的使能端，第三锁存器组的输出端与第三加法器的一个输入端相连；第三加法器的输出端连接到第三锁存器组的数据端口；所述第一加法器、第二加法器和第三加法器的另一个输入均固定为1，当锁存器组使能端为高电平时，该锁存器组存储其本身数据端口的信息，当锁存器组使能端为低电平时，该锁存器组保持原值不变；所述第一锁存器组用于上升沿计数，所述第二锁存器组用于下升沿计数，所述第三锁存器组用于双边沿计数；

所述第一锁存器组和所述第二锁存器组通过第四加法器进行求和，所述第四加法器的输出和所述第三锁存器组的输出均连接到所述比较器的输入端，通过比较器的输出结果验证上升沿计数值和下降沿计数值。

与现有技术相比，本发明的有益效果是：

本发明的电路具有3种功能，第一可以对脉冲边沿进行检测，通过检测可以判断该脉冲边沿信号是上升沿脉冲或者下降沿脉冲，第二可以针对上升沿和下降沿的出现次数分别进行计数，第三为了判断该电路对上升沿脉冲和下降沿脉冲的计数值的准确性进行验证，该电路还增加了对双边沿脉冲的检测，当上升沿脉冲计数的数值与下降沿脉冲计数的数值之和等于双边沿脉冲计数的数值时，则说明上升沿和下降沿的计数数值都是正确,否则说明计数发生错误。因此，本发明电路实现了对采样数据的信号提取、处理和验证，提高了数据分析的可靠性和准确性。而且搭建该电路只需2个触发器，9个锁存器，4个加法器，2个与门，1个异或门和一个比较器，原件数量比较少，具有相当高的性价比。

附图说明

图1是本发明对脉冲边沿信号具有检测、计数和验证功能的电路；

图2是本发明的仿真波形。

具体实施方式

下面结合附图和具体实施例对本发明技术方案作进一步详细描述，所描述的具体实施例仅对本发明进行解释说明，并不用以限制本发明。

如图1所示，本发明一种对脉冲边沿信号具有检测、计数和验证功能的电路包括2个触发、3组锁存器、4个加法器、2个与门、1个异或门和1个比较器；其中，2个触发器包括第一触发器reg[1]和第二触发器reg[2]，3组锁存器包括第一锁存器组(包括3个位宽为1的锁存器latch1、latch2、latch7)、第二锁存器组(包括3个位宽为1的锁存器latch3、latch4、latch8)和第三锁存器组(包括3个位宽为1的锁存器latch5、latch6、latch9)；4个加法器包括第一加法器add1、第二加法器add2、第三加法器add3和第四加法器add4；2个与门包括第一与门and1和第二与门and2；

本电路有三个输入信号分别为待测数据data、时钟信号clk和复位信号rst，分别将时钟信号clk和复位信号rst连接到第一触发器reg[1]和第二触发器reg[2]的时钟端口CLK和异步复位端口RST，将待测数据data连接到第一触发器reg[1]的数据端口D，第一触发器reg[1]的输出端口Q与第二触发器reg[2]的数据端口D相连。

将第一触发器reg[1]的输出和第二触发器reg[2]输出的取反相与形成所述的第一与门and1，第一与门and1作为上升沿脉冲的检测门电路；将第一触发器reg[1]输出的取反和第二触发器reg[2]输出相与形成所述的第二与门and2，第二与门and2作为下降沿脉冲的检测门电路；将第一触发器reg[1]输出和第二触发器reg[2]输出异或形成上述的异或门xor，该异或门xor作为双边沿脉冲的检测门电路，从而实现了对每一个脉冲边沿的检测功能。

所述第一与门and1的输出连接到第一锁存器组(latch1、latch2、latch7)的使能端，第一锁存器组的输出端与第一加法器add1的一个输入端相连，所述第一加法器add1的输出端连接到第一锁存器组的数据端口；所述第二与门and2的输出连接到第二锁存器组(latch3、latch4、latch8)的使能端，第二锁存器组的输出端与第二加法器add2的一个输入端相连，第二加法器add2的输出端连接到第二锁存器组的数据端口，所述异或门xor的输出连接到第三锁存器组(latch5、latch6、latch9的使能端，第三锁存器组的输出端与第三加法器add3的一个输入端相连；第三加法器add3的输出端连接到第三锁存器组的数据端口，所述第一加法器add1、第二加法器add2和第三加法器add3的另一个输入均固定为1，当第一或第二或第三锁存器组使能端为高电平时，该锁存器组存储其本身数据端口的信息，当第一或第二或第三锁存器组使能端为低电平时，该锁存器组保持原值不变；所述第一锁存器组用于上升沿计数，所述第二锁存器组用于下升沿计数，所述第三锁存器组用于双边沿计数，从而实现了对每一个脉冲边沿的计数功能。

为了验证上升沿计数值num_pos和下降沿计数值num_neg的准确性，可以将用于上升沿计数的第一锁存器组和用于下降沿计数的第二锁存器组通过第四加法器add4进行求和，并将所述第四加法器add4的输出与用于双边沿计数的第三锁存器组的输出均连接到所述比较器equal的输入端，比较器equal的输出用ture来表示，当ture＝1时，则说明上升沿计数值和下降沿计数值是准确的，当ture＝0时，则说明上升沿计数值和下降沿计数值发生了错误，通过比较器equal的输出结果验证上升沿计数值和下降沿计数值。图1中示出了本发明电路有六个输出信号，分别为上升沿脉冲计数输出信号num_pos[2:0]、下降沿脉冲计数输出信号num_neg[2:0]、双边沿脉冲计数输出信号num_double[2:0]、上升沿脉冲输出信号pos_dege、下降沿脉冲输出信号neg_dege和双边沿脉冲输出信号double_dege。

本发明电路的工作原理是：通过2个对时钟上升沿敏感的触发器实现对数据的上升沿脉冲、下降沿脉冲和双边沿脉冲的判断，将第一触发器reg1的数据端口连接上待检测的数据data，并把第二触发器reg2的数据端口与第一个触发器reg1的输出端口相连。在第一个时钟上升沿clk1时，检测到此时数据的电平data_1,并将data_1保存在第一触发器reg1的输出端，然后在第二个时钟上升沿clk2时，再次检测数据的电平data2，并将data2保存在第一触发器reg1的输出端,与此同时，第二触发器reg2也会保存第一触发器reg1的输出电平data1。

对于采样的2个数据data1和data2，通过3个门电路(第一与门and1、第二与门and2和异或门xor)来实现对脉冲边沿的判断。将第一触发器reg1的输出端和第二触发器reg2的输出端的取反作为两输入与门(第一与门and1)的输入端，当该与门输出为1时，则表示第一个时钟上升沿clk1采样的数据data1是低电平，第二个时钟上升沿clk2采样的数据data2是高电平，说明在两个时钟上升沿clk1和clk2之间数据有一个上升跳变的过程；将第一触发器reg1的输出端的取反和第二触发器reg2的输出端作为两输入与门(第二与门and2)的输入端，当该与门输出为1时，则表示第一个时钟上升沿clk1采样的数据data1是高电平，第二个时钟上升沿clk2采样的数据data2是低电平，说明在两个时钟上升沿clk1和clk2之间数据有一个下降跳变的过程；将第一个触发器reg1的输出端和第二个触发器reg2的输出端作为两输入异或门xor的输入端，当异或门xor输出为1时，则表示第一个时钟上升沿clk1采样的数据data1与第二个时钟上升沿clk2采样的数据data2是不同电平，说明在两个时钟上升沿clk1和clk2之间数据有一个跳变的过程。可以发现对于任何上升沿脉冲还是下降沿脉冲异或门的输出都为1。

为了实现计数功能，本发明电路中需要9个位宽为1的锁存器，以3个锁存器作为一组，分别记录上升沿脉冲计数、下降沿脉冲计数和双边沿脉冲计数，计数范围为0-7。将上面3个用于判断脉冲边沿的门输出分别连接到3个锁存器组的使能端口，当使能端口为1时，则说明检测到该脉冲边沿，此时将计数器自动加1；当使能端口为0时，计数器保持原值。为了验证上升沿脉冲和下降沿脉冲的计数的准确性，可以将上升沿的计数值和下降沿的计数值之和与双边沿的计数值进行比较，如果两者相等，则说明计数结果正确，否则说明可能由于电路的误发操作致使计数结果出错。

为了验证该电路的功能，使用了基于Verilog的硬件编程语言对该设计进行描述，并通过Modulsim进行仿真，仿真结果如图2所示，从图2中可以发现，当复位信号rst低电平有效时，上升沿脉冲输出信号(pos_dege)、下降沿脉冲输出信号(neg_dege)、双边沿脉冲输出信号(double_dege)、上升沿脉冲计数输出信号(num_pos)、下降沿脉冲计数输出信号(num_neg)和双边沿脉冲计数输出信号(num_double)都复位为低电平。当rst为高电平时，在时钟信号clk的每一个上升沿都会检测待测数据data，当待测数据data为上升沿跳变时，上升沿脉冲输出信号pos_dege立即变成高电平，并且上升沿脉冲计数输出信号num_pos自动加1，同时在下一个时钟上升沿到来时，上升沿脉冲输出信号pos_dege变为低电平。同理，当待测数据data为下降沿跳变时，下降沿脉冲输出信号neg_dege立即变成高电平，并且下降沿脉冲计数输出信号num_neg自动加1，同时在下一个时钟上升沿到来时，下降沿脉冲输出信号neg_dege变为低电平。而对于待测数据data的任何一个跳变，双边沿脉冲输出信号double_dege都会立即变成高电平，并且双边沿脉冲计数输出信号num_double会自动加1，同时在下一个时钟上升沿到来时，双边沿脉冲输出信号double_dege变为低电平。在上升沿脉冲计数输出信号num_pos、下降沿脉冲计数输出信号num_neg和双边沿脉冲计数输出信号num_double的波形上，各个计数值都是每检测到各种的脉冲边沿时自动加1，没有延迟。并且在任何一个时钟周期内，上升沿的计数值与下降沿的计数值的和总是等于双边沿的计数值，所以这也是脉冲边沿准确计数输出信号(ture)一直为高电平的原因。通过对仿真结果的观察与分析，本发明电路可以实现对脉冲边沿信号具有检测、计数和验证3种功能。

尽管上面结合附图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。

Claims (1)

1.一种对脉冲边沿信号具有检测、计数和验证功能的电路，其特征在于，该电路包括2个触发器、3组锁存器、4个加法器、2个与门、1个异或门和1个比较器；其中，2个触发器包括第一触发器和第二触发器，3组锁存器包括第一锁存器组、第二锁存器组和第三锁存器组，每个锁存器组均分别包括3个位宽为1的锁存器；4个加法器是4个位宽为3的加法器，包括第一加法器、第二加法器、第三加法器和第四加法器；2个与门包括第一与门和第二与门；

第一触发器的输出端口与第二触发器的数据端口相连，将第二触发器的输出的取反和第一触发器输出作为所述的第一与门的两个输入信号，第一与门作为上升沿脉冲的检测门电路；将第一触发器输出的取反和第二触发器输出作为所述的第二与门的两个输入信号，第二与门作为下降沿脉冲的检测门电路；将第一触发器输出和第二触发器输出作为上述的异或门的两个输入信号，该异或门作为双边沿脉冲的检测门电路；

所述第一与门的输出连接到第一锁存器组中3个锁存器的使能端，第一锁存器组中3个锁存器的输出端与第一加法器的位宽为3的一个输入端一一对应相连，所述第一加法器的位宽为3的输出端分别一一对应连接到第一锁存器组的3个锁存器的数据端口；所述第二与门的输出连接到第二锁存器组中3个锁存器的使能端，第二锁存器组中3个锁存器的输出端与第二加法器的位宽为3的一个输入端一一对应相连，第二加法器的位宽为3的输出端分别一一对应连接到第二锁存器组的3个锁存器的数据端口，所述异或门的输出连接到第三锁存器组中3个锁存器的使能端，第三锁存器组中3个锁存器的输出端与第三加法器的位宽为3的一个输入端一一对应相连；第三加法器的位宽为3的输出端分别一一对应连接到第三锁存器组的3个锁存器的数据端口；所述第一加法器、第二加法器和第三加法器的另一个输入均固定为1，当锁存器组使能端为高电平时，该锁存器组存储其本身数据端口的信息，当锁存器组使能端为低电平时，该锁存器组保持原值不变；所述第一锁存器组用于上升沿计数，所述第二锁存器组用于下升沿计数，所述第三锁存器组用于双边沿计数；

所述第一锁存器组和所述第二锁存器组通过第四加法器进行求和，所述第四加法器的输出和所述第三锁存器组的输出均连接到所述比较器的输入端，通过比较器的输出结果验证上升沿计数值和下降沿计数值。