CN104425037B - 可重配置电路及其解码器 - Google Patents

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CN104425037B CN201310564207.7A CN201310564207A CN104425037B CN 104425037 B CN104425037 B CN 104425037B CN 201310564207 A CN201310564207 A CN 201310564207A CN 104425037 B CN104425037 B CN 104425037B
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    • H04L25/4902—Pulse width modulation; Pulse position modulation

Abstract

一种用于可重配置电路中用来解码数字脉冲的数字解码器，包括相位指示器模块，其具有耦接至参考脉冲输入和数据脉冲输入的输入。所述相位指示器模块具有定时信息输出，其提供指示在所述参考脉冲输入和所述数据脉冲输入上出现的脉冲的上升及下降沿的逻辑值。相位解码器模块具有耦接至所述定时信息输出的输入，并输出已解码的二进制数据值。在操作中，所述相位解码器模块将在所述定时信息输出处的所述逻辑值中的至少两个与表示施加至所述相位输入其中之一的脉冲的前沿及后沿的信号进行比较，从而确定在所述相位输入上的脉冲到达顺序序列，并从而提供所述已解码的二进制数据值。

Description

可重配置电路及其解码器
技术领域
本发明涉及一种用于解码数字脉冲的解码器，以及包括数字脉冲解码器的可重配置电路。
背景技术
半导体裸片封装利用增强的电路功能进行制造从而封装引脚计数(外部端子计数)。然而，由于有限数目的外部端子或引脚，因此内部电路节点的可控制性和可观测性通常是不够的，除非可测试性被设计到电路中。
可测试性利用专用测试引脚被设计到电路中。这些专用测试引脚通常用于结构化可测性设计(DFT，Design for测试ability)技术，譬如扫描路径、电平敏感扫描设计(LSSD，Level Sensitive Scan Design)、内建自测试(BIST，Built in Self-测试)和随机访问扫描。然而，由于外部引脚的数目是有限的，因此这些专用测试引脚以电路功能模块的精简功能和通常的运行时间可访问性为代价来提供。
附图说明
本发明及其目标和优点可参考优选实施方式的下列说明和附图更好地理解，其中：
图1是根据本发明优选实施方式的可重配置电子电路的示意性电路图；
图2A到2D是根据本发明优选实施方式说明已编码的数字脉冲的时序（定时）（timing)图；
图3是根据本发明优选实施方式图1的电路的脉冲解码器的解码器模块的示意性电路图；
图4是根据本发明优选实施方式图3的解码器模块的相位指示器模块的示意性电路图；
图5是根据本发明优选实施方式图3的解码器模块的周期复位模块的示意性电路图；
图6是根据本发明优选实施方式图3的解码器模块的相位解码器模块的示意性电路图；
图7是根据本发明优选实施方式图3的解码器模块的相位误差指示器模块的示意性电路图；
图8是根据本发明优选实施方式图1的电路的脉冲解码器的输出逻辑门的示意性电路图；
图9是根据本发明优选实施方式图1的电路的测试模式选择器的示意性电路图；
图10是根据本发明优选实施方式图9的选择器的比较器的示意性电路图；以及
图11是根据本发明优选实施方式说明一种解码数字脉冲方法的流程图。
具体实施方式
下面结合附图阐述的详细描述旨在描述本发明目前优选的实施方式，并且并非旨在代表可实施本发明的仅有形式。应该理解，相同或者等价的功能可由旨在包括在本发明的精神和范围之内的不同实施方式实现。在附图中，相同的数字在全文中用来指示相同的元件。此外，术语“包括”或其任意其他变形旨在覆盖非独有的包含，从而使得包括一系列元件或步骤的模块、电路、设备组件、结构和方法步骤不仅包括那些元件而且包括没有明确列出或这样的模块、电路、设备组件或步骤所固有的其他元件或步骤。在没有更多的限制的情况下，“包括......”后面的元件并不排除包括该元件的另外相同元件的存在。
在一种实施方式中，本发明提供了一种解码在解码器的相位输入处接收的数字脉冲的方法，数字脉冲是参考脉冲和至少一个数据脉冲。该方法包括：检测在所述输入中的一个输入处接收的参考脉冲和在所述输入中的另一输入处接收的数据脉冲的出现。接着执行比较参考脉冲的到达定时(timing)信息和数据脉冲的到达定时信息以确定脉冲到达顺序序列的过程。该方法在解码器的输出处提供已解码的二进制数据值，所述已解码的二进制数据值至少依赖于脉冲到达顺序序列。
在另一种实施方式中，本发明提供带有以参考脉冲输入和数据脉冲输入的形式的至少两个相位输入的数字脉冲解码器。解码器包括相位指示器模块，具有耦接至参考脉冲输入和数据脉冲输入的输入，其中所述相位指示器模块具有定时信电输出，该定时信息输出提供指示在参考脉冲输入和数据脉冲输入上出现脉冲的上升和下降沿的逻辑值。解码器还包括相位解码器模块，具有耦接至定时信息输出的输入和提供已解码的二进制数据值的输出。在操作中，相位解码器模块将在定时信息输出处的逻辑值中的至少两个逻辑值与表示施加到所述相位输入之一的脉冲的前沿和后沿的信号进行比较，以确定在所述相位输入上的脉冲到达顺序序列，以及从而提供所述已解码的二进制数据值。
在另一种实施方式中，本发明提供一种可重配置电路，包括数字脉冲解码器和至少一种功能模块，该功能模块提供所述电路的至少一些输出。该电路具有以参考脉冲输入和数据脉冲输入形式的至少两个相位输入，耦接至数字脉冲解码器和至少一个功能模块的输入。数字脉冲解码器包括相位指示器模块，具有耦接至所述参考脉冲输入和所述数据脉冲输入的输入，其中相位指示器模块具有定时信息输出，该定时信息输出提供指示在所述参考脉冲输入和所述数据脉冲输入上出现脉冲的上升沿及下降沿的逻辑值。解码器还包括相位解码器模块，具有耦接至所述定时信息输出的输入以及提供已解码的二进制数据值的输出。在操作中，相位解码器模块将在所述定时信息输出处的所述逻辑值中的至少两个与表示施加至所述相位输入之一的脉冲的前沿和后沿的信号进行比较，从而确定在相位输入上的脉冲到达顺序序列并从而提供已解码的二进制数据值
现在参考图1，示出了根据本发明优选实施方式的可重配置电子电路100的示意性电路图。电路100包括具有耦接至电路100的外部端子110的相位输入的数字脉冲解码器105。脉冲解码器105的输出选择性地耦接至测试模式选择器115的输入，该测试模式选择器115具有耦接至电路120的功能模块120的DFT电路的测试模式输出测试1到测试M。在操作中，测试模式输出测试1到测试M将控制命令发送至DFT电路，从而把功能模块120重配置到选择测试模式，这对于本领域技术人员来说是显而易见的。换句话说，功能模块120在非测试模式中进行操作，从而处理在相位输入处接收的数字数据，直到控制命令发送至功能模块。
脉冲解码器105的相位输入被指定为参考脉冲输入(测试clk)和数据脉冲输入(测试clk1到测试clkn)，脉冲解码器105的输出被指定为有效相位脉冲序列信号输出(VAL)和已解码的二进制数据输出(位1到位2n)。如所示，参考脉冲输入(测试clk)也连接至测试模式选择器115的输入。此外，参考脉冲输入(测试clk)和数据脉冲输入(测试clk1到测试clkn)耦接至电路100中的功能模块120的节点(通常是输入)。功能模块也具有选择性耦接至外部端子110的输出和在该实施方式中适合于耦接至已解码的二进制数据输出(位1到位2n)的输入。如所示，数字脉冲解码器105包括脉冲解码器模块125，所述脉冲解码器模块125提供有效相位脉冲序列信号输出(VAL)和已解码的二进制数据输出(位1到位2n)。
图2A到2D是根据本发明优选实施方式说明已编码的数字脉冲的时序图。在图2A中，已编码的数字脉冲示出了参考脉冲输入(测试clk)，其在数据脉冲输入(测试clk1)接收已经上升和下降的数据脉冲210之后接收上升的参考脉冲205。相位的该相位序列，如图2A所示，代表二进制码00。
在图2B中，已编码的数字脉冲示出了参考脉冲输入(测试clk)在数据脉冲输入(测试clk1)接收数据脉冲210之后接收已上升的参考脉冲205。而且，在数据脉冲210下降之前参考脉冲205已被接收，数据脉冲210在参考脉冲205下降之前下降。脉冲的该相位序列，如图2B所示，代表二进制码01。
在图2C中，已编码的数字脉冲示出了参考脉冲输入(测试clk)在数据脉冲输入(测试clk1)接收数据脉冲210之前接收已上升而还未下降的参考脉冲205。而且，参考脉冲205在数据脉冲210下降之前下降。脉冲的该相位序列，如图2C所示，代表二进制码10。
在图2D中，已编码的数字脉冲示出了参考脉冲输入(测试clk)在数据脉冲输入(测试clk1)接收数据脉冲210之前接收已上升和下降的参考脉冲205。脉冲的该相位序列，如图2D所示，代表二进制码11。
图3是根据本发明优选实施方式的解码器模块125的示意性电路图，该解码器模块125形成脉冲解码器105的一部分。在这种说明中，解码器模块125包括相位指示器模块305，所述相位指示器模块305具有两个分别耦接至参考脉冲输入(测试clk)和数据脉冲输入其中之一(测试clk1)的输入。相位指示器305也具有复位输入(RST)和四个定时信息输出(TI)，其是：参考脉冲输入上升沿指示器输出(Clk RE)；参考脉冲输入下降沿指示器输出(Clk FE)；数据脉冲输入上升沿指示器输出(Clk1RE)；以及数据脉冲下降沿指示器输出(Clk1FE)。
相位指示器模块305的定时信息输出(TI)耦接至周期复位模块310、相位解码器模块315和相位误差指示器模块320的输入。此外，参考脉冲输入(测试clk)耦接至相位解码器模块315和相位误差指示器模块320的输入，并且数据脉冲输入(测试clk1)耦接至相位解码器模块315的输入。周期复位模块310具有RESET输出，所述RESET输出通过延迟325耦接至相位指示器模块305和相位误差指示器模块320的复位输入(RST)。相位解码器模块315具有两个输出，其提供已解码的二进制数据输出其中两个(位1和位2)，以及相位误差指示器模块320具有单一的有效相位脉冲序列信号输出(VAL1)。如后面将讨论的，并不需要相位解码器模块315的所有输入，并且实际输入依赖于相位解码器模块315的特定实施方式或实施。
参考图4，示出了根据本发明优选实施方式的相位指示器模块305的示意性电路图。相位指示器模块305包括互补的锁存器对，每一对选择性地耦接至相位输入其中之一(测试clk和测试clk1)。这些锁存器包括参考脉冲上升沿触发的T型触发器405和参考脉冲下降沿触发的T型触发器410。触发器405、410均具有耦接至参考脉冲输入(测试clk)的T输入及其耦接至相位指示器模块305的复位输入(RST)的复位输入(RS)。而且，触发器405的输出Q提供了参考脉冲输入上升沿指示器输出(Clk RE)，触发器410的输出Q提供了参考脉冲输入下降沿指示器输出(Clk FE)。
相位指示器模块305进一步包括按照数据脉冲上升沿触发的T型触发器415和数据脉冲下降沿触发的T型触发器420的形式的另外的锁存器。触发器415、420均具有耦接至数据脉冲输入(测试clk1)的T输入及其耦接至相位指示器模块305的复位输入(RST)的复位输入(RS)。而且触发器415的输出Q提供数据脉冲输入上升沿指示器输出(Clk1RE)，触发器420的输出Q提供数据输入脉冲下降沿指示器输出(Clk1FE)。
参考图5，示出了一种根据本发明优选实施方式的周期复位模块310的示意性电路图。周期复位模块310包括四输入AND门505，并带有耦接至T型触发器510的T输入的输出。还包括四输入NOR门515，带有耦接至T型触发器510的复位输入RS的输出，以及T型触发器510的输出Q提供周期复位模块310的RESET输出。此外，AND门505和NOR门515的输入耦接至相位指示器模块305的定时信息输出(TI)。
回过来参考图3，相位解码器模块315可按照多种不同方式实施且不必具有如所示的全部输入。在一种实施方式中，相位解码器模块315是基于可编程处理器的架构，其响应于在相位输入其中之一(测试Clk和测试Clk1)上检测到脉冲前(leading)沿和后(trailing)沿来处理定时信息输出处的逻辑值。相位解码器模块315编程来执行定时信息输出(TI)的下述波形分析。
当测试Clk=上升沿则
CASE(Clk1RE，Clk1FE）
0，0：data1=(11OR10)；
1，0：data1=01；
1，1：data1=00
END CASE
当测试Clk＝下降沿则
CASE(Clk1RE，Clk1FE）
0，0AND data1=(11OR10）：位1，位2=1，1；
1，0AND data1=(11OR10）：位1，位2=1，0；
1，1AND data1=01；：位1，位2=0，1；
1，1AND data1＝00；位1，位2=0，0；
END CASE
从上述波形分析中，通过比较参考脉冲的到达定时信息(CLK RE)和数据脉冲的到达定时信息(测试clk1)来确定所述两个已解码的二进制数据输出(位1和位2)是显而易见的。更明确地说，通过比较参考脉冲205的上升及下降沿的定时信息(测试Clk)与Clk1RE和Clk1FE所指示的上升及下降沿来确定数据输出(位1和位2)。然而应该注意，就四个定时信输出(Clk RE和Clk FE，Clk1RE和Clk1FE)可用于上述波形分析，因为Clk RE和Clk FE指示参考脉冲205(测试Clk)的上升及下降沿。类似地，通过比较Clk RE及Clk FE输入与数据脉冲210(测试clk1)的上升及下降沿，可使用其它波形分析处理。
在另一种实施方式中，相位解码器模块315可以是如图6所示的基于锁存器的架构，图6是相位解码器模块315的示意图。相位解码器模块315包括带有D输入的上升沿触发的D型触发器605，该D输入耦接至数据脉冲输入上升沿指示器输出(Clk1RE)，以及耦接至参考输入(测试clk)的上升沿触发时钟输入。触发器605的输出提供了所述已解码的二进制数据输出位1。也存在另外的带有D输入的上升沿触发的D型触发器610，该D输入耦接至数据脉冲下降沿指示器输出(Clk1FE)，和耦接至参考输入(测试clk)的上升沿触发时钟输入。
相位解码器模块315也包括两个下降沿触发的D型触发器615、620。触发器615的D输入耦接至数据脉冲输入上升沿指示器输出(Clk1RE)，触发器620的输入的D输入耦接至数据脉冲输入下降沿指示器输出(Clk1FE)。两触发器610、615的负沿(negative edge)触发的时钟输入也耦接至参考脉冲输入(测试clk)。两触发器615、620的输出耦接至AND门625的输入。而且，触发器605的Q输出和触发器610的输出耦接至AND门630的输入。两AND门625、630的输出耦接至OR门635的输入，OR门635具有提供已解码的二进制数据输出位2的输出。
参考图7，示出了一种根据本发明优选实施方式的相位误差指示器模块320的示意性电路图。相位误差指示器模块320包括四个上升沿触发的T型触发器705、710、715和720，每个触发器均具有T输入，其分别耦接至定时信息输出(TI)其中之一，其是：
参考脉冲输入上升沿指示器输出(Clk RE)；参考脉冲输入下降沿指示器输出(ClkFE)；数据脉冲输入上升沿指示器输出(Clk1RE)；以及数据脉冲输入下降沿指示器输出(Clk1FE)。
触发器705、710、715和720的复位输入(RS)耦接至相位指示器模块305的复位输入(RST)，且其Q输出耦接至AND门725的输入。AND门725的输出提供用于相位误差指示器模块320的VAL1输出。
图8是根据本发明优选实施方式的一种形成脉冲解码器105的一部分的输出逻辑门800的示意性电路图。逻辑门800是一种n输入AND门，其中n表示形成脉冲解码器105的脉冲解码器模块125的数目。此外，逻辑门800的输出形成有效相位序列输出(VAL)，指示脉冲的有效相位序列已出现在输入上(测试clk，和测试clk1到测试clkn)。
参考图9，示出了根据本发明优选实施方式的测试模式选择器115的示意性电路图。测试模式选择器115包括多个数据输入移位寄存器REG1到REG2n和对应的掩码寄存器MASK1到MASK2n。也存在多个D型触发器FF1到FF2n。参考脉冲输入(测试clk)耦接至数据输入移位寄存器REG1到REG2n中的每个的时钟输入以及耦接至触发器FF1到FF2n中的每个的时钟输入。而且，有效相位脉冲序列信号输出(VAL）耦接至输入移位寄存器REG1到REG2n的每个使能输入(EN)。此外，已解码的二进制数据输出(位1到位2n)耦接至输入移位寄存器REG1到REG2n的各自输入(D)。因而，对于本领域技术人员来说显而易见，与参考脉冲输入(测试clk)上的参考脉冲205相关联的已解码的二进制数据输出(位1到位2n)仅仅在参考脉冲的下一上升沿上被计时(clock)到输入移位寄存器REG1到REG2n中。
数据输入移位寄存器REG1到REG2n中的每个的每个输出位，以及对应掩码寄存器MASK1到MASK2n的每个输出位，都耦接至各自比较器P1到P2n的输入。因而对于本领域技术人员将是显而易见的，数据输入移位寄存器REG1到REG2n和对应的掩码寄存器MASK1到MASK2n具有K位的位宽。每个比较器P1到P2n的输出耦接至D型触发器FF1到FF2n中的各个触发器的使能输入(EN)。每个掩码寄存器包含用于每个数据位的预定义(或用户可编程)的位序列。当每个移位寄存器(REG1到REG2n)中的k个数据位等于MASK寄存器(MASK1到MASK2n)中的对应k个掩码位时，从相位解码器接收的下一个相应数据位将锁存到D型触发器FF1到FF2n中。而且，D型触发器FF1到FF2n的输出D1到D2n耦接至逻辑解码器905的各输入，逻辑解码器905提供测试模式输出测试1到测试M。逻辑解码器905是一种典型的解码器，在这种实施方式中，其包括解码AND门(未示出)，每个AND门均提供测试模式输出测试1到测试M中的相应一个。而且，每个解码AND门的输入直接或者经由倒相门(NOT门)耦接至D型触发器FF1到FF2n的输出D1到D2n中的一个。
图10是一种比较器P1到P2n其中之一的示意性电路图。所说明的比较器P1包括多个两输入XNOR门PG0到PGk，每个两输入XNOR门均具有一个耦接至输入移位寄存器REG1的位输出的输入以及耦接至掩码寄存器MASK1的相应位输出的第二输入。XNOR(奇偶性)门PG0到PGk的所有输出都耦接至一个AND门PG的各输入，所述AND门PG具有提供比较器P1的输出的输出。
参照图11，示出了一种根据本发明优选实施方式的对在解码器的相位输入处接收的数字脉冲进行解码的方法1100的流程图。方法1100仅通过说明被描述，在必需之处将参考图1到10的实施方式。在接收方框1110处，方法1100在脉冲解码器105的相位输入处接收数字脉冲，所述数字脉冲是参考脉冲205和数据脉冲210。接着在检测方框1120处，方法1100执行检测在输入（测试Clk)之一处接收的参考脉冲205和在另一输入(测试Clk1)处接收的数据脉冲210的出现的过程。
检测过程由相位指示器模块125执行，从而使得T型触发器405、410、415和420锁存指示参考脉冲205和数据脉冲210的上升及下降沿的逻辑值。因此，相位指示器模块305的定时信息输出提供逻辑值，该逻辑值指示在参考输入(测试Clk)和数据脉冲输入(测试Clk1)上出现的脉冲的上升及下降沿。
在比较方框1130处，执行比较参考脉冲205的到达定时信息和数据脉冲210的到达定时信息从而确定脉冲到达顺序序列的过程。对于本领域技术人员将是显而易见的，脉冲到达顺序序列涉及脉冲的前沿到达时间。而且，在比较方框1130处，执行比较参考脉冲205的终止定时信息和数据脉冲210的终止定时信息以便确定脉冲终止序列的过程。因此，脉冲终止序列涉及脉冲的后沿的到达时间。
所述比较由相位解码器模块315执行，该相位解码器模块315将在定时信息输出(TI)处的所述逻辑值的至少其中两个与代表施加至相位输入其中之一(例如，测试Clk或测试Clkn)的脉冲的前沿及后沿的信号进行比较。这决定了脉冲输入上的脉冲到达顺序序列并从而提供已解码的二进制数据值(位1到位2n)。典型地，在操作中，响应于在脉冲输入的各自输入上检测到的前沿及后沿，相位解码器模块315比较相位指示器305的各定时信息输出处的各逻辑值(如上所述)。
在提供方框1140处，方法1100接着执行在解码器105的各输出(位1到位2n)处提供已解码的二进制数据值的过程，所述已解码的二进制数据值依赖于脉冲到达顺序序列与终止序列的上述比较。
在掩码比较和处理方框1150处，执行将已解码的二进制数据值的至少一个序列与掩码寄存器(mask1到mask2n)的一个或多个位进行比较，从而提供处理使能信号。接着，处理方框1150执行处理在脉冲到达顺序序列中的另一位(已解码的二进制数据值)，从而控制功能模块120的功能，其中所述处理响应于使能信号。换句话说，如果存在掩码匹配，所述测试模式选择器115处理已解码的二进制数据值中的另一值，从而确定和发送控制命令至功能模块120。然而，如果不存在掩码匹配，则所述功能模块120在正常非测试模式下工作。
在操作中，所述控制命令控制所述功能模块120在测试模式中进行配置。例如可能的测试模式是：
测试1.基本扫描模式测试
测试2.IDDQ扫描模式测试。
测试3.用于老化测试(burn-in测试)的老化扫描模式。
测试4.探针扫描模式。
测试5.用于RAM BIST的RAMBIST。
测试6.用于快闪BIST的NVMBIST。
测试7.功能测试。
测试M.用于加载RAM的RAMLODER模式。
在测试方框1150处，方法1100等待，直到存在来自周期复位模块310的输出的RESET信号。一检测到复位信号，重复上述过程1110到1150，从而在解码器105的输出(位1到位2n)处创建已解码的二进制数据值的序列，其在方框1150处与掩码进行比较并进行处理。
有利地，本发明提供允许逻辑电平或脉冲施加至相位脉冲输入(测试Clk，测试Clk1到测试Clkn)，并且如果需要也施加至电路100的其它输入，以便功能模块120在非测试模式下进行操作。然而，如果需要指定的测试模式，则脉冲施加至在必需的序列中的相位脉冲输入(测试Clk，测试Clk1到测试Clkn)，以便其解码成所述已解码的二进制数据输出(位1到位2n)。在一种实施方式中，这些脉冲可以是已知持续时间的集合，然而，在其它实施方式中，脉冲的持续时间并非由解码器所知。
所述已解码的二进制数据输出(位1到位2n)激活和控制测试模式选择器，从而提供控制命令给与功能模块120相关联的DFT电路。这些控制命令将该功能模块120重配置到选定的测试模式中，并且当需要时，另一选定序列可施加至相位脉冲输入，从而将功能模块120重配置到非测试模式中。通过增大输入移位寄存器REG1到REG2n中的K位的位宽，或者通过增大数据输入移位寄存器REG1到REG2n的数目或者二者的结合，降低了选定测试模式的非期望错误触发的概率。因此，本发明消除或至少降低了对于明确分配的专用测试引脚的需求，所述专用测试引脚没有提供其它的电路功能。
本发明的优选实施方式的描述以出于说明和描述的目的来呈现，但并非旨在穷尽或限制本发明为所公开的形式。本领域技术人员会认识到可对上述实施方式做出改变而不脱离其宽泛的发明概念。因此，要理解，本发明并非限制于所公开的具体实施方式，而是覆盖了如所附权利要求所限定的本发明的精神和范围内的修改。

Claims (20)

1.一种用于对在解码器的多个相位输入处接收的数字脉冲进行解码的方法，数字脉冲是参考脉冲和至少一个数据脉冲，该方法包括：
检测在所述多个相位输入中的一个输入处接收的参考脉冲和在所述多个相位输入中的另一输入处接收的数据脉冲的出现；
比较参考脉冲的到达定时信息和数据脉冲的到达定时信息，以确定脉冲到达顺序序列；以及
在解码器的输出处提供已解码的二进制数据值，所述已解码的二进制数据值至少依赖于脉冲到达顺序序列。
2.如权利要求1所述的方法，其中所述比较也比较参考脉冲的终止定时信息和数据脉冲的终止定时信息，以便确定脉冲终止序列。
3.如权利要求2所述的方法，其中所述提供包括处理所述脉冲终止序列，并且其中所述已解码的二进制数据值依赖于所述脉冲终止序列。
4.如权利要求3所述的方法，进一步包括重复所述检测、比较和提供，以创建所述已解码的二进制数据值的至少一个序列。
5.如权利要求4所述的方法，进一步包括：
将所述已解码的二进制数据值的序列中的至少一个第一序列与掩码位进行比较，以提供处理使能信号；以及
处理所述已解码的二进制数据值的序列中的至少一个第二序列，以控制数字电路的功能，其中所述处理是响应于所述使能信号的。
6.如权利要求5所述的方法，其中所述功能是用于配置电路以在其上执行测试操作的测试功能。
7.一种带有以参考脉冲输入和数据脉冲输入的形式的至少两个相位输入的数字脉冲解码器，所述解码器包括：
相位指示器模块，具有耦接至参考脉冲输入和数据脉冲输入的输入，其中所述相位指示器模块具有定时信息输出，该定时信息输出提供指示在参考脉冲输入和数据脉冲输入上出现脉冲的上升和下降沿的逻辑值；以及
相位解码器模块，具有耦接至定时信息输出的输入和提供已解码的二进制数据值的输出，并且其中在操作中，所述相位解码器模块将在定时信息输出处的逻辑值中的至少两个逻辑值与表示施加到所述相位输入之一的脉冲的前沿和后沿的信号进行比较，以确定在所述相位输入上的脉冲到达顺序序列，以及从而提供所述已解码的二进制数据值。
8.如权利要求7所述的数字脉冲解码器，其中在操作中，响应于前沿和后沿在多个相位输入中的相应相位输入上被检测到，所述相位解码器模块比较在各定时信息输出处的各逻辑值。
9.如权利要求8所述的数字脉冲解码器，其中所述相位解码器模块比较在各定时信息输出处在所述参考脉冲输入上的参考脉冲的脉冲前沿和脉冲后沿时的逻辑值，以便提供所述已解码的二进制数据值。
10.如权利要求9所述的数字脉冲解码器，其中所述相位指示器模块包括成对互补锁存器，每对互补锁存器选择性地耦接至所述相位输入之一。
11.如权利要求7所述的数字脉冲解码器，其中所述相位解码器模块包括基于处理器的架构，响应于检测到脉冲前沿和脉冲后沿，处理在各定时信息输出处的各逻辑值。
12.如权利要求7所述的数字脉冲解码器，所述相位解码器模块包括基于锁存器的架构，响应于在所述相位输入中的至少一个上检测到脉冲前沿和脉冲后沿，处理在各定时信息输出处的各所述逻辑值。
13.一种可重配置电路，包括数字脉冲解码器和至少一个功能模块，该至少一个功能模块提供所述电路的至少一些输出，所述电路具有以参考脉冲输入和数据脉冲输入形式的至少两个相位输入，耦接至所述数字脉冲解码器和至少一个功能模块的输入，其中所述数字脉冲解码器包括：
相位指示器模块，具有耦接至所述参考脉冲输入和所述数据脉冲输入的输入，其中所述相位指示器模块具有定时信息输出，该定时信息输出提供指示在所述参考脉冲输入和所述数据脉冲输入上出现脉冲的上升沿及下降沿的逻辑值；以及
相位解码器模块，具有耦接至所述定时信息输出的输入以及提供已解码的二进制数据值的输出，并且其中在操作中，所述相位解码器模块将在所述定时信息输出处的所述逻辑值中的至少两个与表示施加至所述相位输入之一的脉冲的前沿和后沿的信号进行比较，从而确定在所述相位输入上的脉冲到达顺序序列并从而提供所述已解码的二进制数据值。
14.如权利要求13的所述可重配置电路，其中在操作中，响应于前沿和后沿在所述相位输入中的一个相应相位输入上被检测到，所述相位解码器模块比较在各所述定时信息输出处的各所述逻辑值。
15.如权利要求14的所述可重配置电路，其中所述相位解码器模块在所述参考脉冲输入上的参考脉冲的脉冲前沿和后沿时比较各所述信息输出处的各所述逻辑值，以便提供所述已解码的二进制数据值。
16.如权利要求15的所述可重配置电路，进一步包括测试模式选择器，该测试模式选择器的输入耦接至所述相位解码器模块的所述输出，并且其中所述相位解码器模块的所述输出耦接至测试模式选择器的输入，以及所述测试模式选择器的输出耦接至所述功能模块。
17.如权利要求16的所述可重配置电路，其中在操作中，所述测试模式选择器发送控制命令以将所述功能模块重配置成测试模式。
18.如权利要求17的所述可重配置电路，其中在操作中，所述测试模式选择器将所述已解码的二进制数据值中的第一数据值与掩码进行比较以确定掩码匹配，并且如果存在掩码匹配，所述测试模式选择器处理已解码的二进制数据值中的第二数据值，以确定和发送控制命令至所述功能模块。
19.如权利要求18的所述可重配置电路，其中所述测试模式选择器包括多个移位寄存器，每个移位寄存器与存储唯一数字掩码的掩码寄存器相关联。
20.如权利要求18的所述可重配置电路，其中所述功能模块以非测试模式操作，从而处理在所述相位输入处接收的数字数据直到所述控制命令被发送至所述功能模块。
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