CN111327333B - 解码电路 - Google Patents

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Abstract

本发明涉及一种解码电路，其中，该电路包括总线解码模块，总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块；边沿检测子模块根据数字电平信号生成起始沿触发信号和结束沿触发信号，边沿屏蔽子模块接受起始沿触发信号后触发脉宽检测子模块中的计数器开始清零计数，并在此后第一时间段内对边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽；边沿屏蔽子模块接受结束沿触发信号后触发脉宽检测子模块根据所述计数器的计数值对脉宽进行检测；通过对第一时间段内的信号进行屏蔽，实现抗干扰的效果。采用该种解码电路避免了干扰信号对解码准确性的影响，实现更精准地解码，具备稳定性好、成本低、适用广泛的特点。

Description

解码电路
技术领域
本发明涉及通信领域，尤其涉及编解码领域，具体涉及一种解码电路。
背景技术
在二总线通信领域，主控制器与各个从设备之间一般通过二线制总线连接。二线制总线实现了既供电又通信的功能，设备端的通信包含了解码部分以及回码部分，现有的解码方式都是通过较复杂的硬件电路以及较多的软件资源来实现。
图1为现有技术中一实现二总线通信的电路的原理图，该电路实现二总线通信主要是通过比较器CMP将输入信号VIN与阈值电压VTH进行比较，阈值电压VTH一般由外部电压分压产生。当VIN>VTH，第一比较器CMP输出的数字电平信号CMP_OUT的结果为高电平，反之，输出数字电平信号CMP_OUT为低电平。把数字电平信号CMP_OUT输入到单片机MCU进行解码处理，从而实现了二总线通信的功能。通过图1中的这种电路实现总线解码时，存在如下缺点：
1、若要实现相应功能，该解码电路外围需要额外设置的器件较多，并且比较阈值固定单一，在实际应用中不方便且生产成本较高；
2、现有的解码方式需要复杂的软件编程，通信速率也很难进一步提高，在某些应用下由于软件开销占用较多使得核心算法复杂度提升受限；
3、由于实际信号中会有许多毛刺，使得解码电路易受干扰信号影响，影响解码结果的准确性。
发明内容
本发明为了克服至少一个上述现有技术的缺点，提供了一种性能优越、解码精准、适应性佳的解码电路。
为了实现上述目的，本发明的解码电路具有如下构成：
该解码电路，其主要特点是，所述的解码电路包括总线解码模块，所述的总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块，所述脉宽检测子模块包括计数器；
所述的边沿检测子模块接受数字电平信号，根据所述的数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号、或根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号，并将所述起始沿触发信号和所述结束沿触发信号发送给所述的边沿屏蔽子模块；
所述的边沿屏蔽子模块接受所述的起始沿触发信号，由所述的边沿屏蔽子模块的第一输出端将所述的起始沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数；所述的边沿屏蔽子模块接受所述的结束沿触发信号，由所述的边沿屏蔽子模块的第二输出端将所述的结束沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块根据所述计数器的计数值对脉宽进行检测。
较佳地，所述的边沿屏蔽子模块在接受到所述的结束沿触发信号后的第二时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽。
更佳的，所述的脉宽检测子模块还包括临时寄存器；
所述的计数器的第一输出端构成所述的脉宽检测子模块的第一输出端，与所述的边沿屏蔽子模块的第一输入端相连接；
所述的临时寄存器的第一输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的临时寄存器的第二输入端与所述的计数器的第二输出端相连接，由所述的结束沿触发信号触发所述的临时寄存器获取所述的计数器中的计数值；
所述的临时寄存器的输出端构成所述的脉宽检测子模块的第二输出端，与所述的边沿屏蔽子模块的第二输入端相连接。
进一步地，所述的边沿屏蔽子模块包括第一计数值比较器、第二比较器、第一选择器、第二选择器、第三选择器、第一触发器、第一与门、第二与门、加法器、第二计数值比较器、第三比较器、第四选择器、第五选择器、第六选择器、第二触发器、第三与门及第四与门；
所述的第一计数值比较器的第一输入端与所述的第二计数值比较器的第一输入端共同构成所述的边沿屏蔽子模块的第一输入端；所述的第一计数值比较器的第二输入端与所述的第二比较器的第一输入端共同构成所述的边沿屏蔽子模块的第三输入端，接收系统预设的所述的第一时间段的时间；所述的加法器的第一输入端构成所述的边沿屏蔽子模块的第二输入端；所述的加法器的第二输入端与所述的第三比较器的第一输入端共同构成所述的边沿屏蔽子模块的第四输入端，接收系统预设的所述的第二时间段的时间；
所述的第二比较器的第二输入端接低电平，所述的第一计数值比较器的输出端与所述的第一选择器的选择端相连接，所述的第一选择器的第二输入端接高电平，所述的第一选择器的输出端与所述的第二选择器的第一输入端相连接，所述的第二选择器的第二输入端接低电平，所述的第二选择器的输出端与所述的第三选择器的第一输入端相连接，所述的第三选择器的第二输入端接高电平，所述的第三选择器的选择端与所述的第二比较器的输出端相连接，所述的第三选择器的输出端接所述的第一触发器的输入端，所述的第一触发器的时钟端接时钟信号，所述的第一触发器的输出端分别与所述的第一选择器的第一输入端、第一与门的第一输入端及第三与门的第一输入端相连接，所述的第一与门的第二输入端接所述的起始沿触发信号，所述的第一与门的输出端与所述的第二与门的第一输入端相连接，所述的第二与门的输出端构成所述的边沿屏蔽子模块的第一输出端，且所述的第二与门的输出端还与所述的第二选择器的选择端相连接；
所述的第三比较器的第二输入端接低电平，所述的加法器的输出端与所述的第二计数值比较器的第二输入端相连接，所述的第二计数值比较器的输出端与所述的第四选择器的选择端相连接，所述的第四选择器的第二输入端接高电平，所述的第四选择器的输出端与所述的第五选择器的第一输入端相连接，所述的第五选择器的第二输入端接低电平，所述的第五选择器的输出端与所述的第六选择器的第一输入端相连接，所述的第六选择器的第二输入端接高电平，所述的第六比较器的选择端与所述的第三比较器的输出端相连接，所述的第六比较器的输出端与所述的第二触发器的输入端相连接，所述的第二触发器的时钟端接时钟信号，所述的第二触发器的输出端分别与所述的第四选择器的第一输入端、第二与门的第二输入端及所述的第四与门的第二输入端相连接，所述的第三与门的第二输入端接所述的结束沿触发信号，所述的第三与门的输出端与所述的第四与门的第一输入端相连接，所述的第四与门的输出端构成所述的边沿屏蔽子模块的第二输出端，且所述的第四与门的输出端还与所述的第五选择器的选择端相连接。
进一步地，所述的总线解码模块还包括电平检测子模块与电平脉宽测量子模块中的至少一个子模块及中断产生子模块；
当所述的总线解码模块包括所述的电平检测子模块时，所述的电平检测子模块的第一输入端接收系统预设的总线电平检测时间，所述的电平检测子模块的第二输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平检测子模块的第三输入端接收所述的数字电平信号，所述的电平检测子模块生成总线电平检测完成中断信号，并由所述的电平检测子模块的第一输出端将所述的总线电平检测完成中断信号输送至所述的中断产生子模块的第一输入端；
当所述的总线解码模块包括所述的电平脉宽测量子模块时，所述的脉宽检测子模块还包括减法单元，所述的计数器的第三输出端与所述的减法单元的第一输入端相连接，所述的临时寄存器的输出端与所述的减法单元的第二输入端相连接，所述的减法单元的输出端构成所述的脉宽检测子模块的第三输出端；
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接；所述的电平脉宽测量子模块的第三输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平脉宽测量子模块的第四输入端与所述的边沿屏蔽子模块的第一输出端相连接；所述的电平脉宽测量子模块生成总线低电平脉冲检测完成中断信号及总线高电平脉冲检测完成中断信号，并由所述的电平脉宽测量子模块的第一输出端将所述的总线低电平脉冲检测完成中断信号输送至所述的中断产生子模块的第二输入端，由所述的电平脉宽测量子模块的第二输出端将所述的总线高电平脉冲检测完成中断信号输送至所述的中断产生子模块的第三输入端。
更进一步地，所述的总线解码模块还包括电平超时检测子模块，所述的电平超时检测子模块的第一输入端接收系统预设的高电平的超时时间阈值，所述的电平超时检测子模块的第二输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平超时检测子模块的第三输入端接收系统预设的低电平的超时时间阈值，所述的电平超时检测子模块的第四输入端与所述的脉宽检测子模块的第一输出端相连接；
所述的电平超时检测子模块生成高电平超时中断信号及低电平超时中断信号，并由所述的电平超时检测子模块的第一输出端将所述的高电平超时中断信号输送至所述的中断产生子模块的第四输入端，由所述的电平超时检测子模块的第二输出端将所述的低电平超时中断信号输送至所述的中断产生子模块的第五输入端。
更进一步地，所述的电平超时检测子模块包括第三计数值比较器、高电平超时检测单元、第四计数值比较器及低电平超时检测单元；
所述的第三计数值比较器的第一输入端构成所述的电平超时检测子模块的第一输入端，所述的第三计数值比较器的第二输入端构成所述的电平超时检测子模块的第二输入端，所述的第三计数值比较器的输出端与所述的高电平超时检测单元的输入端相连接，所述的高电平超时检测单元的输出端构成所述的电平超时检测子模块的第一输出端；
所述的第四计数值比较器的第一输入端构成所述的电平超时检测子模块的第三输入端，所述的第四计数值比较器的第二输入端构成所述的电平超时检测子模块的第四输入端，所述的第四计数值比较器的输出端与所述的低电平超时检测单元的输入端相连接，所述的低电平超时检测单元的输出端构成所述的电平超时检测子模块的第二输出端。
更进一步地，所述的总线解码模块还包括寄存器读写子模块，所述的寄存器读写子模块向所述的边沿屏蔽子模块发送系统预设的所述的第一时间段的时间及系统预设的所述的第二时间段的时间，向所述的电平超时检测子模块发送所述的系统预设的高电平的超时时间阈值及所述的系统预设的低电平的超时时间阈值；
当所述的总线解码模块包括所述的电平检测子模块时，所述的寄存器读写子模块向所述的电平检测子模块发送所述的系统预设的总线电平检测时间。
更进一步地，所述的解码电路还包括第一比较器及中央处理器；
所述的第一比较器的第一输入端与输入电压相连接，所述的第一比较器的第二输入端与系统预设的阈值电压相连接，所述的第一比较器的输出端向所述的总线解码模块发送所述的数字电平信号，所述的中央处理器同时与所述的寄存器读写子模块及所述的中断产生子模块相连接。
更进一步地，所述的电平检测子模块包括第五计数值比较器及总线电平检测单元；
所述的第五计数值比较器的第一输入端构成所述的电平检测子模块的第一输入端，所述的第五计数值比较器的第二输入端构成所述的电平检测子模块的第二输入端，所述的第五计数值比较器的输出端与所述的总线电平检测单元的第一输入端相连接，所述的总线电平检测单元的第二输入端构成所述的电平检测子模块的第三输入端，所述的总线电平检测单元的第一输出端构成所述的电平检测子模块的第一输出端，所述的总线电平检测单元的第二输出端与所述的寄存器读写子模块的第一输入端相连接。
更进一步地，所述的电平脉宽测量子模块包括总线低电平脉冲宽度测量单元及总线高电平脉冲宽度测量单元；
当所述的边沿检测子模块根据所述数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号时：
所述的总线高电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第一输入端，所述的总线高电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第二输入端，所述的总线高电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第二输出端，所述的总线高电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第二输入端相连接；
所述的总线低电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第三输入端，所述的总线低电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第四输入端，所述的总线低电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第一输出端，所述的总线低电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第三输入端相连接；
当所述的边沿检测子模块根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号时：
所述的总线低电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第一输入端，所述的总线低电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第二输入端，所述的总线低电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第一输出端，所述的总线低电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第二输入端相连接；
所述的总线高电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第三输入端，所述的总线高电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第四输入端，所述的总线高电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第二输出端，所述的总线高电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第三输入端相连接。
较佳的，所述的边沿检测子模块包括起始沿检测单元及结束沿检测单元；
所述的起始沿检测单元的输入端及所述的结束沿检测单元的输入端共同构成所述的边沿检测子模块的输入端，接收所述的数字电平信号；
所述的起始沿检测单元用于将所述的起始沿触发信号发送给所述的边沿屏蔽子模块；所述的结束沿检测单元用于将所述的结束沿触发信号发送给所述的边沿屏蔽子模块。
较佳的，所述的总线解码模块还包括电平检测子模块及中断产生子模块；
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的电平脉宽测量子模块在接收到所述的结束沿触发信号时，读取所述的计数器的计数值，根据所述计数器的计数值获取所述的脉宽检测子模块检测到的脉宽，并将所述的脉宽输送给所述的中断产生子模块。
本发明的解码电路中的边沿屏蔽子模块在接收起始沿触发信号后触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数，通过对接收到起始沿触发信号后的一段时间内的信号进行屏蔽，避免了干扰信号对脉宽检测子模块计时准确性的影响，实现更精准地解码。采用本发明的解码电路具备稳定性好、成本低、适用广泛的特点。
附图说明
图1为现有技术中实现二总线通信的电路的原理图。
图2为一实施例中本发明的解码电路的原理图。
图3为一实施例中本发明的总线解码模块的原理图。
图4为一实施例中本发明的边沿屏蔽子模块的原理图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
如图2至4所示，本发明的解码电路包括总线解码模块，所述的总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块，所述脉宽检测子模块包括计数器；
所述的边沿检测子模块接受数字电平信号CMP_OUT，根据所述数字电平信号CMP_OUT的上升沿生成起始沿触发信号根据所述数字电平信号CMP_OUT的下降沿生成结束沿触发信号、或根据所述数字电平信号CMP_OUT的下降沿生成起始沿触发信号根据所述数字电平信号CMP_OUT的上升沿生成结束沿触发信号，并将所述起始沿触发信号和所述结束沿触发信号发送给所述的边沿屏蔽子模块；
所述的边沿屏蔽子模块接受所述的起始沿触发信号，由所述的边沿屏蔽子模块的第一输出端将所述的起始沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数；经过第一时间段后，所述的边沿屏蔽子模块接受所述的结束沿触发信号，由所述的边沿屏蔽子模块的第二输出端将所述的结束沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块根据所述计数器的计数值对脉宽进行检测。
在该实施例中，所述的边沿屏蔽子模块在接受到所述的结束沿触发信号后的第二时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽。
在该实施例中，所述的脉宽检测子模块中的计数器在接收到一个起始沿触发信号后开始计时，直至接收到下一个所述的起始沿触发信号后开始重新计时。
在该实施例中，由于所述的边沿屏蔽子模块在接受到一个起始沿触发信号后，对其后第一时间段的所有信号进行屏蔽，这样可有效滤除该起始沿触发信号后的毛刺等干扰信号，避免对计数器的误触发，使得计数更为准确。同时，由于所述的边沿屏蔽子模块在接受到一个结束沿触发信号后，对其后第二时间段的所有信号进行信号进行屏蔽，这样可有效滤除该结束沿触发信号后的毛刺等干扰信号，避免该结束沿触发信号后的干扰信号对脉宽检测子模块的误触发。即在该实施例中，分别在将起始沿触发信号和结束沿触发信号发送给脉宽检测子模块后，滤除了相应的起始沿触发信号和结束沿触发信号后一定时间段内的信号，避免了毛刺信号等干扰信号导致的误触发。
在该实施例中，所述的脉宽检测子模块还包括临时寄存器；
所述的计数器的第一输出端构成所述的脉宽检测子模块的第一输出端，与所述的边沿屏蔽子模块的第一输入端相连接；
所述的临时寄存器的第一输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的临时寄存器的第二输入端与所述的计数器的第二输出端相连接，由所述的结束沿触发信号触发所述的临时寄存器获取所述的计数器中的计数值；
所述的临时寄存器的输出端构成所述的脉宽检测子模块的第二输出端，与所述的边沿屏蔽子模块的第二输入端相连接。
在该实施例中，所述的边沿屏蔽子模块包括第一计数值比较器、第二比较器、第一选择器MUX1、第二选择器MUX2、第三选择器MUX3、第一触发器、第一与门、第二与门、加法器、第二计数值比较器、第三比较器、第四选择器MUX4、第五选择器MUX5、第六选择器MUX6、第二触发器、第三与门及第四与门；
所述的第一计数值比较器的第一输入端与所述的第二计数值比较器的第一输入端共同构成所述的边沿屏蔽子模块的第一输入端，用于接收所述的脉宽检测子模块输出的计数值；所述的第一计数值比较器的第二输入端与所述的第二比较器的第一输入端共同构成所述的边沿屏蔽子模块的第三输入端，用于接收系统预设的所述的第一时间段的时间LOW_BLOCK；所述的加法器的第一输入端构成所述的边沿屏蔽子模块的第二输入端；所述的加法器的第二输入端与所述的第三比较器的第一输入端共同构成所述的边沿屏蔽子模块的第四输入端，用于接收系统预设的所述的第二时间段的时间HIGH_BLOCK；
所述的第二比较器的第二输入端接低电平，所述的第一计数值比较器的输出端与所述的第一选择器MUX1的选择端相连接，所述的第一选择器MUX1的第二输入端接高电平，所述的第一选择器MUX1的输出端与所述的第二选择器MUX2的第一输入端相连接，所述的第二选择器MUX2的第二输入端接低电平，所述的第二选择器MUX2的输出端与所述的第三选择器MUX3的第一输入端相连接，所述的第三选择器MUX3的第二输入端接高电平，所述的第三选择器MUX3的选择端与所述的第二比较器的输出端相连接，用于接收第二比较器输出的起始沿屏蔽除能信号LBLOCK_DISAB，所述的第三选择器MUX3的输出端接所述的第一触发器的输入端，所述的第一触发器的时钟端接时钟信号CLK，所述的第一触发器的输出端用于输出起始沿屏蔽信号LBLOCK_D，并分别与所述的第一选择器MUX1的第一输入端、第一与门的第一输入端及第三与门的第一输入端相连接，所述的第一与门的第二输入端接所述的起始沿触发信号，所述的第一与门的输出端与所述的第二与门的第一输入端相连接，所述的第二与门的输出端构成所述的边沿屏蔽子模块的第一输出端，且所述的第二与门的输出端还与所述的第二选择器MUX2的选择端相连接；
所述的第三比较器的第二输入端接低电平，所述的加法器的输出端与所述的第二计数值比较器的第二输入端相连接，所述的第二计数值比较器的输出端与所述的第四选择器MUX4的选择端相连接，所述的第四选择器MUX4的第二输入端接高电平，所述的第四选择器MUX4的输出端与所述的第五选择器MUX5的第一输入端相连接，所述的第五选择器MUX5的第二输入端接低电平，所述的第五选择器MUX5的输出端与所述的第六选择器MUX6的第一输入端相连接，所述的第六选择器MUX6的第二输入端接高电平，所述的第六比较器的选择端与所述的第三比较器的输出端相连接，用于接收第三比较器输出的结束沿屏蔽除能信号HBLOCK_DISAB，所述的第六比较器的输出端与所述的第二触发器的输入端相连接，所述的第二触发器的时钟端接时钟信号CLK，所述的第二触发器的输出端用于输出结束沿屏蔽信号HBLOCK_D，并分别与所述的第四选择器MUX4的第一输入端、第二与门的第二输入端及所述的第四与门的第二输入端相连接，所述的第三与门的第二输入端接所述的结束沿触发信号，所述的第三与门的输出端与所述的第四与门的第一输入端相连接，所述的第四与门的输出端构成所述的边沿屏蔽子模块的第二输出端，且所述的第四与门的输出端还与所述的第五选择器MUX5的选择端相连接。
如图4所示，所述的第一触发器的复位端及第二触发器的复位端分别接一复位信号的取反信号rstn。
该实施例中，该边沿屏蔽子模块与寄存器读写子模块相连接，由寄存器读写子模块为其提供系统预设的所述的第一时间段的时间LOW_BLOCK及系统预设的所述的第二时间段的时间HIGH_BLOCK，通过该边沿屏蔽子模块的电路结构可使得该边沿屏蔽子模块在接收到边沿检测子模块输出的起始沿触发信号后，在系统预设的所述的第一时间段的时间LOW_BLOCK内无论输入信号如何变化，经过该模块输出后只有一个起始沿触发信号，即把设定时间内的任何干扰信号都进行滤除；同理，该边沿屏蔽子模块在接收到边沿检测子模块输出的结束沿触发信号后，在系统预设的所述的第二时间段的时间HIGH_BLOCK内无论输入信号如何变化，经过该模块输出后只有一个结束沿触发信号。
该实施例中的计数器每检测到一个起始沿触发信号，就会将计数值进行清零，并重新开始计数，该计数器用于计时，通过把设定时间内的任何干扰信号都滤除，避免了毛刺信号误触发计数器，导致计数器清零，使得解码不正确。
在该实施例中，所述的总线解码模块还包括电平检测子模块与电平脉宽测量子模块中的至少一个子模块及中断产生子模块；
当所述的总线解码模块包括所述的电平检测子模块时，所述的电平检测子模块的第一输入端接收系统预设的总线电平检测时间PRESET_TIME，所述的电平检测子模块的第二输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平检测子模块的第三输入端接收所述的数字电平信号CMP_OUT，所述的电平检测子模块生成总线电平检测完成中断信号irq2_tmp，并由所述的电平检测子模块的第一输出端将所述的总线电平检测完成中断信号irq2_tmp输送至所述的中断产生子模块的第一输入端；
当所述的总线解码模块包括所述的电平脉宽测量子模块时，所述的脉宽检测子模块还包括减法单元，所述的计数器的第三输出端与所述的减法单元的第一输入端相连接，所述的临时寄存器的输出端与所述的减法单元的第二输入端相连接，所述的减法单元的输出端构成所述的脉宽检测子模块的第三输出端；
该电平检测子模块可采集数字电平信号CMP_OUT的某一时刻的电平状态，具体采集哪一时刻的电平状态，可通过对寄存器读写模块的参数——总线电平检测时间PRESET_TIME进行调节来进行设置，该电平检测子模块采集到相应的电平状态后产生对应标识保存在寄存器里。
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接；所述的电平脉宽测量子模块的第三输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平脉宽测量子模块的第四输入端与所述的边沿屏蔽子模块的第一输出端相连接；所述的电平脉宽测量子模块生成总线低电平脉冲检测完成中断信号irq1_tmp1及总线高电平脉冲检测完成中断信号irq1_tmp2，并由所述的电平脉宽测量子模块的第一输出端将所述的总线低电平脉冲检测完成中断信号irq1_tmp1输送至所述的中断产生子模块的第二输入端，由所述的电平脉宽测量子模块的第二输出端将所述的总线高电平脉冲检测完成中断信号irq1_tmp2输送至所述的中断产生子模块的第三输入端。
该电平脉宽测量子模块可对低电平脉冲宽度以及高电平脉冲宽度的时间进行测量，测量完成后根据测量结果产生对应标识存入寄存器读写子模块；所述的寄存器读写子模块还与所述的中央处理器CPU进行信息交互，所述的中断产生子模块的输出端与所述的中央处理器CPU相连接，中断产生子模块根据接收到的信号生成相应的总线电平脉冲检测完成中断信号irq1、总线电平检测完成中断信号irq2及总线电平超时中断信号irq3等信号发送给中央处理器CPU。
当电路中同时设置了电平检测子模块与电平脉宽测量子模块时，可以同时兼容使用这两种检测方式的协议，适用范围更广。
在该实施例中，所述的总线解码模块还包括电平超时检测子模块，所述的电平超时检测子模块的第一输入端与所述的寄存器读写子模块的输出端相连接，接收所述的寄存器读写子模块输出的系统预设的高电平的超时时间阈值HOVER_TIME，所述的电平超时检测子模块的第二输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平超时检测子模块的第三输入端与所述的寄存器读写子模块的输出端相连接，接收所述的寄存器读写子模块输出的系统预设的低电平的超时时间阈值LOVER_TIME，所述的电平超时检测子模块的第四输入端与所述的脉宽检测子模块的第一输出端相连接；
所述的电平超时检测子模块生成高电平超时中断信号irq3_tmp2及低电平超时中断信号irq3_tmp1，并由所述的电平超时检测子模块的第一输出端将所述的高电平超时中断信号irq3_tmp2输送至所述的中断产生子模块的第四输入端，由所述的电平超时检测子模块的第二输出端将所述的低电平超时中断信号irq3_tmp1输送至所述的中断产生子模块的第五输入端。
该电平超时检测子模块用于判断第一比较器CMP输出的高电平或低电平时间是否超时，用户可通过对寄存器读写子模块的编辑，设置高电平的超时时间阈值HOVER_TIME及低电平的超时时间阈值LOVER_TIME，并将高电平的超时时间阈值及低电平的超时时间阈值输送至所述的电平超时检测子模块，由电平超时检测子模块将测量到的高电平的持续时间及低电平的持续时间与高电平的超时时间阈值及低电平的超时时间阈值进行比对，实现相应判断，如果超时则产生对应信号到中断产生子模块，提示当前采集到的信号存在问题，中断产生子模块跳过与当前信号对应的解码操作，直至接收到后一个正常信号后，再重新开始执行相应的解码操作，进一步确保了解码的正确性。
在该实施例中，所述的电平超时检测子模块包括第三计数值比较器、高电平超时检测单元、第四计数值比较器及低电平超时检测单元；
所述的第三计数值比较器的第一输入端构成所述的电平超时检测子模块的第一输入端，所述的第三计数值比较器的第二输入端构成所述的电平超时检测子模块的第二输入端，所述的第三计数值比较器的输出端与所述的高电平超时检测单元的输入端相连接，所述的高电平超时检测单元的输出端构成所述的电平超时检测子模块的第一输出端；
所述的第四计数值比较器的第一输入端构成所述的电平超时检测子模块的第三输入端，所述的第四计数值比较器的第二输入端构成所述的电平超时检测子模块的第四输入端，所述的第四计数值比较器的输出端与所述的低电平超时检测单元的输入端相连接，所述的低电平超时检测单元的输出端构成所述的电平超时检测子模块的第二输出端。
在该实施例中，所述的总线解码模块还包括寄存器读写子模块，所述的寄存器读写子模块向所述的边沿屏蔽子模块发送系统预设的所述的第一时间段的时间LOW_BLOCK及系统预设的所述的第二时间段的时间HIGH_BLOCK，向所述的电平超时检测子模块发送所述的系统预设的高电平的超时时间阈值HOVER_TIME及所述的系统预设的低电平的超时时间阈值LOVER_TIME；
当所述的总线解码模块包括所述的电平检测子模块时，所述的寄存器读写子模块向所述的电平检测子模块发送所述的系统预设的总线电平检测时间PRESET_TIME。
如图2所示，在该实施例中，所述的解码电路包括第一比较器CMP及中央处理器CPU；
所述的第一比较器CMP的第一输入端与输入电压VIN相连接，所述的第一比较器CMP的第二输入端与系统预设的阈值电压VTH相连接，所述的第一比较器的输出端与所述的总线解码模块相连接，所述的第一比较器CMP的输出端向所述的总线解码模块发送所述的数字电平信号CMP_OUT，所述的中央处理器CPU同时与所述的寄存器读写子模块及所述的中断产生子模块相连接。所述的总线解码模块与所述的中央处理器CPU进行信息交互。
用户可通过控制中央处理器CPU改变总线解码模块中的系统预设的阈值电压VTH，经过第一比较器CMP的输出信号(即第一比较器输出的数字电平信号CMP_OUT)输出到总线解码模块。
在该实施例中，所述的电平检测子模块包括第五计数值比较器及总线电平检测单元；
所述的第五计数值比较器的第一输入端构成所述的电平检测子模块的第一输入端，所述的第五计数值比较器的第二输入端构成所述的电平检测子模块的第二输入端，所述的第五计数值比较器的输出端与所述的总线电平检测单元的第一输入端相连接，所述的总线电平检测单元的第二输入端构成所述的电平检测子模块的第三输入端，所述的总线电平检测单元的第一输出端构成所述的电平检测子模块的第一输出端，所述的总线电平检测单元的第二输出端与所述的寄存器读写子模块的第一输入端相连接。
所述的电平检测子模块的工作原理为由第五计数值比较器从计数器处获得当前周期经历的时间(通过计数值表示对应的时间)，将该时间与系统预设的总线电平检测时间PRESET_TIME进行比较(该实施例中，总线电平检测时间PRESET_TIME可通过对寄存器读写子模块中的参数进行修改来进行设置)，然后当该时间到达系统预设的总线电平检测时间PRESET_TIME时，由总线电平检测单元采集当前时刻下数字电平信号CMP_OUT的电平状态，生成对应的总线电平检测完成中断信号irq2_tmp发送给中断产生子模块进行解码。
上述实施例中所选用的第一计数值比较器、第二计数值比较器、第三计数值比较器、第四计数值比较器及第五计数值比较器均可替换为减法器来执行相应功能。
在该实施例中，所述的电平脉宽测量子模块包括总线低电平脉冲宽度测量单元及总线高电平脉冲宽度测量单元；
图3中绘制了当所述的边沿检测子模块根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号时的电路图，其结构如下：
所述的总线低电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第一输入端，所述的总线低电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第二输入端，所述的总线低电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第一输出端，向所述的中断产生模块输送总线低电平脉冲检测完成中断信号irq1_tmp1，所述的总线低电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第二输入端相连接；
所述的总线高电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第三输入端，所述的总线高电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第四输入端，所述的总线高电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第二输出端，向所述的中断产生模块输送总线高电平脉冲检测完成中断信号irq1_tmp2，所述的总线高电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第三输入端相连接；
假如起始沿为下降沿，结束沿为上升沿时，所述的总线低电平脉冲宽度测量模块与计数器及边沿屏蔽字模块相连接，计数器在接收到去干扰后的起始沿信号(即屏蔽后的起始沿)后开始计数，当该总线低电平脉冲宽度测量模块接收到去干扰处理后的结束沿信号(即屏蔽后的结束沿)时读取该时刻时计数器中的数值，即可获得低电平脉冲宽度。相应的，计数器在接收到去干扰后的起始沿信号后开始计数，并将计数值输送至减法单元，临时寄存器在接收去干扰处理后的结束沿信号时获取计数器在该时刻的数值，并将相应数值传输给减法单元，减法单元对从计数器中接收到的数值与从临时寄存器中获得的数值进行相减，而总线高电平脉冲宽度测量单元在接收到去干扰处理后的起始沿信号时，读取减法单元中的数据，获取高电平的脉冲宽度。
而在其他实施例中，当所述的边沿检测子模块根据所述数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号时，其结构如下(由于这种模式的工作原理与上述模式下的工作原理类似，因此，下面仅对该种情况下的电路结构进行描述，而对其工作原理则不再赘述)：
所述的总线高电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第一输入端，所述的总线高电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第二输入端，所述的总线高电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第二输出端，所述的总线高电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第二输入端相连接；
所述的总线低电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第三输入端，所述的总线低电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第四输入端，所述的总线低电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第一输出端，所述的总线低电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第三输入端相连接。
在该实施例中，所述的边沿检测子模块包括起始沿检测单元及结束沿检测单元；
所述的起始沿检测单元的输入端及所述的结束沿检测单元的输入端共同构成所述的边沿检测子模块的输入端，接收所述的数字电平信号CMP_OUT；
所述的起始沿检测单元用于将所述的起始沿触发信号发送给所述的边沿屏蔽子模块；所述的结束沿检测单元用于将所述的结束沿触发信号发送给所述的边沿屏蔽子模块。即由边沿检测子模块检测输入至该模块中的数字电平信号CMP_OUT，得到所述的起始沿触发信号和所述结束沿触发信号；此时的信号中除了有用的信号外还包括了毛刺信号，这种毛刺信号会对译码结果造成干扰，而毛刺信号一般位于信号前期部分，本技术方案中通过边沿屏蔽子模块屏蔽在接收到起始沿触发信号后，对其后第一时间段内的信号进行屏蔽，同时，在接收到结束沿触发信号后，对其后第二时间段内的信号进行屏蔽，避免了毛刺信号带来的干扰。
在其他实施例中，所述的总线解码模块可包括边沿检测子模块、边沿屏蔽子模块、脉宽检测子模块、电平检测子模块及中断产生子模块，由于其他模块的连接方式与上述实施例中的连接方式基本一致，此处不再赘述，而对其中的电平检测子模块及与其连接的一些模块的连接关系进行进一步地说明：
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的电平脉宽测量子模块在接收到所述的结束沿触发信号时，读取所述的计数器的计数值，根据所述计数器的计数值获取所述的脉宽检测子模块检测到的脉宽，并将所述的脉宽输送给所述的中断产生子模块。
采用这种结构的电平脉宽测量子模块，只需读取起始沿触发信号至结束沿触发信号之间的电平脉宽，而不用读取结束沿触发信号至起始沿触发信号之间的脉宽，就可进行解码；因此，相应的边沿屏蔽子模块仅需在接受起始沿触发信号，触发所述的脉宽检测子模块的计数器开始清零计数后，对此后的第一时间段内的信号进行屏蔽，即可进行正确解码，而不需要在第一时间段后，对接收到结束沿触发信号后的第二时间段内的信号进行屏蔽，也可有效、正确地进行解码。这一点与上面那个实施例中的电平脉宽测量子模块存在很大不同，上面那个实施例中的电平脉宽测量子模块会同时对起始沿触发信号至结束沿触发信号之间的电平脉宽以及结束沿触发信号至起始沿触发信号之间的脉宽进行读取，来进行解码。
图3的实施例中的解码电路满足将以前四线制总线的方式(二供电二通讯)改为二线制总线解码的方式，通过第一比较器CMP将输入电压VIN转为方波脉冲信号(即数字电平信号)，然后通过对数字电平信号中的下降沿和上升沿进行检测和计数，获取高、低电平的宽度或某一时刻的电平状态进而进行解码。通过设置边沿屏蔽子模块避免了数字电平信号中存在的毛刺信号导致的误触发(即因为产生的毛刺信号导致计数器重新计数)，具体而言就是当计数开始时，先屏蔽一段时间让计数器不清零重新计数(因为往往一般是信号前期毛刺比较多)。在该实施例中的解码电路的具体实施过程中，可对采集到的电平信号进行检测，判断检测到的电平是否有前后一致，一致则计数准确，不一致则认为有毛刺则计数清零重新计数。进一步地确保解码的准确性。
该解码电路可有效解决现有技术中的解码电路存在的实现复杂及成本高的问题，有效降低外围硬件的复杂性，降低成本，并将原来需要软件执行的操作，由硬件结构来实现，简化了软件代码编程，提升了中央处理器工作可靠性，降低了中央处理器的占用率，使得整体运行功耗降低。
由于该电路中设置了边沿屏蔽子模块，因此可增强了抗干扰能力，同时电路中设置了寄存器读写子模块，由寄存器读写子模块为解码电路提供相关参数，使得用户可通过中央处理器CPU对寄存器读写子模块中的相关参数进行设置，以便灵活地调整解码方式，适用于各种不同协议应用。且该实施例中的解码电路包含了三种解码方式，中央处理器CPU可以通过寄存器分别使能及除能，自动实现解码功能，具备一定的容错处理能力，解码后数据传输给CPU，大幅降低了中央处理器CPU的运行工作，降低了整体功耗，电路集成了阈值可配置寄存器和总线解码模块，阈值电压VTH配置值可通过CPU随时操作，从而实现动态调整。本发明中的解码电路具备使用便捷，实现了综合成本的优化的特点。
为了便于理解，下面结合图3、4进一步地对上述实施例中的解码电路中的总线解码模块的工作原理进行说明：
在该实施例中，可通过中央处理器CPU对寄存器读写子模块的参数进行配置，实现系统预设的阈值电压的设置。
(1)由于总线上长线满载时存在电容电感效应，在每次电平翻转时会产生振铃现象。这样经第一比较器CMP比较后输出的数字电平信号CMP_OUT的波形并不是理想无毛刺的，该实施例中通过边沿屏蔽子模块屏蔽这些毛刺，有效的屏蔽由于振铃现象产生的毛刺。图4中绘制了该边沿屏蔽子模块的内部电路，其工作原理如下：
第二比较器将系统预设的所述的第一时间段的时间LOW_BLOCK与低电平0进行比较，当两者相等时，第二比较器输出的起始沿屏蔽除能信号LBLOCK_DISAB为高电平，此时，第三选择器MUX3输出1’b1，经第一触发器延迟一拍后输出的起始沿屏蔽信号LBLOCK_D为1’b1，经过第一与门及第二与门后，输出起始沿触发信号，此时第二与门输出的信号并未滤除第一时间段内的任意信号，即并未产生屏蔽作用。
同理，第三比较器将系统预设的所述的第二时间段的时间HIGH_BLOCK与低电平0进行比较，当两者相等时，第三比较器输出的结束沿屏蔽除能信号HBLOCK_DISAB为高电平，此时，第六选择器输出1’b1，经第二触发器延迟一拍后输出的结束沿屏蔽信号HBLOCK_D为1’b1，经过第三与门及第四与门后，输出结束沿触发信号，此时第四与门输出的信号并未滤除第二时间段内的任意信号，即并未产生屏蔽作用；
综上所述，当系统预设的所述的第一时间段的时间LOW_BLOCK和系统预设的所述的第二时间段的时间HIGH_BLOCK为0时，相应的屏蔽信号就不会使能，也就不能屏蔽毛刺。
而默认状态下起始沿屏蔽除能信号LBLOCK_DISAB＝1’b1，起始沿屏蔽信号LBLOCK_D＝1’b1，当系统预设的所述的第一时间段的时间LOW_BLOCK不等于0后，脉宽检测子模块中的计数器检测到第一个经屏蔽后的起始沿信号(就是第一个原起始沿信号)时清零并开始计数，此时，该边沿屏蔽子模块接收到的计数值与系统预设的所述的第一时间段的时间LOW_BLOCK不相等，第一选择器输出的起始沿屏蔽信号LBLOCK_D的值(1’b1)，此时第二与门输出的信号并未滤除任意信号，当检测到一个起始沿触发信号后的另一个起始沿触发信号(该起始沿触发信号并非是触发信号而是需要滤除的干扰信号)时，第二选择器MUX2的输出由1’b1变成1’b0，由于起始沿屏蔽除能信号LBLOCK_DISAB为1’b0，第三选择器MUX3选择第二选择器MUX2的输出信号作为输出信号，于是，起始沿屏蔽信号LBLOCK_D由1’b1变成1’b0；当计数值计到与系统预设的所述的第一时间段的时间LOW_BLOCK的值相等时，第一选择器MUX1输出1’b1，此时屏蔽作用仍使能，就检测不到第一时间段内的信号，那么第二选择器MUX2输出第一选择器MUX1输出的输出信号(1’b1)，第三选择器MUX3输出第二选择器MUX2输出的输出信号(1’b1)，于是，起始沿屏蔽信号LBLOCK_D由1’b0变成1’b1；
相应的，默认状态下结束沿屏蔽除能信号HBLOCK_DISAB＝1’b1，结束沿屏蔽信号HBLOCK_D＝1’b1，当系统预设的所述的第二时间段的时间HIGH_BLOCK的值不等于0后，一开始，系统预设的所述的第二时间段的时间HIGH_BLOCK的值加临时寄存器值输出的值(在检测到结束沿时将计数值保存在临时寄存器中)的和与计数值不相等时，第四选择器MUX4输出结束沿屏蔽信号HBLOCK_D的值(1’b1)，此时，第四与门输出的信号并未滤除任意信号，当检测到第一个结束沿触发信号时，第五选择器MUX5的输出由1’b1变成1’b0，由于结束沿屏蔽除能信号HBLOCK_DISAB为1’b0，第六选择器MUX6选择第五选择器MUX5的输出信号作为输出，于是，结束沿屏蔽信号HBLOCK_D由1’b1变成1’b0；当计数值计到与系统预设的所述的第二时间段的时间HIGH_BLOCK的值加临时寄存器的值的和相等时，第四选择器MUX4输出1’b1，此时屏蔽作用仍使能，就检测不到屏蔽后的结束沿，那么第五选择器MUX5输出第四选择器MUX4的输出(1’b1)，第六选择器MUX6输出第五选择器MUX5的输出(1’b1)，于是，结束沿屏蔽信号HBLOCK_D由1’b0变成1’b1；
当起始沿屏蔽信号LBLOCK_D和结束沿屏蔽信号HBLOCK_D均由1’b1变成1’b0后，经两级与门，第二与门与第四与门分别在相应的时间段内输出的信号就一直为0，此时，边沿屏蔽子模块起作用了；而当起始沿屏蔽信号LBLOCK_D和结束沿屏蔽信号HBLOCK_D由1’b0变成1’b1时，第二与门与第四与门就分别输出从边沿检测子模块接收到的起始沿触发信号和结束沿触发信号，边沿屏蔽关闭，不起屏蔽作用。
(2)在经过上述第(1)步的边沿屏蔽操作后，当计数器计到总线结束沿时，通过总线低电平脉冲宽度测量单元将低电平脉宽值保存至寄存器读写模块中，并产生总线低电平脉冲检测完成中断信号irq1_tmp1；计数器继续往后计数，计到下一比特总线起始沿时，通过总线高电平脉冲宽度测量单元将计数值减去之前低电平脉宽值得到高电平脉宽值并将该值保存至寄存器读写模块中，通是产生总线高电平脉冲检测完成中断信号irq1_tmp2；总线低电平脉冲检测完成中断信号irq1_tmp1与总线高电平脉冲检测完成中断信号irq1_tmp2经中断产生子模块中的或逻辑产生总线电平脉冲检测完成中断信号irq1，并发送给中央处理器CPU，CPU响应中断后可以读取寄存器读写子模块中保存的高/低电平脉宽值。
(3)在经过上述第(1)步的边沿屏蔽操作后，第四计数值比较器将计数值与寄存器读写模块中设置的低电平的超时时间阈值LOVER_TIME进行比较，若二者相等，表明数字电平信号CMP_OUT持续低电平时间达到寄存器读写子模块设置的低电平的超时时间阈值LOVER_TIME，此时，低电平超时检测单元产生低电平超时中断信号irq3_tmp1，计数器继续计数，当计到结束沿时，将计数值保存至临时寄存器中，第三计数值比较器将计数值与寄存器读写模块中设置的高电平的超时时间阈值HOVER_TIME的值减临时寄存器输出的值的差值进行比较，若二者相等，表面数字电平信号CMP_OUT持续高电平时间达到寄存器读写子模块设置的高电平的超时时间阈值HOVER_TIME，高电平超时检测单元产生高电平超时中断信号irq3_tmp2，低电平超时中断信号irq3_tmp1与高电平超时中断信号irq3_tmp2经中断产生子模块中的或逻辑产生总线电平超时中断信号irq3，并发送给中央处理器CPU。
用户可根据电平超时检测子模块输出的高电平超时中断信号irq3_tmp2及低电平超时中断信号irq3_tmp1判断命令码是否超时出错，或者是帧与帧之间的间隔，从而将可以接收状态恢复到初始态，等待新的命令。如果电路中不设置电平超时检测子模块也可由中央处理器对电平进行检测，根据检测到的信号，实现相应的功能。
(4)在经过上述第(1)步的边沿屏蔽操作后，第五计数值比较器将计数值与寄存器读写子模块中设置的总线电平检测时间PRESET_TIME进行比较，当两者相等时，总线电平检测单元采集当前数字电平信号CMP_OUT的电平值，采集过程中可进行单次采集，也可以连续采集多次，并将采集到值存储到寄存器读写子模块中，并产生总线电平检测完成中断信号irq2给中央处理器CPU，中央处理器CPU应中断后可以读取数字电平信号CMP_OUT的电平值，从而进行相关解码。当寄存器读写子模块中设置的总线电平检测时间PRESET_TIME为0时，该解码方式就不工作。
该实施例中的解码电路可作为专用的总线通信解码电路使用，其具备如下优点：
1、第一比较器、总线解码模块及中央处理器可集成于一芯片中，且第一比较器的阈值电压可以根据用户需要进行配置，可通过中央处理器CPU配置寄存器读写子模块中用于进行比较的阈值(如阈值电压VTH、高电平的超时时间阈值HOVER_TIME、低电平的超时时间阈值LOVER_TIME、系统预设的所述的第一时间段的时间LOW_BLOCK、系统预设的所述的第二时间段的时间HIGH_BLOCK等值)，实现动态调整，适应性强，灵活性高；
2、该电路中将解码方式固化，简化了软件代码编程，提升了中央处理器CPU工作可靠性，降低了中央处理器CPU的占用率，使得整体运行功耗降低；
3、通过对起始边沿及结束边沿检测的模块、计数器和脉宽时间配置等组合实现功能，大大提高了应用灵活性，具备一定的容错处理能力，抗干扰性能强。
本发明的解码电路中的边沿屏蔽子模块在接收起始沿触发信号后触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数，通过对接收到起始沿触发信号后的一段时间内的信号进行屏蔽，避免了干扰信号对脉宽检测子模块计时准确性的影响，实现更精准地解码。采用本发明的解码电路具备稳定性好、成本低、适用广泛的特点。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (13)

1.一种解码电路，其特征在于，所述的解码电路包括总线解码模块，所述的总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块，所述脉宽检测子模块包括计数器；
所述的边沿检测子模块接受数字电平信号，根据所述数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号、或根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号，并将所述起始沿触发信号和所述结束沿触发信号发送给所述的边沿屏蔽子模块；
所述的边沿屏蔽子模块接受所述的起始沿触发信号，由所述的边沿屏蔽子模块的第一输出端将所述的起始沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数；所述的边沿屏蔽子模块接受所述的结束沿触发信号，由所述的边沿屏蔽子模块的第二输出端将所述的结束沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块根据所述计数器的计数值对脉宽进行检测。
2.根据权利要求1所述的解码电路，其特征在于，所述的边沿屏蔽子模块在接受到所述的结束沿触发信号后的第二时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽。
3.根据权利要求2所述的解码电路，其特征在于，所述的脉宽检测子模块还包括临时寄存器；
所述的计数器的第一输出端构成所述的脉宽检测子模块的第一输出端，与所述的边沿屏蔽子模块的第一输入端相连接；
所述的临时寄存器的第一输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的临时寄存器的第二输入端与所述的计数器的第二输出端相连接，由所述的结束沿触发信号触发所述的临时寄存器获取所述的计数器中的计数值；
所述的临时寄存器的输出端构成所述的脉宽检测子模块的第二输出端，与所述的边沿屏蔽子模块的第二输入端相连接。
4.根据权利要求3所述的解码电路，其特征在于，所述的边沿屏蔽子模块包括第一计数值比较器、第二比较器、第一选择器、第二选择器、第三选择器、第一触发器、第一与门、第二与门、加法器、第二计数值比较器、第三比较器、第四选择器、第五选择器、第六选择器、第二触发器、第三与门及第四与门；
所述的第一计数值比较器的第一输入端与所述的第二计数值比较器的第一输入端共同构成所述的边沿屏蔽子模块的第一输入端；所述的第一计数值比较器的第二输入端与所述的第二比较器的第一输入端共同构成所述的边沿屏蔽子模块的第三输入端，接收系统预设的所述的第一时间段的时间；所述的加法器的第一输入端构成所述的边沿屏蔽子模块的第二输入端；所述的加法器的第二输入端与所述的第三比较器的第一输入端共同构成所述的边沿屏蔽子模块的第四输入端，接收系统预设的所述的第二时间段的时间；
所述的第二比较器的第二输入端接低电平，所述的第一计数值比较器的输出端与所述的第一选择器的选择端相连接，所述的第一选择器的第二输入端接高电平，所述的第一选择器的输出端与所述的第二选择器的第一输入端相连接，所述的第二选择器的第二输入端接低电平，所述的第二选择器的输出端与所述的第三选择器的第一输入端相连接，所述的第三选择器的第二输入端接高电平，所述的第三选择器的选择端与所述的第二比较器的输出端相连接，所述的第三选择器的输出端接所述的第一触发器的输入端，所述的第一触发器的时钟端接时钟信号，所述的第一触发器的输出端分别与所述的第一选择器的第一输入端、第一与门的第一输入端及第三与门的第一输入端相连接，所述的第一与门的第二输入端接所述的起始沿触发信号，所述的第一与门的输出端与所述的第二与门的第一输入端相连接，所述的第二与门的输出端构成所述的边沿屏蔽子模块的第一输出端，且所述的第二与门的输出端还与所述的第二选择器的选择端相连接；
所述的第三比较器的第二输入端接低电平，所述的加法器的输出端与所述的第二计数值比较器的第二输入端相连接，所述的第二计数值比较器的输出端与所述的第四选择器的选择端相连接，所述的第四选择器的第二输入端接高电平，所述的第四选择器的输出端与所述的第五选择器的第一输入端相连接，所述的第五选择器的第二输入端接低电平，所述的第五选择器的输出端与所述的第六选择器的第一输入端相连接，所述的第六选择器的第二输入端接高电平，所述的第六选择器的选择端与所述的第三比较器的输出端相连接，所述的第六选择器的输出端与所述的第二触发器的输入端相连接，所述的第二触发器的时钟端接时钟信号，所述的第二触发器的输出端分别与所述的第四选择器的第一输入端、第二与门的第二输入端及所述的第四与门的第二输入端相连接，所述的第三与门的第二输入端接所述的结束沿触发信号，所述的第三与门的输出端与所述的第四与门的第一输入端相连接，所述的第四与门的输出端构成所述的边沿屏蔽子模块的第二输出端，且所述的第四与门的输出端还与所述的第五选择器的选择端相连接。
5.根据权利要求3所述的解码电路，其特征在于，所述的总线解码模块还包括电平检测子模块与电平脉宽测量子模块中的至少一个子模块及中断产生子模块；
当所述的总线解码模块包括所述的电平检测子模块时，所述的电平检测子模块的第一输入端接收系统预设的总线电平检测时间，所述的电平检测子模块的第二输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平检测子模块的第三输入端接收所述的数字电平信号，所述的电平检测子模块生成总线电平检测完成中断信号，并由所述的电平检测子模块的第一输出端将所述的总线电平检测完成中断信号输送至所述的中断产生子模块的第一输入端；
当所述的总线解码模块包括所述的电平脉宽测量子模块时，所述的脉宽检测子模块还包括减法单元，所述的计数器的第三输出端与所述的减法单元的第一输入端相连接，所述的临时寄存器的输出端与所述的减法单元的第二输入端相连接，所述的减法单元的输出端构成所述的脉宽检测子模块的第三输出端；
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接；所述的电平脉宽测量子模块的第三输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平脉宽测量子模块的第四输入端与所述的边沿屏蔽子模块的第一输出端相连接；所述的电平脉宽测量子模块生成总线低电平脉冲检测完成中断信号及总线高电平脉冲检测完成中断信号，并由所述的电平脉宽测量子模块的第一输出端将所述的总线低电平脉冲检测完成中断信号输送至所述的中断产生子模块的第二输入端，由所述的电平脉宽测量子模块的第二输出端将所述的总线高电平脉冲检测完成中断信号输送至所述的中断产生子模块的第三输入端。
6.根据权利要求5所述的解码电路，其特征在于，所述的总线解码模块还包括电平超时检测子模块，所述的电平超时检测子模块的第一输入端接收系统预设的高电平的超时时间阈值，所述的电平超时检测子模块的第二输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平超时检测子模块的第三输入端接收系统预设的低电平的超时时间阈值，所述的电平超时检测子模块的第四输入端与所述的脉宽检测子模块的第一输出端相连接；
所述的电平超时检测子模块生成高电平超时中断信号及低电平超时中断信号，并由所述的电平超时检测子模块的第一输出端将所述的高电平超时中断信号输送至所述的中断产生子模块的第四输入端，由所述的电平超时检测子模块的第二输出端将所述的低电平超时中断信号输送至所述的中断产生子模块的第五输入端。
7.根据权利要求6所述的解码电路，其特征在于，所述的电平超时检测子模块包括第三计数值比较器、高电平超时检测单元、第四计数值比较器及低电平超时检测单元；
所述的第三计数值比较器的第一输入端构成所述的电平超时检测子模块的第一输入端，所述的第三计数值比较器的第二输入端构成所述的电平超时检测子模块的第二输入端，所述的第三计数值比较器的输出端与所述的高电平超时检测单元的输入端相连接，所述的高电平超时检测单元的输出端构成所述的电平超时检测子模块的第一输出端；
所述的第四计数值比较器的第一输入端构成所述的电平超时检测子模块的第三输入端，所述的第四计数值比较器的第二输入端构成所述的电平超时检测子模块的第四输入端，所述的第四计数值比较器的输出端与所述的低电平超时检测单元的输入端相连接，所述的低电平超时检测单元的输出端构成所述的电平超时检测子模块的第二输出端。
8.根据权利要求6所述的解码电路，其特征在于，所述的总线解码模块还包括寄存器读写子模块，所述的寄存器读写子模块向所述的边沿屏蔽子模块发送系统预设的所述的第一时间段的时间及系统预设的所述的第二时间段的时间，向所述的电平超时检测子模块发送所述的系统预设的高电平的超时时间阈值及所述的系统预设的低电平的超时时间阈值；
当所述的总线解码模块包括所述的电平检测子模块时，所述的寄存器读写子模块向所述的电平检测子模块发送所述的系统预设的总线电平检测时间。
9.根据权利要求8所述的解码电路，其特征在于，所述的解码电路还包括第一比较器及中央处理器；
所述的第一比较器的第一输入端与输入电压相连接，所述的第一比较器的第二输入端与系统预设的阈值电压相连接，所述的第一比较器的输出端向所述的总线解码模块发送所述的数字电平信号，所述的中央处理器同时与所述的寄存器读写子模块及所述的中断产生子模块相连接。
10.根据权利要求8所述的解码电路，其特征在于，
所述的电平检测子模块包括第五计数值比较器及总线电平检测单元；
所述的第五计数值比较器的第一输入端构成所述的电平检测子模块的第一输入端，所述的第五计数值比较器的第二输入端构成所述的电平检测子模块的第二输入端，所述的第五计数值比较器的输出端与所述的总线电平检测单元的第一输入端相连接，所述的总线电平检测单元的第二输入端构成所述的电平检测子模块的第三输入端，所述的总线电平检测单元的第一输出端构成所述的电平检测子模块的第一输出端，所述的总线电平检测单元的第二输出端与所述的寄存器读写子模块的第一输入端相连接。
11.根据权利要求8所述的解码电路，其特征在于，
所述的电平脉宽测量子模块包括总线低电平脉冲宽度测量单元及总线高电平脉冲宽度测量单元；
当所述的边沿检测子模块根据所述数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号时：
所述的总线高电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第一输入端，所述的总线高电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第二输入端，所述的总线高电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第二输出端，所述的总线高电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第二输入端相连接；
所述的总线低电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第三输入端，所述的总线低电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第四输入端，所述的总线低电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第一输出端，所述的总线低电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第三输入端相连接；
当所述的边沿检测子模块根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号时：
所述的总线低电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第一输入端，所述的总线低电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第二输入端，所述的总线低电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第一输出端，所述的总线低电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第二输入端相连接；
所述的总线高电平脉冲宽度测量单元的第一输入端构成所述的电平脉宽测量子模块的第三输入端，所述的总线高电平脉冲宽度测量单元的第二输入端构成所述的电平脉宽测量子模块的第四输入端，所述的总线高电平脉冲宽度测量单元的第一输出端构成所述的电平脉宽测量子模块的第二输出端，所述的总线高电平脉冲宽度测量单元的第二输出端与所述的寄存器读写子模块的第三输入端相连接。
12.根据权利要求1所述的解码电路，其特征在于，
所述的边沿检测子模块包括起始沿检测单元及结束沿检测单元；
所述的起始沿检测单元的输入端及所述的结束沿检测单元的输入端共同构成所述的边沿检测子模块的输入端，接收所述的数字电平信号；
所述的起始沿检测单元用于将所述的起始沿触发信号发送给所述的边沿屏蔽子模块；所述的结束沿检测单元用于将所述的结束沿触发信号发送给所述的边沿屏蔽子模块。
13.根据权利要求5所述的解码电路，其特征在于，
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的电平脉宽测量子模块在接收到所述的结束沿触发信号时，读取所述的计数器的计数值，根据所述计数器的计数值获取所述的脉宽检测子模块检测到的脉宽，并将所述的脉宽输送给所述的中断产生子模块。
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