KR101016346B1 - 노이즈 제거장치 - Google Patents

Abstract

본 발명은 노이즈 제거장치에 관한 것으로서, 외부 입력신호의 라이징/폴링 에지를 감지하여 사용자가 정한 펄스 폭 이하이면 클리어신호를 출력하는 에지 디텍터와, 외부로부터 입력되는 클럭신호를 카운팅하여 카운팅 결과를 출력하되, 일정수 이상 카운팅되면 상기 카운팅 결과를 출력하되, 카운팅 중에 상기 클리어신호를 수신하면 상기 카운팅 결과를 리셋시키는 카운터와, 카운터로부터 상기 출력신호를 수신하면, 상기 입력신호를 전달하는 디플립플롭로 구성하여, 외부로부터 입력되는 노이즈 신호를 내부회로로 전달되지 못하도록 하여 반도체 메모리 장치의 오동작을 막을 수 있도록 하는 것을 특징으로 한다.

Description

노이즈 제거장치{Noise canceller}

도 1은 종래의 노이즈 제거 회로도.

도 2는 종래의 노이즈 제거회로의 동작 타이밍도.

도 3은 본 발명의 실시예에 따른 노이즈 제거장치의 구성도.

도 4는 도 3의 에지 디텍터부의 상세 회로도.

도 5는 본 발명의 실시예에 따른 노이즈 제거장치의 동작 타이밍도.

도 6은 본 발명의 실시예에 따른 에지디텍터부의 동작 타이밍도.

본 발명은 노이즈 제거장치에 관한 것으로서, 사용자가 정의한 펄스 폭보다 좁은 펄스 폭을 가지는 신호는 무시하고 넓은 펄스 폭을 가지는 신호만 원 입력신호로부터 일정한 딜레이를 가지고 내부회로로 전달되도록 하는 노이즈 제거장치에 관한 것이다.

도 1은 종래의 노이즈 제거 회로도이다.

종래의 노이즈 제거회로는 딜레이부(D1), 앤드게이트(AN1), 노아게이트(NOR1 내지 NOR3)로 구성된다.

딜레이부(D1)는 인버터(I1, I2), 저항(R1 내지 R3), 및 캐패시턴스(C1 내지 C3)를 구비한다. 앤드게이트(AN1)와 노아게이트(NOR1)는 외부입력신호(exINT)와 딜레이부(D1)의 출력을 수신하여 논리연산을 수행한다.

노아게이트(NOR3)는 노아게이트(NOR1, NOR2)의 출력을 수신하여 논리연산을 수행하고, 노아게이트(NOR2)는 노아게이트(NOR3)와 앤드게이트(AN1)의 출력을 수신하여 논리연산을 수행한다. 이렇게 논리연산을 한 후 출력신호(exINT_D)가 내부회로(미도시)로 전달된다.

도 2는 종래의 노이즈 제거회로의 동작 타이밍도로서, 외부입력신호(exINT), 딜레이부(D1)를 통해 지연된 입력신호(exINTDD), 노아게이트(NOR1, NOR2)의 출력(e1, e3)과 앤드게이트(AN1)의 출력(e2), 및 노이즈 제거회로의 출력신호(exINT_D)의 상태를 도시하고 있다. 여기서, 딜레이부(D1)를 통해 지연된 입력신호(exINTDD)에 발생한 풀스윙 노이즈가 출력신호(exINT_D)에 그대로 나타남을 알 수 있다.

종래의 노이즈 제거회로에서는 노이즈 신호(A)가 입력신호(exINTDD)의 라이징(rising) 및 폴링(falling) 높이와 유사한 풀스윙으로 들어오는 경우, 노이즈신호(A)가 감지되지 않고 그대로 출력된다.

이와같이, 종래의 노이즈 제거 회로는 노이즈 신호의 진폭특성을 감지하여 필터링하는 스케미트 트리거회로를 사용하고 있기 때문에, 펄스가 풀(full)로 스윙하며 들어오는 노이즈성 신호를 제대로 걸러낼 수 없는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 노이즈 신호가 풀스윙으로 입력되는 경우에 노이즈신호의 라이징/폴링 에지를 감지하여 그 펄스폭이 사용자가 정한 펄스 폭 이하인 경우 그 노이즈신호로 판별하여 제거하는 데 있다.

상기 과제를 달성하기 위한 본 발명은 외부 입력신호의 라이징/폴링 에지를 감지하여 사용자가 정한 펄스 폭 이하이면 클리어신호를 출력하는 에지 디텍터와, 외부로부터 입력되는 클럭신호를 카운팅하여 카운팅 결과를 출력하되, 일정수 이상 카운팅되면 상기 카운팅 결과를 출력하되, 카운팅 중에 상기 클리어신호를 수신하면 상기 카운팅 결과를 리셋시키는 카운터와, 카운터로부터 상기출력신호를 수신하면, 상기 입력신호를 전달하는 디플립플롭을 포함하는 것을 특징으로 한다.
상기 에지 디텍터는 상기 외부 입력 신호의 폴링 에지를 검출하는 폴링에지검출부;상기 외부 입력 신호의 라이징 에지를 검출하는 라이징에지검출부; 및 상기 폴링에지검출부와 라이징에지검출부의 출력을 이용하여 소정의 펄스폭 이하이면 클리어신호를 출력하는 클리어신호 출력부를 구비하는 것을 특징으로 한다.
또한 에지 디텍터는 상기 외부 입력 신호를 딜레이시키는 딜레이수단; 상기 외부 입력 신호와 상기 딜레이수단의 출력을 노아연산을 수행하는 제 1 노아연산수단; 상기 제 1 노아연산수단의 출력과 상기 외부 입력 신호를 앤드연산을 수행하는 앤드연산수단;상기 외부 입력 신호와 상기 딜레이수단의 출력을 낸드연산하는 낸드연산수단;상기 낸드연산수단의 출력과 상기 외부 입력 신호를 노아연산하는 제 2 노아연산수단; 및 상기 앤드연산수단과 상기 제 2 노아연산수단의 출력을 노아연산하여 출력하는 제 3 노아연산수단을 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 노이즈 제거장치의 구성도이다.

노이즈 제거장치는 인버터(I3, I4), 노아게이트(NOR4), 에지 디텍터(10), 카운터(20), 및 D플립플롭(30)으로 구성된다.

노아게이트(NOR4)는 인버터(I3)를 통해 반전된 외부입력신호(exINT)와 리셋신호(RST)를 수신하여 노아연산을 수행하여 출력(exINT_R)한다. 따라서, 외부입력 신호(exINT)는 리셋신호(RST)가 하이레벨 인 경우에는, 외부입력신호(exINT)에 상관없이 로우레벨을 출력하고, 리셋신호(RST)가 로우레벨인 경우에는 외부입력신호(exINT)를 내부로 전달한다.

에지 디텍터(10)는 노아게이트(NOR4)의 출력신호(exINT_R)를 입력단자(IN)를 통해 수신하고, 노아게이트(NOR4)의 출력신호(exINT_R)를 인버터(I4)를 통해 반전시킨 신호를 감지단자(F_SEL, R_SELB)를 통해 수신한다.

그리고, 에지 디텍터(10)는 출력단자(OUT)를 통해 카운터(20)를 리셋하기 위한 클리어신호(CLR)를 출력한다. 여기서, 감지단자(F_SEL)는 입력되는 신호(exINT_R)의 폴링(falling) 에지 감지를 위한 단자이고, 감지단자(R_SELB)는 입력되는 신호(exINT_R)의 라이징(rising) 에지 감지를 위한 단자이다.

즉, 감지단자(F_SEL, R_SELB)를 통해 입력되는 외부입력신호(exINT)의 펄스폭을 검출하여, 사용자가 정한 펄스 폭 이하나 이상인 경우 클리어신호(CLR)를 인에이블시켜 출력한다.

카운터(20)는 클럭신호(CLK)를 클럭단자(CLOCK)를 통해 수신하여, 카운팅 한다. 카운터(20)가 일정 수 이상 카운팅하면 카운팅 값이 더이상 증가하지 않고, 에지 디텍터(10)로부터 클리어신호(CLR)를 수신하여 리셋된다.

이러한 카운팅 결과는 출력단자(NC_OUT)를 통해 D플립플롭(30)의 클럭단자(CK)로 출력되고, 그에 따라 D플립플롭(30)은 출력신호(exINT_D)를 내부회로(미도시)로 출력한다.

카운터(20)는 에지 디텍터(10)로부터 클리어신호(CLR)를 수신하여, 클리어신호(CLR)가 인에이블 되었을 때 카운팅 결과가 리셋된다.

예를 들어, 클럭신호(CLK)가 50ns이고, 외부입력신호(exINT)의 최소 너비(width)가 500ns일 경우 카운터(20)가 4비트로 구성된다고 하면, 카운터(20)는 클럭신호(CLK)의 라이징 에지마다 카운팅 값이 증가하게 되고, 카운팅 값이 OA 가 되면 출력단자(NC_OUT)로 출력되는 신호가 하이레벨이 되어, 카운팅 값은 더 이상 증가하지 않는다. 이때, 외부입력신호(exINT)의 최소 너비(width)를 가변하려면 카운팅 값을 조정하면 된다.

D플립플롭(30)은 D단자(D)로 노아게이트(NOR4)의 출력신호(exINT_R)를 수신하고, 클럭단자(CK)로 카운터(20)의 출력신호(NC_OUT)를 수신하여, 카운터(20)의 출력신호(NC_OUT)가 인에이블인 경우, 출력단자(Q)로 출력신호(EXINT_D)를 출력한다.

도 4는 도 3의 에지 디텍터의 세부 회로도이다.

에지 디텍터는 딜레이수단, 앤드연산수단, 낸드연산수단 및 제1 노아연산수수단, 제2노아연산수단, 제3노아연산수단으로 구성되며 이는 도면상으로 딜레이부(D2), 앤드게이트(AN2), 낸드게이트(NAND), 및 노아게이트(NOR5 내지 NOR7)에 대응된다.

인버터(I5)는 입력단자(IN)에 입력된 입력신호를 반전시키고, 딜레이부(D2)는 반전된 입력신호를 딜레이시킨다. 노아게이트(NOR5)와 낸드게이트(NAND)는 입력신호(IN)와 딜레이부(D2)의 출력을 수신하여 논리연산을 수행한다.

앤드게이트(AN2)는 감지단자(F_SEL)를 통해 입력되는 신호와 노아게이트(NOR5)의 출력을 수신하여 앤드연산을 수행한다. 노아게이트(NOR6)는 낸 드게이트(NAND)의 출력과 감지단자(R_SELB)를 통해 입력되는 신호를 노아연산한다. 노아게이트(NOR7)는 앤드게이트(AN2)와 노아게이트(NOR7)의 출력을 수신하여 노아연산을 수행한다. 출력신호(CLR)는 노아게이트(NOR7)의 출력이 인버터(I6)를 통해 반전되어 출력된다.

이하, 본 발명의 실시예에 따른 노이즈 제거장치의 동작을 설명하기로 한다.

외부로부터 수신되는 클럭신호(CLK)에 따라 카운터(20)가 카운팅되며, 일정 수 이상 카운팅되면 노아게이트(NOR4)의 출력신호(exINT_R)를 D플립플롭(30)을 통해 내부회로(미도시)로 전달한다. 즉, 출력신호(exINT_D)를 출력한다.

이때, 외부입력신호(exINT)가 사용자가 정한 펄스 폭 이상/이하인 신호 즉, 노이즈 신호를 포함하고 있는 경우, 에지 디텍터(10)에서 노이즈 신호를 감지하여, 카운터(20)를 리셋시키는 클리어신호(CLR)를 출력한다. 그 후, 클리어신호(CLR)에 의해 카운터(20)가 리셋되고 다시 처음부터 카운팅을 시작한다. 즉, 카운터(20)가 일정 수 이상 카운팅되지 않도록 리셋시킴으로써, 노이즈 신호가 내부회로(미도시)로 전달되지 못하게 된다.

이와같이, 본 발명은 외부입력신호(exINT)의 에지 트리거에 의해 동작되는 에지 디텍터(10)를 구비하여, 에지 디텍터(10)로부터 출력되는 클리어신호(CLR)를 이용하여 카운터(20)를 클리어 시킴으로써, 노이즈를 포함하는 외부입력신호(exINT)가 내부회로(미도시)로 전달되지 못하게 하여 노이즈 신호를 제거한다.

도 5는 본 발명의 실시예에 따른 노이즈 제거장치의 동작 타이밍도 로서, 클 럭신호(CLK), 외부입력신호(exINT), 리셋신호(RST), 노아게이트(NOR4)의 출력(exINT_R), 에지디텍터(10)의 출력인 클리어신호(CLR), 카운터(20)의 출력(NC_OUT), 및 노이즈 제거장치의 출력신호(exINT_D)의 상태를 도시한다.

카운터(20)를 리셋시키는 카운트리셋신호(count_rst)는 카운터(20)가 10개의 클럭을 카운팅하면 인에이블되고, 에지디텍터로부터 클리어 신호를 수신하여 카운터(20)가 리셋되어, 클럭신호(CLK)를 처음부터 다시 카운팅한다.

에지디텍터(10)를 통해 입력신호의 라이징/폴링 에지를 검출한 결과 입력신호가 노이즈성 신호이면 클리어신호(CLR)가 하이레벨로 출력되어, 카운팅되고 있던 카운터(20)를 리셋시켜, 카운터(20)는 처음부터 다시 카운팅됨을 알 수 있다.

이때, 카운터(20)의 출력(NC_OUT)은 카운터(20)가 일정 수 이상 클럭을 카운팅하면 인에이블되며, 출력(NC_OUT)이 인에이블되면 노이즈 제거장치의 출력신호(exINT_D)가 인에이블되어 출력됨을 알 수 있다.

도 6은 도 4의 에지디텍터의 동작 타이밍도로서, 입력신호(IN), 인버터(I5)를 통해 반전된 입력신호(INx), 딜레이부(D2)를 통해 지연된 입력신호(INx_D), 낸드게이트(NAND)의 출력(e5)앤드게이트(AN2)의 출력신호(e6), 노아게이트(NOR6)의 출력(e7), 및 클리어신호(CLR)의 상태를 도시한다.

여기서, e4와 e6은 입력신호(IN)의 폴링(falling) 에지를 검출하는 신호이고, e5와 e7은 입력신호(IN)의 라이징(rising) 에지를 검출하는 신호이다.

이렇게 라이징/폴링 에지를 통해 검출된 입력신호(IN)가 미리 정한 펄스폭보다 크거나 작은 노이즈성 신호인 경우 클리어신호(CLR)가 하이레벨로 출력된다.

이상에서 살펴본 바와 같이, 본 발명에 따른 노이즈 제거장치는 외부로부터 입력되는 노이즈 신호를 내부회로로 전달되지 못하도록 하여 반도체 메모리 장치의 오동작을 막을 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 외부 입력신호의 라이징에지와 폴링 에지를 감지하여 상기 라이징에지와 폴링에지사이의 폭이 사용자가 정한 펄스 폭 이하이면 클리어신호를 출력하는 에지 디텍터;

   외부로부터 입력되는 클럭신호를 카운팅하여 카운팅 결과를 출력하되, 일정수 이상 카운팅되면 더 이상 카운팅하지 않고 상기 클리어신호를 수신하여 상기 클럭신호의 카운팅 결과를 리셋시키는 카운터; 및

   상기 카운터로부터 상기 클럭신호의 카운팅 결과를 수신하면, 상기 입력신호를 전달하는 디플립플롭을 포함하는 노이즈 제거장치.
2. 제 1 항에 있어서, 상기 에지 디텍터는

   상기 외부 입력 신호의 폴링 에지를 검출하는 폴링에지검출부;

   상기 외부 입력 신호의 라이징 에지를 검출하는 라이징에지검출부; 및

   상기 폴링에지검출부와 라이징에지검출부의 출력을 이용하여 상기 라이징에지와 폴링에지사이의 폭이 사용자가 정한 펄스폭 이하이면 클리어신호를 출력하는 클리어신호 출력부를 구비하는 것을 특징으로 하는 노이즈 제거장치.
3. 제 1 항에 있어서, 상기 에지 디텍터는

   인버터에 의해 반전된 상기 외부 입력 신호를 딜레이시키는 딜레이수단;

   상기 외부 입력 신호와 상기 딜레이수단의 출력을 노아연산을 수행하는 제 1 노아연산수단;

   상기 제 1 노아연산수단의 출력과 상기 외부 입력 신호를 앤드연산을 수행하는 앤드연산수단;

   상기 외부 입력 신호와 상기 딜레이수단의 출력을 낸드연산하는 낸드연산수단;

   상기 낸드연산수단의 출력과 상기 외부 입력 신호를 노아연산하는 제 2 노아연산수단; 및

   상기 앤드연산수단과 상기 제 2 노아연산수단의 출력을 노아연산하여 출력하는 제 3 노아연산수단을 구비하는 것을 특징으로 하는 노이즈 제거장치.

Images