JP2008047990A - 短時間信号検出回路 - Google Patents
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Abstract
【課題】回路技術による対策が困難であるようなノイズが入力された場合に備えて、そのようなノイズの存在を検知する。
【解決手段】信号のレベルが第1レベルと第2レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第2レベルから第1レベルの方向に遷移する信号が入力されたときに起動され、前記第1レベルの信号が第2レベルの方向に遷移を開始するまでの第1レベルの信号の継続期間に計時を続行するタイマ3と、前記第1レベルの信号の継続期間が所定時間未満か否かを判定する判定手段13と、前記第1レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第1生成手段4と、を備える。
【選択図】図3
【解決手段】信号のレベルが第1レベルと第2レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第2レベルから第1レベルの方向に遷移する信号が入力されたときに起動され、前記第1レベルの信号が第2レベルの方向に遷移を開始するまでの第1レベルの信号の継続期間に計時を続行するタイマ3と、前記第1レベルの信号の継続期間が所定時間未満か否かを判定する判定手段13と、前記第1レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第1生成手段4と、を備える。
【選択図】図3
Description
本発明は、パルス幅が所定の期間より短い短時間信号の検出技術に関する。
電子回路で制御される機器の中には、強いノイズにさらされるものが少なくない。例えば、自動車に搭載される車載機器は、エンジンから発生する強いノイズを受ける。また、車載機器は、車外のノイズ、例えば、自然現象である雷によるノイズ、あるいは、静電気によるノイズを受ける。
しかし、車載機器に含まれる電子回路がノイズで誤動作することは許されない。従来、様々な原因で発生するノイズを遮断するため、車載機器あるいは車載機器に含まれる電子回路を搭載した基板には、各種のノイズ対策が施されてきた。しかしながら、ノイズの遮断は、半永久的な課題であり、常に耐ノイズ性の向上が要求されている。
図1に、従来のノイズ対策が施された回路例を示す。この回路では、入力端子にノイズが混入した場合、ノイズフィルタによって、パルス幅の短いパルスを除去し、ノイズを内部回路へ伝達しないようにしていた。この例では、増幅器の出力とアースに接続されたコンデンサとで構成した一般的なローパスフィルタによって高周波ノイズを除去する。
図2に、図1の回路に信号が入力されたときのタイミングチャートを示す。図2では、信号は、HIレベル(電源電位)とLOレベル(アース電位)の2つを含む2値化された信号を想定している。また、2つの信号のうち、上段は、入力端子に入力された信号を示し、下段の内部信号は、ノイズフィルタを通過して内部回路に伝達される信号を示す。
図2において、入力信号中のノイズAは、比較的パルス幅の短いHIレベルのパルスである。また、ノイズBは、比較的パルス幅の短いLOレベルのパルスである。ここで、「比較的パルス幅の短い」とは、図1のローパスフィルタで遮断可能な範囲のパルス幅という意味である。内部信号に示されているように、このようなローパスフィルタを組み合わせたノイズフィルタであっても、単一の比較的パルス幅の短いノイズAおよびBを遮断することができる。
しかし、ノイズCで示されるように、比較的パルス幅の短いノイズであっても、それらが多数個繰り返して断続的に入力された場合には、ノイズフィルタによるノイズ除去後の内部信号が確定しない不定値となる場合があった。このように、ノイズを含まない本来の信号がHIレベルなのか、LOレベルなのか確定できない場合には、回路技術による対策は困難となっていた。
特開平9−130642号公報
特開平10−161888号公報
上述のように、単にフィルタ回路を用いただけでは、完全にノイズを遮断できない場合が存在する。しかし、そのようなノイズの存在を検知できれば、さらに有効な対策を施すことが可能となる。
本発明の目的は、回路技術による対策が困難であるようなノイズが入力された場合に備えて、そのようなノイズの存在を検知することができる技術を提供することである。
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、信号のレベルが第1レベルと第2レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、前記第2レベルから第1レベルの方向に遷移する信号が入力されたときに起動され、前記第1レベルの信号が第2レベルの方向に遷移を開始するまでの第1レベルの信号の継続期間に計時を続行するタイマと、前記第1レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、前記第1レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第1生成手段と、を備える。
本発明によれば、第2レベルから第1レベルの方向に遷移する信号が入力されたときに起動され、第1レベルの信号が第2レベルの方向に遷移を開始するまでの第1レベルの信号の継続期間に計時を続行するタイマによって第1レベルの信号の継続期間を測定する。そして、その継続期間が所定時間未満のときに、その旨が報知される。したがって、継続期間が所定時間未満の信号が入力されたことを認識することができる。
ここで、前記タイマは、容量素子と、前記第1レベルの信号が入力されたときに、第1の時定数にて前記キャパシタに所定量の電荷を充電する充電回路と、前記継続期間中に、第1の時定数よりも長い第2の時定数にて前記キャパシタの電荷を放電する放電回路と、を有するようにすればよい。第2の時定数を調整することによって、所定時間を調整し、どの程度の継続期間の信号を検出すべきか制御できる。
その場合、前記判定手段は、前記容量素子に残存する電荷量が所定値を超えるか否かに応じて、前記第1レベルの信号の継続期間が所定時間未満であるか否かを判定することになる。
前記第1生成手段は、前記入力された信号を第1レベルと第2レベルとの間で反転した信号と、前記入力された信号を所定時間遅延させた信号とがともに第1レベルの信号であり、かつ、前記入力された信号のレベルが第1レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときに、前記報知信号を生成するようにすればよい。
この構成によれば、入力された信号の第1レベルの継続期間が短いと、継続期間後に反転された信号は第1レベルとなる。また、入力された信号を所定時間遅延させた信号は、その遅延時間の間だけ第1レベルとなる。そして、この条件が成立した状態で、入力された信号のレベルが第1レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときは、第1レベルの継続期間が所定より短いことになる。すなわち、この構成によれば、精度よく短時間信号を検出できる。
さらに、前記入力された信号のレベルを第1レベルと第2レベルとの間で反転する反転手段と、前記第2レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第2生成手段と、をさらに備えてもよい。この構成によれば、第1レベルの短時間信号を検出するとともに、第2レベルの短時間信号を検出できる。
本発明によれば、電子回路に入力された信号中のノイズの存在を検知することができる。その結果、完全にノイズを遮断できない場合に対応した処理を実行することができる。
以下、図面を参照して本発明を実施するための最良の形態(以下、実施形態という)に係る電子回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
《第1実施形態》
図3に、本発明の第1実施形態に係る電子回路を示す。この電子回路は、入力信号の通過を制御するNANDゲート1と、立ち下がりエッジ検出部2と、立ち下がりエッジ検出部2によって検出された立ち下がりエッジに続くLOレベル信号の継続時間を計測するアナログタイマ3と、アナログタイマ3によって計測されたLOレベル信号の継続時間が所定値より短いときにリセットされるセットリセットラッチ(以下SRラッチ4という)とを含む。
図3に、本発明の第1実施形態に係る電子回路を示す。この電子回路は、入力信号の通過を制御するNANDゲート1と、立ち下がりエッジ検出部2と、立ち下がりエッジ検出部2によって検出された立ち下がりエッジに続くLOレベル信号の継続時間を計測するアナログタイマ3と、アナログタイマ3によって計測されたLOレベル信号の継続時間が所定値より短いときにリセットされるセットリセットラッチ(以下SRラッチ4という)とを含む。
ここで、LOレベル(本発明の第1レベルに相当)とは、論理回路の偽(0)の値に相当し、例えば、アース電位をいう。なお、HIレベル(本発明の第2レベルに相当)とは、論理回路の真(1)の値に相当し、例えば、電源電位をいう。
立ち下がりエッジ検出部2は、3個のインバータ7を縦続接続した遅延回路7Aと、この遅延回路7Aを通した遅延信号と、遅延回路7Aを通さない信号との積信号を反転して出力するNANDゲート8と、遅延信号を出力する4段目のインバータ9とを有している。ここで、反転とは、HIレベルとLOレベルの間で、信号値を逆にすることをいう。あるいは、反転とは、2値の論理回路で論理値を逆にすることをいう。
アナログタイマ3(本発明のタイマに相当)は、電源電位とアース電位と間で、電源電位にドレインを接続されたPMOSトランジスタ10(本発明の充電回路に相当)と、PMOSトランジスタ10のソースにドレイン(またはソース)が接続され、アース電位にソース(またはドレイン)が接続されたNMOSトランジスタ11(本発明の放電回路に相当)と、PMOSトランジスタ10のソースとNMOSトランジスタのドレインとに一方の端子(非接地側端子という)を接続され、他方の端子(接地側端子という)をアース電位に接続されたコンデンサ12(本発明の容量素子に相当)とを有している。らに、コンデンサ12の非接地側端子には、シュミット回路13(本発明の判定手段に相当)が接続され、その信号レベルが判定される。
このように、アナログタイマ3は、PMOSトランジスタ10がオンになり、NMOSトランジスタ11がオフになると、電源電位から電荷が供給され、充電される。また、PMOSトランジスタ10がオフになり、NMOSトランジスタ11がオンになると、コンデンサ12に充電されていた電荷がNMOSトランジスタ11を通じて放電される。
PMOSトランジスタ10は、立ち下がりエッジ検出部2のNANDゲート8がLOレベルの間オンとなり、コンデンサ12を充電する。また、NMOSトランジスタ11は、遅延回路7Aに接続されるインバータ9の出力がHIレベルの場合に、オンとなり、コンデンサ12を放電する。
シュミット回路13は、コンデンサ12の非接地側端子の電位を所定のスレショールド電位とヒステリシスとで識別し、その検出したレベルを反転した信号を出力する。
立ち下がりエッジ検出部2には、入力側のNANDゲート1によって、反転された入力信号が入力される。NANDゲート8には、反転された入力信号と、反転を元に戻され所定の遅延時間だけ遅延された入力信号が入力される。したがって、入力で示される入力端子の信号がLOレベルの信号であった場合に、NANDゲート8の出力は遅延回路7Aの遅延時間の間だけLO出力となり、PMOSトランジスタ10がオンとなる。その遅延時
間後、遅延回路7A側に接続されているNANDゲート8の入力がLOとなるので、NANDゲート8がHIレベルとなり、PMOSトランジスタ10がオフとなる。
間後、遅延回路7A側に接続されているNANDゲート8の入力がLOとなるので、NANDゲート8がHIレベルとなり、PMOSトランジスタ10がオフとなる。
そして、その後、入力信号がLOレベルの間、遅延回路7Aを通じて、遅延された入力信号が、インバータ9で反転されてNMOSトランジスタ11のゲートに供給され、NMOSトランジスタ11がオンとなる。したがって、入力信号の立ち下がりエッジで、遅延回路7Aの遅延時間の間PMOSトランジスタ10によって充電された電荷が、入力信号がLOレベルの期間、放電されることになる。さらに、シュミット回路13が、その放電の程度に応じて定まるコンデンサ12の非接地側端子の電位を判定する。
図4に、この電子回路の動作を記述したタイミングチャートを示す。図4のそれぞれの信号には、左側端に、図3の回路上の位置との対応関係が示されている。ここで、ENは、イネーブル信号であり、図3の端子ENへの入力信号である。端子ENに入力された信号は、インバータ6で反転され、NANDゲート1の一方の端子に入力される。また、図4で「入力」と示されている信号(以下、入力信号という)は、図3で入力と示されているNANDゲート1の他方の端子へ入力される入力信号である。このようにして、端子ENに入力された信号がLOレベルの間、入力信号は、NANDゲート1を通過し、立ち上がりエッジ検出回路2に入力される。
図4で、N9〜N15で示される信号は、図3の回路中のそれぞれの位置(以下、ノードと呼ぶ)での信号レベルを示している。図3のノードN9の信号は、NANDゲート1によって反転された入力信号である。また、図3のノードN10の信号は、3個のインバータ7が構成する遅延回路7AによってノードN9の信号を反転され、遅延した信号である。したがって、ノードN10の信号は、反転のない入力信号そのものを3個のインバータ7によって遅延させた信号となる。
このため、入力信号として立ち下がりエッジから始まるLO方向のパルスが入力されると(図4のP0)、N9には、立ち上がりエッジから始まるHI方向のパルスが発生する。一方、N10には、所定の遅延時間遅れて立ち下がりエッジから始まるLO方向のパルスが発生する。その結果、N9およびN10のそれぞれに入力端子が接続されてNANDゲート8の出力であるノードN11の信号は、その遅延時間の間だけ継続する短いLOレベル方向のパルスP1となる。
このように、立ち下がりエッジ検出回路2の出力N11には、入力信号の立ち下がりごとに負パルスが発生する。そして、その負パルスによってPMOSトランジスタ10がオンとなり、ノードN13とアースとの間に設けたコンデンサ12が充電されて、N13はHIとなる。これをアナログタイマ3のセットと呼ぶ。ここでは、PMOSトランジスタ10の駆動力が充分に大きく、比較的短い時定数でコンデンサ12が充電されるものとする。例えば、図4に示した信号では、コンデンサ12の充電時には、ノードN13は、ほぼ垂直に立ち上がっている。
その後、入力信号が”L”側パルス幅の期間、遅延回路7Aで遅延された入力信号がNANDゲート8の一方に入力されるので、NANDゲート8の出力は、HIレベルとなり、PMOSトランジスタ10がオフする。このとき、NNOSトランジスタ11のゲートは、インバータ9によって反転された入力信号により、HIレベルとなり、NNOSトランジスタ11は、オンになる。その結果、N13に設けたコンデンサ12の放電が行われる。これをアナログタイマ3の解除と呼ぶ。
図4に示すように、コンデンサ12が放電されるときの時定数は、比較的長く設定されている。例えば、NNOSトランジスタ11のオン電流を小さくすればよい。このように
して、図4では、入力信号がLO側パルスの間、コンデンサ12の電荷が放電され、N13の電位は、徐々に低下する。
して、図4では、入力信号がLO側パルスの間、コンデンサ12の電荷が放電され、N13の電位は、徐々に低下する。
このとき、入力のLO側パルス幅が長ければ、N13の電位はLOレベルの範囲まで低下する。さらに、N13の電位を入力とするシュミット回路13によって、シュミット回路13の出力端子であるN14はHIレベルに変わり、アナログタイマ3の解除は成功となる。
しかし、入力のLOパルス幅が短いとN13はLOレベルに到達せず、N14はLOレベルのままとなる。すなわち、図3のように、ノードN15は、ノードN14の信号、ノードN12をインバータ14で反転した信号、およびノードN9の信号のOR信号が出力される。このうち、ノードN9の信号は、入力信号を反転した信号であり、入力信号がLOレベルからHIレベルに変化すると、HIレベルからLOレベルに変化する。
また、インバータ14の出力信号は、入力信号を遅延回路7Aによって遅延させた信号であるので、入力信号がLOレベルからHIレベルに変化しても、所定の遅延の時間LOレベルを維持する。したがって、この遅延時間の間、ORゲート15の3つの入力端子は、すべてLOレベルとなり、その遅延時間後、インバータ14の出力がHIレベルとなる。したがって、ORゲート15は、この遅延時間の間だけLOレベルとなるパルスP2を出力する。
このようにしてN15がパルスP2の間LOレベルとなって、SRラッチ4(本発明の第1生成手段に相当)をリセットする。すなわち、アナログタイマ3の解除に失敗したことになり、SRラッチ14の出力が反転し、短いLO側のパルスが入力されたことが検出される。
どの程度のLO側パルス幅以下をノイズとするかは、アナログタイマ3の時間設定で決まる。N13に設けられたコンデンサ12の容量値とディスチャージ用NMOSトランジスタ11のオン電流によって自由に設定可能である。例えばタイマ時間を5nSに設定すれば、5nS以下のLOパルス幅以下の入力が入るとノイズとして検出されることになる。
以上述べたように、本実施形態の電子回路は、立ち下がりエッジ検出回路2が検出したLOレベル方向のパルスの立ち下がりエッジによって、アナログタイマ3のコンデンサ12が充電され、そのLOレベル方向の信号が継続することによるコンデンサ12の放電状態に応じて、入力されたLOレベル方向のパルスが所定の基準値より短いか否かを判定する。この場合の基準値は、コンデンサ12の容量と、コンデンサ12を放電するNMOSトランジスタのオン電流の電流値とで制御可能である。したがって、本電子回路は、所定の基準値よりパルス幅が短いパルスの検出回路、言い換えれば、そのようなノイズ検出回路として機能する。したがって、所定の基準値よりパルス幅が短いノイズが検出されたときに、電子回路と連係するシステムに対して、そのようなノイズ入力に応じた動作をさせることが可能となる。
《第2実施形態》
図5に本発明の実施例2として、L側の短パルスノイズ検出回路と、H側の短パルスノイズ検出回路の両方を備えた、両側ノイズ検出回路を示す。図5の回路で、下側の経路に構成されているNANDゲート1,立ち下がりエッジ検出回路2,アナログタイマ3、SRラッチ4、およびインバータ5を含む電子回路は、図3に示した電子回路と同一であり、LO側のノイズ検出回路として機能する。一方、図5において、上側の経路に構成されているNORゲート11、立ち上がりエッジ検出回路2A、アナログタイマ3A、SR
ラッチ4Aおよびインバータ5Aは、図3で説明した場合とは逆方向のHIレベル方向のパルスで、パルスが所定の基準値より短いパルスを検出する(以下、この回路をHI側のノイズ検出回路と呼ぶ)。
図5に本発明の実施例2として、L側の短パルスノイズ検出回路と、H側の短パルスノイズ検出回路の両方を備えた、両側ノイズ検出回路を示す。図5の回路で、下側の経路に構成されているNANDゲート1,立ち下がりエッジ検出回路2,アナログタイマ3、SRラッチ4、およびインバータ5を含む電子回路は、図3に示した電子回路と同一であり、LO側のノイズ検出回路として機能する。一方、図5において、上側の経路に構成されているNORゲート11、立ち上がりエッジ検出回路2A、アナログタイマ3A、SR
ラッチ4Aおよびインバータ5Aは、図3で説明した場合とは逆方向のHIレベル方向のパルスで、パルスが所定の基準値より短いパルスを検出する(以下、この回路をHI側のノイズ検出回路と呼ぶ)。
すなわち、立ち上がりエッジ検出回路2Aは、回路への入力端にインバータ12(本発明の反転手段に相当)を有している点以外は、立ち下がりエッジ検出回路2と同一の構成である。また、アナログタイマ3Aは、アナログタイマ3と同一の構成である。さらに、SRラッチ4A(本発明の第2生成手段に相当)は、SRラッチ4と同一の構成である。
この回路では、NORゲート11は、入力信号の通過を制御するイネーブル回路として機能する。すなわち、ENがHIレベルの場合に、入力信号のHIレベル方向のパルスが、NORゲート11を通過し、立ち上がりエッジ検出回路2Aのインバータ12に入力され、反転されることになる。
インバータ12を除く立ち上がりエッジ検出回路2Aは、立ち下がりエッジ検出回路2と全く同様に機能するので、第1実施形態で述べた場合と同様にして、パルス幅が所定の基準値より短いか否かによって、SRラッチ4Aがリセットされることになる。
さらに、図5の電子回路では、ORゲート16により、それぞれの検出回路のラッチ出力をOR演算して、両側ノイズ検出回路の出力としている。
図6に、実施例2でのタイミングチャートを示した。短いHIレベル方向のパルスが入力された時点で、HI側のノイズ検出回路の出力端子であるノードN8がHIレベルとなり、短いLO方向のパルスが入力された時点で、LO側のノイズ検出の出力N16がHIレベルとなる。OR出力は、どちらかが検出された時点でHIレベルとなるので、HI側パルス、LO側のパルスに関わらず短いパルスが検出されることになる。
以上述べたように、本実施形態の電子回路によれば、HI側パルス、LO側のパルスに関わらず短いパルスの入力を検出できる。その場合、どの程度のパルス幅までを短いパルスとするかは、第1実施形態と同様、コンデンサの容量とNMOSトランジスタのオン電流量とで簡易、自在に制御できる。
《第3実施形態》
図7に本発明の第3実施形態として、ノイズ検出結果にしたがってリセット信号を発生するとともに、ノイズ検出結果を記憶装置に格納する回路システムの例を示す。この回路システムは、2つの入力端子A,Bと、それぞれの入力端子に入力された信号を増幅するアンプ19,19と、増幅された信号がから短いパルスのノイズを検出するノイズ検出回路20,20と、ノイズ検出回路20,20のそれぞれを入力してOR演算するORゲート21と、ORゲート21の出力に応じて内部リセット信号を出力するリセット回路31と、リセット信号を増幅する増幅器32と、増幅されたリセット信号から警告を表示する表示装置33と、ノイズ検出回路20,20の検出結果を記憶する記憶装置30とを有している。
図7に本発明の第3実施形態として、ノイズ検出結果にしたがってリセット信号を発生するとともに、ノイズ検出結果を記憶装置に格納する回路システムの例を示す。この回路システムは、2つの入力端子A,Bと、それぞれの入力端子に入力された信号を増幅するアンプ19,19と、増幅された信号がから短いパルスのノイズを検出するノイズ検出回路20,20と、ノイズ検出回路20,20のそれぞれを入力してOR演算するORゲート21と、ORゲート21の出力に応じて内部リセット信号を出力するリセット回路31と、リセット信号を増幅する増幅器32と、増幅されたリセット信号から警告を表示する表示装置33と、ノイズ検出回路20,20の検出結果を記憶する記憶装置30とを有している。
図7で、「内部へ」として示されているのは、本回路システムの本体部分である内部回路への接続インターフェースを示している。この接続インターフェースへの信号と分岐した信号がノイズ検出回路20,20に入力されることになる。
ノイズ検出回路20は、第2実施形態に示した電子回路(図5に示したもの)と同様の構成である。したがって、入力端子AまたはBへの入力信号において、HI側パルス、LO側のパルスに関わらず所定のパルス幅より短いパルスをノイズとして検出する。
内部リセット回路31は、短いパルスが検出されると、回路システムの本体部分をリセットする信号を生成する。これによって、回路システムの本体部分の動作が強制的にリセットされ、誤動作が抑止される。
記憶装置30は、短いパルスが検出されるごとにその履歴を記録する。このおような履歴は、回路システムのメンテナンス、あるいは、入力端子A,Bに接続される信号線路のノイズ特性の改善等に利用される。
第3実施形態では、それぞれのノイズ検出は独自にイネーブルできる様にイネーブル信号AとBとで分けているが、同時にイネーブル状態にするのであれば、必ずしも信号を分ける必要はない。
また第3実施形態では、2つ入力にノイズ検出回路を設置してあるが、1つの入力だけに設けてもよいし、逆に3つ以上の複数の入力に設けてもよい。さらに、リセット回路を通して、内部リセット信号とリセット出力の両方を出力する構成としているが、どちらか一方でも構わない。またさらに、記憶装置とリセット回路の両方が設置されているが、必要に応じて、どちらか片方だけの設置でも構わない。
本発明のノイズ検出回路を使用することにより、高度の信頼性が必要な装置に組み込まれる電子回路の入力端子へのノイズ混入による誤動作を未然に防ぐことが可能となり、高信頼性化に寄与する。
また、ノイズ検出したことを記憶させることによって、所定の期間、例えば一日に何回ノイズが混入したかの統計調査や、あるいは装置の誤動作が発生したときの原因調査の究明にも役立つ。
1、8 NANDゲート
2 立ち下がりエッジ検出回路
2A 立ち上がりエッジ検出回路
3、3A アナログタイマ
4、4A SRラッチ
5、6、7、9、14 インバータ
10 PMOSトランジスタ
11 NMOSトランジスタ
12 コンデンサ
13 シュミット回路
15、16 ORゲート
2 立ち下がりエッジ検出回路
2A 立ち上がりエッジ検出回路
3、3A アナログタイマ
4、4A SRラッチ
5、6、7、9、14 インバータ
10 PMOSトランジスタ
11 NMOSトランジスタ
12 コンデンサ
13 シュミット回路
15、16 ORゲート
Claims (5)
- 信号のレベルが第1レベルと第2レベルとの間で変動する信号について所定時間以上信号値が継続しない短時間信号を検出する短時間信号検出回路であり、
前記第2レベルから第1レベルの方向に遷移する信号が入力されたときに起動され、前記第1レベルの信号が第2レベルの方向に遷移を開始するまでの第1レベルの信号の継続期間に計時を続行するタイマと、
前記第1レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第1レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第1生成手段と、を備える短時間信号検出回路。 - 前記タイマは、
容量素子と、
前記第1レベルの信号が入力されたときに、第1の時定数にて前記キャパシタに所定量の電荷を充電する充電回路と、
前記継続期間中に、第1の時定数よりも長い第2の時定数にて前記キャパシタの電荷を放電する放電回路と、
を有する請求項1に記載の短時間信号検出回路。 - 前記第1生成手段は、前記入力された信号を第1レベルと第2レベルとの間で反転した信号と、前記入力された信号を所定時間遅延させた信号とがともに第1レベルの信号であり、かつ、前記入力された信号のレベルが第1レベルのときに前記容量素子が放電され、その放電後に、前記容量素子に残存する電荷量が所定値以上であるときに、前記報知信号を生成する請求項2に記載の短時間信号検出回路。
- 前記入力された信号のレベルを第1レベルと第2レベルとの間で反転する反転手段と、
前記第2レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第2生成手段と、をさらに備える請求項1から3のいずれかに記載の短時間信号検出回路。 - 信号のレベルが第1レベルと第2レベルとの間で変動する信号に対して、第1レベルで所定時間以上信号のレベルが継続しない短時間信号を検出する第1検出回路と、第2レベルで所定時間以上信号のレベルが継続しない短時間信号を検出する第2検出回路とを備える短時間信号検出回路であり、
前記第1検出回路は、
前記第2レベルから第1レベルの方向に遷移する信号が入力されたときに起動され、前記第1レベルの信号が第2レベルの方向に遷移を開始するまでの第1レベルの信号の継続期間に計時を続行するタイマと、
前記第1レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第1レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第1生成手段と、を有し、
前記第2検出回路は、
第1レベルから前記第2レベルの方向に遷移する信号が入力されたときに起動され、前記第2レベルの信号が第1レベルの方向に遷移を開始するまでの第2レベルの信号の継続期間に計時を続行するタイマと、
前記第2レベルの信号の継続期間が所定時間未満か否かを判定する判定手段と、
前記第2レベルの信号の継続期間が所定時間未満のときに、その旨を報知する報知信号を生成する第2生成手段と、を有する短時間信号検出回路。
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