JP2001356917A - パルス判定装置 - Google Patents

Abstract

(57)【要約】 【課題】 パルス判定回路を搭載する機器の低消費電力
化を実現する。 【解決手段】 このパルス判定装置は、入力パルス列の
遠隔操作による指示内容に対応した制御データを、ＣＰ
Ｕが割り込み信号Ｓ８で判定して出力する。エッジ検出
回路３からの信号Ｓ１４でタイマ値をキャプチャレジス
タ５がラッチする。また、信号Ｓ１５でタイマ値をキャ
プチャレジスタ６がラッチする。タイマ４がエッジ検出
回路３からの信号Ｓ１５でタイマ値をキャプチャレジス
タ６でラッチした後にクリアする。ノイズ判別部３０
が、エッジ検出回路３からの信号Ｓ１４に基づいてノイ
ズ判定信号を出力する。２入力ＡＮＤ回路７がエッジ検
出回路３からの信号Ｓ１５とノイズ判別部３０からのノ
イズ判定信号によって、入力パルスがノイズ期間と判定
されたときにローレベルを出力して割り込みをマスク状
態とし、又はノイズ期間ではない判定時に割り込み発生
許可状態の割り込み信号Ｓ８を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータにおける当該パルス判定装置（回路）に、入力パル
スの下限幅と上限幅を設定するノイズ判別のための回路
を設けて、ノイズパルスによる割り込み発生を防止する
パルス判定装置に関する。

【０００２】

【従来の技術】従来、この種類のパルス判定回路（装
置）は、遠隔操作（リモートコントロール）が可能な電
子機器（例えば、テレビジョン受像機やビデオテープレ
コーダ）の遠隔操作（リモートコントロール）受信系に
設けられている。このようなリモートコントロール受信
系では、マイクロコンピュータが、例えば、赤外線コマ
ンド（赤外線パルス列）のリモートコントロール信号を
判定する場合に、正規のリモートコントロール信号か、
又はノイズ信号かを判別している。そして、この判別
で、正規のリモートコントロール信号の場合は、リモー
トコントロールデータ（０又は１）の判定処理行い、例
えば、電子機器での電源オン・オフや各種の切り替え用
の制御データを出力している。

【０００３】図６は従来のパルス判定回路の構成例を示
すブロック図である。図６において、例えば、リモート
コントローラからの赤外線コマンド（遠隔操作による各
種の指示信号）が受光素子で光電気変換され、その入力
パルス列が端子１０１ｉに供給される。端子１０１ｉか
らの入力パルスが一定幅より狭いと、ノイズ除去回路１
０２において、ノイズとして除去される。したがって、
ノイズ除去回路１０２は、ある一定幅より広いパルスを
出力し、このパルスがエッジ検出回路１０３に入力され
る。

【０００４】エッジ検出回路１０３は、第１キャプチャ
レジスタ１０５と第２キャプチャレジスタ１０６用のキ
ャプチャトリガを生成する。すなわち、エッジ検出回路
１０３では、立ち下りエッジを検出すると第１キャプチ
ャレジスタ１０５でタイマ１０４の値をラッチし、逆
に、立ち上りエッジを検出すると第２キャプチャレジス
タ１０６にタイマ１０４の値をラッチすると同時にタイ
マ１０４をクリアして割り込み信号を発生する。この割
込み信号をＣＰＵ１０７が受け付ける（取り込むと）
と、プログラムを実行して第１及び第２キャプチャレジ
スタ１０５，１０６の値を処理してデータ判定を行う。
この結果、ＣＰＵ１０７はデータ判定に対応（入力デー
タの指示内容に対応）した制御データを端子１０１ｏか
ら出力する。

【０００５】ここでは、説明を簡素にするため、簡単な
構成例を示しているが、多種の機能を備えた構成例があ
る。例えば、ノイズ除去回路１０２において、プログラ
マブルにノイズ除去幅を設定できるパルス判定回路や、
エッジ検出回路１０３において、エッジの種類をプログ
ラマブルに設定できるパルス判定回路を備えたものがあ
る。さらに、パルス判定回路として、タイマ１０４のク
ロック信号を複数のクロック信号から選択する構成例も
知られている。

【０００６】このようなパルス判定回路では、ある一定
幅以上のノイズ信号は除去できないため、正規のリモー
トコントロール信号でないにもかかわらずＣＰＵ１０７
において割り込みの発生することがある。この誤り割り
込みが発生すると、その処理動作による消費電流が発生
して、電子機器での低消費電力化を実現できない。

【０００７】これは、近年、マイクロコンピュータを使
用した多くの電子機器において低消費電力に対する要求
が強く、例えば、オーディオ機器等ではリモートコント
ロール信号の受付前はマイクロコンピュータを低消費電
力モードに設定して正規のリモートコントロール信号が
入力されたときに、通常動作モードに復帰する方式が知
られている。この場合の復帰動作は割り込み信号で行う
のが一般的である。この誤り割り込みが頻繁に発生する
と、マイクロコンピュータが誤って通常モードに復帰す
る頻度が高くなる。換言すれば、低消費モードの時間が
短くなり、結果としてオーディオ機器などでの低消費電
力化を実現できないことになる。

【０００８】このような誤り割り込みが発生する確率
は、実際の使用状態において、かなりの高いものであ
る。例えば、インバータ型の蛍光灯から発生するパルス
幅は、リモートコントロール信号のパルス幅に極めて類
似しており、この蛍光灯の光源からの距離によってもパ
ルス幅が変化するため（光源に近いほどパルス幅は広く
なる）、従来例のパルス判定回路のように、ある一定幅
以下のパルスをノイズ除去するだけでは誤り割り込みの
発生を抑えることは出来ない。

【０００９】このような問題を改良する技術として、特
開平１０−３０８７０５号公報や特開昭５８−１６２１
８９号公報に記載された従来例がある。これらの従来例
ではノイズ幅に下限を設けて、ノイズ対策を行っている
が、上限パルスに対する対策がとられていないため、実
効的なノイズ除去が出来ない。このため誤り割り込みの
発生によって、マイクロコンピュータが誤動作して低消
費モードの時間から通常消費の通常モードに復帰する頻
度が高くなり、その省電力化が困難になる。また、無駄
な割込みが多発した場合に、マイクロコンピュータ（Ｃ
ＰＵ）の処理性能が低下（より多くの他の処理が出来な
くなること）する。

【００１０】

【発明が解決しようとする課題】このように上記従来例
のパルス判定装置では、実効的なノイズ除去が出来ない
ため、省電力化が求められる電子機器での低消費電力化
が実現できにくいという不都合がある。また、無駄な割
込みが多発した場合には、マイクロコンピュータ（ＣＰ
Ｕ）の処理性能が低下するという不都合がある。

【００１１】本発明のパルス判定装置は、このような従
来の技術における課題を解決するものであり、次の目的
を達成する。 （１）当該パルス判定装置を搭載するマイクロコンピュ
ータなどにおけるノイズパルスによるＣＰＵへの割り込
み発生を防止し、マイクロコンピュータが誤って低消費
モードから通常消費の通常モードに復帰する頻度を低く
して、パルス判定回路を搭載する電子機器の低消費電力
化を実現する。 （２）無駄な割込みが多発しないようにして、マイクロ
コンピュータ（ＣＰＵ）の処理性能の低下を抑える。 （３）使用する電子機器に応じて自由にノイズ除去期間
を設定できるようにする。 （４）回路規模を縮小してコストダウンを可能にする。

【００１２】

【課題を解決するための手段】上記課題を達成するため
に、本発明のパルス判定装置は、入力パルス列の指示内
容に対応した制御データを中央演算処理装置が割り込み
信号で判定して出力するものであり、入力パルスの立ち
下り、立ち上りのエッジでそれぞれ第１信号、第２信号
を発生するエッジ検出手段と、エッジ検出手段からの第
１信号でタイマ値をラッチする第１キャプチャレジスタ
及び第２信号でタイマ値をラッチする第２キャプチャレ
ジスタと、エッジ検出手段からの第２信号でタイマ値を
第２キャプチャレジスタでラッチした後にクリアするタ
イマと、エッジ検出手段からの第１信号に基づいてノイ
ズ判定信号を出力するノイズ判別手段と、エッジ検出手
段からの第２信号とノイズ判別手段からのノイズ判定信
号によって、入力パルスがノイズ期間と判定されたとき
に、ローレベルを出力して割り込みをマスク状態に設定
し、ノイズ期間ではないと判定されたときに、割り込み
信号を出力するＡＮＤ回路とを備える構成である。

【００１３】また、本発明のパルス判定装置は、前記ノ
イズ判別手段として、エッジ検出手段からの第１信号で
設定したパルス幅の下限値、上限値とタイマのカウント
値とが一致したときにワンショットパルスをそれぞれに
出力する第１、第２コンペアレジスタと、第１、第２コ
ンペアレジスタからのワンショットパルスでそれぞれセ
ット、リセットとなるフリップ・フロップ回路と、フリ
ップ・フロップ回路の割り込み発生許可状態のセット期
間に、第２信号が発生すると割り込み信号を出力するＡ
ＮＤ回路と、タイマのクリア信号の立ち下りエッジを検
出するとワンショットパルスを出力し、ＯＲ回路を通じ
てフリップ・フロップ回路をリセットする立ち下りエッ
ジ検出回路とを備え、正規のパルス周期以外の周期が入
力されても誤り割り込み信号を発生しない構成としてあ
る。

【００１４】さらに、本発明のパルス判定装置は、前記
エッジ検出手段の前段として、一定幅より狭いパルスを
ノイズとして除去するノイズ除去手段を備える構成とし
てある。

【００１５】また、本発明のパルス判定装置は、前記入
力パルスの幅が正規のときの処理として、前記エッジ検
出手段が、ローレベルからハイレベルに変化する入力パ
ルスの立ち上りエッジを検出して発生した第２信号で、
タイマをクリアしてスタートさせ、次に、入力パルスが
ハイレベルからローレベルに変化し、かつ、タイマがカ
ウントアップを継続し、さらに、第１コンペアレジスタ
に設定されているパルス幅の下限値とタイマのカウント
値が一致したときにフリップ・フロップ回路を割り込み
発生許可期間にセットし、このあと、入力パルスがロー
レベルからハイレベルに変化して第２信号を発生し、前
記フリップ・フロップ回路をセット状態として割り込み
信号を発生させる構成としてある。

【００１６】さらに、本発明のパルス判定装置は、前記
入力パルスの幅が上限値を超えたときの処理として、前
記エッジ検出手段が、ローレベルからハイレベルに変化
する入力パルスの立ち上りエッジを検出して発生した第
２信号で、タイマをクリアしてスタートさせ、次に、入
力パルスがハイレベルからローレベルに変化し、かつ、
タイマがカウントアップを継続し、さらに、第１コンペ
アレジスタに設定されているパルス幅の下限値とタイマ
のカウント値が一致したときにフリップ・フロップ回路
を割り込み発生許可期間にセットし、次に、第２コンペ
アレジスタに設定されているパルス幅の上限値がタイマ
のカウント値と一致したときに前記フリップ・フロップ
回路をリセットされて割り込みマスク期間とし、さら
に、入力パルスがローレベルからハイレベルに変化し、
第２信号が発生して、パルス上限値を超えているときに
割り込み信号が非発生となる構成としてある。

【００１７】また、本発明のパルス判定装置は、前記入
力パルスの幅が下限値より短いときの処理として、前記
エッジ検出手段が、ローレベルからハイレベルに変化す
る入力パルスの立ち上りエッジを検出して発生した第２
信号で、タイマをクリアしてスタートさせ、次に、入力
パルスがハイレベルからローレベルに変化し、かつ、タ
イマがカウントアップを継続し、次の入力パルスの１周
期を示す立ち上りエッジの発生時に、前記フリップ・フ
ロップ回路をリセット状態で割り込みマスク期間とし、
割り込み信号が発生しないようにする構成としてある。

【００１８】さらに、本発明のパルス判定装置は、前記
エッジ検出手段にエッジ選択手段を設け、このエッジ選
択手段が、タイマクリア信号と割込み発生用信号をそれ
ぞれプログラマブルに選択し、入力パルスの立ち上りエ
ッジをタイマクリア信号とし、立ち下りエッジを割り込
み発生用信号に設定した場合に、入力パルスがハイレベ
ルになるタイミングでタイマがクリア後にスタートし、
入力パルスがローレベルに変化した時点で割込み発生用
信号を発生する構成としてある。

【００１９】このような構成の本発明のパルス判定装置
は、ノイズパルスによる誤割り込みが発生する確率を大
幅に減らすことが出来る。これによって、割り込みを用
いてマイクロコンピュータの低消費電流モードから通常
動作モードへの復帰動作を行うような電子機器におい
て、その誤動作による復帰動作が少なくなって、その低
消費電力化を実現できる。さらに、無駄な割込みによる
マイクロコンピュータ（ＣＰＵ）の処理性能の低下（よ
り多くの他の処理が出来なくなること）を招かなくな
る。

【００２０】また、本発明のパルス判定装置は、使用す
る電子機器に応じて自由にノイズ除去期間を設定でき
る。すなわち、コンペアレジスタの設定によってパルス
上限値と下限値を設定できるようにしているため、タイ
マのカウントクロック信号の分解能でフレキシブルにノ
イズ除去の期間を設定することが出来る。

【００２１】したがって、極めて正確な周期で正規のパ
ルスが入力されるような電子機器では、パルス上限値と
下限値を近い値に設定すれば良く、逆にある程度ラフな
周期で正規のパルスが入力されるような電子機器ではノ
イズも考慮しながら最適は幅を設定することが出来る。

【００２２】さらに、本発明のパルス判定装置では、回
路規模が縮小される。すなわち、慣用的に用いられてい
るタイマ、二つのコンペアレジスタ及び多少の論理回路
を付加するのみで、その構成が可能であるため、このパ
ルス判定装置を内蔵したマイクロコンピュータ単体又は
マイクロコンピュータを搭載した半導体チップの面積が
増加することがなく、そのコストダウンが出来るように
なる。

【００２３】

【発明の実施の形態】次に、本発明のパルス判定装置の
実施の形態を図面を参照して詳細に説明する。図１は本
発明のパルス判定装置の実施形態における構成を示すブ
ロック図である。図１において、例えば、リモートコン
トローラからの赤外線コマンド（遠隔操作による各種の
指示信号）が受光素子で光電気変換され、その入力パル
ス列が端子１ｉに供給される。端子１ｉからの信号（入
力パルス列）が、ノイズ除去回路２に入力され、ここ
で、ある一定幅より狭いパルスがノイズとして除去され
る。ノイズ除去回路２からの信号がエッジ検出回路３で
処理される。このエッジ検出回路３では、立ち下りエッ
ジを検出した場合に、第１信号としての信号Ｓ１４を発
生してタイマ４の値を第１キャプチャレジスタ５にラッ
チする。

【００２４】エッジ検出回路３が、立ち上りエッジを検
出した場合は、第２信号としての信号Ｓ１５が発生して
タイマ４の値を第２キャプチャレジスタ６にラッチした
後にタイマ４のカウントがクリアされる。したがって、
まず立ち上りエッジでタイマ４のカウント値がクリアさ
れ、次の立ち下りエッジで第１キャプチャレジスタ５に
入力パルスのハイ幅がラッチされ、さらに、次の立ち上
りエッジで第２キャプチャレジスタ６に入力パルスの１
周期幅がラッチされることになる。

【００２５】信号Ｓ１５は２入力ＡＮＤ回路７の一方の
入力端子及び立ち下りエッジ検出回路１２に入力され
る。２入力ＡＮＤ回路７の他方の入力端子は、ノイズ判
別部３０と接続されており、ノイズ判別部３０がノイズ
期間と判定した場合、他方の入力端子がローレベル（割
り込みマスク状態）となるため２入力ＡＮＤ回路７の出
力である割り込み信号Ｓ８もローレベルのまま変化しな
い。

【００２６】また、ノイズ期間ではないと判定された場
合はハイレベル（割り込み発生許可状態）となり、この
期間に信号Ｓ１５が発生した場合は割り込み信号Ｓ８が
発生する。割り込み信号Ｓ８はＣＰＵ２０に入力され
る。ＣＰＵ２０はデータ判定を行い、その入力パルス列
が示す指示内容に対応した制御データを端子１ｏから出
力する。例えば、電源オン・オフのための制御データを
端子１ｏから出力する。

【００２７】次に、ノイズ判別部３０の動作について説
明する。このノイズ判別部３０における、第１コンペア
レジスタ９はパルス幅の下限値を設定するレジスタであ
り、第２コンペアレジスタ１０はパルス幅の上限値を設
定するレジスタである。実際の設定値を式で示すと（コ
ンペアレジスタ値＋１）×（タイマ４のクロック信号レ
ート）となる。

【００２８】第１及び第２コンペアレジスタ９，１０
は、それぞれパルスの下限値、上限値とタイマ４のカウ
ント値との比較を行い、値が一致するとワンショットパ
ルスを出力する。そして、第１コンペアレジスタ９に設
定してある下限値とタイマ４のカウント値が一致（請求
項における第１コンペアレジスタ９での一致状態の記載
に対応）するとＲＳ型フリップ・フロップ回路１１（以
降、ＲＳ−Ｆ／Ｆ回路１１と記載する）をセットする。
また、第２コンペアレジスタ１０に設定してある上限値
とタイマ４のカウント値が一致（請求項における第２コ
ンペアレジスタ１０での一致状態の記載に対応）すると
ＲＳ−Ｆ／Ｆ回路１１をリセットする。すなわち、ＲＳ
−Ｆ／Ｆ回路１１は、パルスが下限値以上かつ上限値以
下の期間にセット状態となる。

【００２９】このセット期間（割り込み発生許可状態）
に信号Ｓ１５が発生したときのみ割り込み信号Ｓ８を２
入力ＡＮＤ回路７が出力する。立ち下りエッジ検出回路
１２はタイマ４のクリア信号の立ち下りエッジを検出す
るとワンショットパルスを出力し、２入力ＯＲゲート１
３を通じてＲＳ−Ｆ／Ｆ回路１１をリセットする。

【００３０】このように、ノイズ判別部３０と割り込み
をマスクする２入力ＡＮＤ回路７を組み合わせること
で、正規パルス周期でない入力パルス列が端子１ｉに入
力されても誤って割り込み信号を発生することがない構
成となっている。

【００３１】また、この構成によれば、リモートコント
ロール信号を処理するタイマ４や第１及び第２キャプチ
ャレジスタ５，６を有する慣用的な回路構成に、ノイズ
判別部３０と、２入力ＡＮＤ回路７を付加するだけでノ
イズによる誤割り込みの発生を防止できる。すなわち、
慣用的な回路構成に対して、少ない付加回路で図１に示
す実施形態のパルス判定装置が実現可能であり、その実
現が容易である。

【００３２】次に、この実施形態の動作を詳細に説明す
る。まず、動作の要点について説明する。

【００３３】図１において、第１コンペアレジスタ９に
はパルス下限値を設定し、また、第２コンペアレジスタ
１０にはパルス上限値を設定する。ＲＳ−Ｆ／Ｆ回路１
１はパルス下限値でセットされパルス上限値でリセット
される。２入力ＡＮＤ回路７は入力パルス列がノイズパ
ルスの場合は割り込みを発生せず、正規パルスの場合は
割り込みを発生し、ＲＳ−Ｆ／Ｆ回路１１がセット期間
中はエッジ検出回路３で生成される信号が割り込み信号
Ｓ８として発生するが、ＲＳ−Ｆ／Ｆ回路１１がリセッ
ト期間中は割り込み信号Ｓ８を発生しない。

【００３４】したがって、ノイズによる誤割込み発生を
防止できるため、無駄な割込みによるＣＰＵ性能の低下
をまねくことがなく、さらに、割り込みを用いてマイク
ロコンピュータの低消費電流モードから通常動作モード
への復帰動作を行うような電子機器において、誤って復
帰動作をしないため電子機器全体の低消費電流を実現で
きる。

【００３５】また、使用する電子機器に応じて自由にノ
イズ除去期間を設定できる。すなわち、コンペアレジス
タの設定によってパルス上限値と下限値を設定できるよ
うにしているため、タイマのカウントクロック信号の分
解能でフレキシブルにノイズ除去の期間を設定すること
が出来る。

【００３６】したがって、極めて正確な周期で正規のパ
ルスが入力されるような電子機器では、パルス上限値と
下限値を近い値に設定すれば良く、逆にある程度ラフな
周期で正規のパルスが入力されるような電子機器ではノ
イズも考慮しながら最適な幅を設定することが出来る。

【００３７】さらに、回路規模が縮小される。すなわ
ち、慣用的に用いられているタイマ４、第１、第２コン
ペアレジスタ９，１０及び多少の論理回路（ノイズ判別
部３０，２入力ＡＮＤ回路７）を付加するのみで、その
構成が可能であるため、このパルス判定装置を内蔵した
マイクロコンピュータ単体又はマイクロコンピュータを
搭載した半導体チップの面積が増加することがなく、そ
のコストダウンが可能になる。

【００３８】以下、この動作をタイミングチャートを参
照して詳細に説明する。以下の説明では、ノイズ除去回
路２の出力（狭い幅のノイズパルスの除去後の信号）を
入力パルスと呼称する。さらに、第１及び第２キャプチ
ャレジスタ５，６の動作と信号Ｓ１４については本発明
の実施形態における特徴部分と直接関係ないため、その
説明を省略する。

【００３９】図２は図１の構成においてノイズではない
正規パルスが入力された場合の処理を示すタイミングチ
ャートである。図１及び図２を参照すると、時刻Ｔ０に
おいて入力パルスはローレベルからハイレベルに変化
し、エッジ検出回路３が立ち上りエッジを検出して信号
Ｓ１５を発生する。そして信号Ｓ１５でタイマ４をクリ
アした後スタートさせる。次に時刻Ｔ１になると、入力
パルスはハイレベルからローレベルに変化する。

【００４０】このとき、タイマ４はカウントアップを継
続する。次に時刻Ｔ２になると、パルス下限値が設定さ
れている第１コンペアレジスタ９とタイマ４との値が一
致してＲＳ−Ｆ／Ｆ回路１１をセットする。ＲＳ−Ｆ／
Ｆ回路１１がセットされている期間は割り込み発生許可
期間である。次に時刻Ｔ３では入力パルスはローレベル
からハイレベルに変化して信号Ｓ１５が発生する。

【００４１】このタイミングではパルス上限値が設定さ
れている第２コンペアレジスタ１０が一致状態が発生し
ていないため、ＲＳ−Ｆ／Ｆ回路１１がセットされたま
まであり割り込み信号Ｓ８が発生する。このように正規
のパルスが入力された場合は割り込み信号Ｓ８が発生す
る。以降の動作は、タイマ４はクリア後に再スタート
し、割り込み信号Ｓ８でＣＰＵ２０の割り込み処理を起
動し、この処理の中で第１及び第２キャプチャレジスタ
５，６の値をリードしてデータの判別（１又は０）を行
う。ＣＰＵ２０が、このデータ判定に対応（入力パルス
列の遠隔指示内容に対応）した制御データを端子１ｏか
ら出力する。

【００４２】図３は図１の構成においてパルス上限値を
超えるノイズパルスが入力された場合の処理を示すタイ
ミングチャートである。図１及び図３において、時刻Ｔ
０と時刻Ｔ１は、図２と同様の動作であり、その重複し
た説明を省略する。時刻Ｔ２はパルス下限値が設定され
ている第１コンペアレジスタ９が一致状態となるタイミ
ングでありＲＳ−Ｆ／Ｆ回路１１がセットされて、割り
込み発生許可期間となる。次に時刻Ｔ３になると、パル
ス上限値が設定されている第２コンペアレジスタ１０が
一致状態となるタイミングでありＲＳ−Ｆ／Ｆ回路１１
がリセットされて割り込みマスク期間となる。時刻Ｔ４
になると、入力パルスはローレベルからハイレベルに変
化し、信号Ｓ１５が発生するが、このときは既にパルス
上限値を超えるいるため割り込み信号Ｓ８は発生しな
い。

【００４３】図４は図１の構成においてパルス下限値よ
り短いノイズパルスが入力された場合の処理を示すタイ
ミングチャートである。時刻Ｔ０と時刻Ｔ１は、図２と
同様の動作であり、その重複した説明を省略する。入力
パルスの１周期を示す立ち上りエッジは時刻Ｔ２で発生
しており、パルス下限値が設定されている第１コンペア
レジスタ９の一致状態のタイミングである時刻Ｔ３より
前のため、ＲＳ−Ｆ／Ｆ回路１１はリセット状態であ
り、割り込みマスク期間である。したがって、割り込み
信号Ｓ８は発生しない。

【００４４】以上のように、パルス上限値と下限値を第
１及び第２コンペアレジスタ９，１０に設定することで
使用する電子機器に応じて取り込みたい正規のパルス幅
をきめ細かく制御することが出来る。

【００４５】次に、他の実施形態について説明する。図
５は他の実施形態の構成を示すブロック図である。図５
を参照すると、エッジ検出回路３の出力にエッジ選択回
路４０が設けられている。エッジ選択回路４０はタイマ
クリア信号と割込み発生用信号をそれぞれプログラマブ
ルに選択できる回路である。例えば、入力パルスの立ち
上りエッジをタイマクリア信号Ｓ４１とし、かつ、立ち
下りエッジを割り込み発生用信号Ｓ４２に設定した場
合、入力パルスがハイレベルになるタイミングでタイマ
４がクリア後スタートし、入力パルスがローレベルに変
化した時点で割込み発生用信号Ｓ４２が発生する。ここ
で割込み信号Ｓ８を発生させるかどうかは、ノイズ判別
部３０のＲＳ−Ｆ／Ｆ回路１１がセット状態かリセット
状態かで決定する。

【００４６】すなわち、この場合は、入力パルスのハイ
幅に対して正規のパルスかそれともノイズパルスかを判
定することになる。逆に、入力パルスの立ち下りエッジ
をタイマクリア信号Ｓ４１とし、かつ、立ち上りエッジ
を割り込み発生用信号Ｓ４２に設定した場合は、入力パ
ルスのローレベルの幅に対する判定を行うことが出来
る。

【００４７】さらに、両方立ち上りエッジを選択した場
合は、立ち上りエッジを基準とした１周期幅の判定をす
ることができ、両方立ち下りエッジを選択した場合は立
ち下りエッジを基準とした１周期幅の判定が出来る。こ
の場合、電子機器に応じて、入力パルスのハイ幅、ロー
レベルの幅、１周期幅に対してパルス判定できるという
利点がある。

【００４８】

【発明の効果】以上の説明から明らかなように、本発明
のパルス判定装置によれば、ノイズパルスによる誤割り
込みが発生する確率を大幅に低減し、その低消費電力化
を実現できるとともに、無駄な割込みによるマイクロコ
ンピュータの処理性能の低下をまねかなくなり、さら
に、使用する電子機器に応じて自由にノイズ除去期間を
設定できるとともに、回路規模を縮小できるという効果
を奏する。

【図面の簡単な説明】

【図１】本発明のパルス判定装置の実施形態における構
成を示すブロック図である。

【図２】図１の構成において非ノイズの正規パルスが入
力された場合の処理を示すタイミングチャートである。

【図３】図１の構成においてパルス上限値を越えるノイ
ズパルスが入力された場合の処理を示すタイミングチャ
ートである。

【図４】図１の構成においてパルス下限値より短いノイ
ズパルスが入力された場合の処理を示すタイミングチャ
ートである。

【図５】他の実施形態の構成を示すブロック図である。

【図６】従来のパルス判定回路の構成例を示すブロック
図である。

【符号の説明】

２ ノイズ除去回路 ３ エッジ検出回路 ４ タイマ４ ５ 第１キャプチャレジスタ ６ 第２キャプチャレジスタ ７ ２入力ＡＮＤ回路 ９ 第１コンペアレジスタ １０ 第２コンペアレジスタ １１ ＲＳ−Ｆ／Ｆ回路 １２ 立ち下りエッジ検出回路 １３ ２入力ＯＲゲート ２０ ＣＰＵ ３０ ノイズ判別部 ４０ エッジ選択回路 Ｓ８ 割り込み信号 Ｓ１４，Ｓ１５ 信号 Ｓ４１ タイマクリア信号 Ｓ４２ 割り込み発生用信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力パルス列の指示内容に対応した制御
   データを中央演算処理装置が割り込み信号で判定して出
   力するパルス判定装置において、 入力パルスの立ち下り、立ち上りのエッジでそれぞれ第
   １信号、第２信号を発生するエッジ検出手段と、 前記エッジ検出手段からの第１信号でタイマ値をラッチ
   する第１キャプチャレジスタ及び第２信号でタイマ値を
   ラッチする第２キャプチャレジスタと、 前記エッジ検出手段からの第２信号でタイマ値を前記第
   ２キャプチャレジスタでラッチした後にクリアするタイ
   マと、 前記エッジ検出手段からの第１信号に基づいてノイズ判
   定信号を出力するノイズ判別手段と、 前記エッジ検出手段からの第２信号と前記ノイズ判別手
   段からのノイズ判定信号によって、入力パルスがノイズ
   期間と判定されたときに、ローレベルを出力して割り込
   みをマスク状態に設定し、ノイズ期間ではないと判定さ
   れたときに、割り込み信号を出力するＡＮＤ回路と、 を備えることを特徴とするパルス判定装置。
2. 【請求項２】 前記ノイズ判別手段として、 エッジ検出手段からの第１信号で設定したパルス幅の下
   限値、上限値とタイマのカウント値とが一致したときに
   ワンショットパルスをそれぞれに出力する第１、第２コ
   ンペアレジスタと、 前記第１、第２コンペアレジスタからのそれぞれのワン
   ショットパルスでそれぞれセット、リセットとなるフリ
   ップ・フロップ回路と、 前記フリップ・フロップ回路の割り込み発生許可状態の
   セット期間に、第２信号が発生すると割り込み信号を出
   力するＡＮＤ回路と、 前記タイマのクリア信号の立ち下りエッジを検出すると
   ワンショットパルスを出力し、ＯＲ回路を通じて前記フ
   リップ・フロップ回路をリセットする立ち下りエッジ検
   出回路とを備え、 正規のパルス周期以外の周期が入力されても誤り割り込
   み信号を発生しないことを特徴とする請求項１記載のパ
   ルス判定装置。
3. 【請求項３】 前記エッジ検出手段の前段として、 一定幅より狭いパルスをノイズとして除去するノイズ除
   去手段を備えることを特徴とする請求項１記載のパルス
   判定装置。
4. 【請求項４】 前記入力パルスの幅が正規のときの処理
   として、 前記エッジ検出手段が、 ローレベルからハイレベルに変化する入力パルスの立ち
   上りエッジを検出して発生した第２信号で、タイマをク
   リアしてスタートさせ、 次に、入力パルスがハイレベルからローレベルに変化
   し、かつ、タイマがカウントアップを継続し、さらに、
   第１コンペアレジスタに設定されているパルス幅の下限
   値とタイマのカウント値が一致したときにフリップ・フ
   ロップ回路を割り込み発生許可期間にセットし、 このあと、入力パルスがローレベルからハイレベルに変
   化して第２信号を発生し、前記フリップ・フロップ回路
   をセット状態として割り込み信号を発生させることを特
   徴とする請求項１記載のパルス判定装置。
5. 【請求項５】 前記入力パルスの幅が上限値を超えたと
   きの処理として、 前記エッジ検出手段が、 ローレベルからハイレベルに変化する入力パルスの立ち
   上りエッジを検出して発生した第２信号でタイマをクリ
   アした後にスタートさせ、 次に、入力パルスがハイレベルからローレベルに変化
   し、かつ、タイマがカウントアップを継続し、さらに、
   第１コンペアレジスタに設定されているパルス幅の下限
   値とタイマのカウント値が一致したときにフリップ・フ
   ロップ回路を割り込み発生許可期間にセットし、 次に、第２コンペアレジスタに設定されているパルス幅
   の上限値がタイマのカウント値と一致したときに前記フ
   リップ・フロップ回路をリセットされて割り込みマスク
   期間とし、 さらに、入力パルスがローレベルからハイレベルに変化
   し、第２信号が発生して、パルス上限値を超えていると
   きに割り込み信号が非発生となるようにすることを特徴
   とする請求項１記載のパルス判定装置。
6. 【請求項６】 前記入力パルスの幅が下限値より短いと
   きの処理として、 前記エッジ検出手段が、 ローレベルからハイレベルに変化する入力パルスの立ち
   上りエッジを検出して発生した第２信号で、タイマをク
   リアしてスタートさせ、 次に、入力パルスがハイレベルからローレベルに変化
   し、かつ、タイマがカウントアップを継続し、次の入力
   パルスの１周期を示す立ち上りエッジの発生時に、前記
   フリップ・フロップ回路をリセット状態で割り込みマス
   ク期間とし、割り込み信号が発生しないようにすること
   を特徴とする請求項１記載のパルス判定装置。
7. 【請求項７】 前記エッジ検出手段にエッジ選択手段を
   設け、 このエッジ選択手段が、タイマクリア信号と割込み発生
   用信号をそれぞれプログラマブルに選択し、入力パルス
   の立ち上りエッジをタイマクリア信号とし、立ち下りエ
   ッジを割り込み発生用信号に設定した場合に、入力パル
   スがハイレベルになるタイミングでタイマがクリア後に
   スタートし、入力パルスがローレベルに変化した時点で
   割込み発生用信号を発生することを特徴とする請求項１
   記載のパルス判定装置。