JP3406418B2 - 電源異常割込信号検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電源を有する入出力
装置から出力される電源異常割込外部信号に応じて、中
央処理装置において割込処理を行う電源異常割込信号検
出回路に関するものである。

【０００２】

【従来の技術】図１０は例えば特開昭５６−９６３１２
号公報に示された従来の電源異常割込信号検出回路を示
す構成図であり、図において、１は中央処理装置、２０
はその中央処理装置１に電源異常割込外部信号１０を出
力する入出力装置である。５は電源監視信号２１，割込
リセット信号２３及び割込クリア信号２４を入力し、セ
ット，リセット操作を行い、電源監視出力信号２５を出
力するフリップフロップ回路、２ｂはフリップフロップ
回路５から出力される電源監視出力信号２５と割込クリ
ア信号２４を入力するナンド形式の送信用インタフェー
ス回路である。２ｄは中央処理装置１の受信用インタフ
ェース回路であり、それ以降は、電源異常割込ローカル
信号１１として用いるものである。

【０００３】次に動作について説明する。中央処理装置
１及び入出力装置２０には、図示はしないがそれぞれ個
別に電源が設けられている。入出力装置２０に電源異常
が発生し、電源監視信号２１が無意のハイレベルから有
意のローレベルに変化すると、電源監視出力信号２５も
無意のローレベルから有意のハイレベルに変化する。こ
の時、割込クリア信号２４が有意のローレベルでなけれ
ば送信用インタフェース回路２ｂを介して、有意のロー
レベルの電源異常割込外部信号１０が中央処理装置１に
出力され、この中央処理装置１において割込処理がなさ
れる。

【０００４】しかしながら、中央処理装置１の電源投入
中に入出力装置２０の電源を投入した場合、入出力装置
２０の電源が正常であるにもかかわらず、入出力装置２
０の各回路及び信号ラインに不要なパルス及び多数のノ
イズが重畳し、電源異常割込外部信号１０として出力さ
れる場合がある。そこで、ナンド形式の送信用インタフ
ェース回路２ｂに、電源立ち上がり又は立ち下がり時の
信号の電位が不安定な時に有意のローレベルとなり、電
位がハイレベル又はローレベルに安定すると無意のハイ
レベルとなる割込クリア信号２４を入力し、電源立ち上
がり又は立ち下がり時の誤動作を防止している。尚、電
源監視出力信号２５は割込リセット信号２３によってリ
セットされるものである。

【０００５】

【発明が解決しようとする課題】従来の電源異常割込信
号検出回路は以上のように構成されているので、電源投
入又は遮断時に送信用インタフェース回路２ｂから多数
の不要なパルス及びノイズが出力され、中央処理装置１
側の電源異常割込ローカル信号１１にも同様の多数のパ
ルスが発生し、入出力装置２０の電源が正常であるにも
かかわらず、誤って中央処理装置１において割込処理が
なされてしまう可能性がある。

【０００６】即ち、一般に入出力装置２０の電源が投入
又は遮断されても、電源電圧は瞬時にハイ又はローレベ
ルにならず、緩やかに上昇又は下降する。この間、電源
異常割込外部信号１０を出力する送信用インタフェース
回路２ｂの電源電圧もこの回路の動作可能電圧の限界付
近を通過するため、出力信号の電位は安定せず、信号の
電位がどの様に遷移するかは予想し難く、場合によって
は電源電圧が中間レベルにあるにもかかわらず、割込ク
リア信号２４及び電源監視出力信号２５が瞬間的にハイ
レベルを示すことがある。このため中央処理装置１で
は、接続する入出力装置２０の電源投入又は遮断の度に
多数の無意味な割込処理が輻湊し、他の処理にも支障を
きたすなどの問題点があった。

【０００７】この発明は上記ような問題点を解消するた
めになされたもので、接続する入出力装置の電源投入又
は遮断時の割込処理の輻湊を軽減できる電源異常割込信
号検出回路を得ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１の発明に係る電
源異常割込信号検出回路は、フリップフロップ回路で構
成され、電源異常割込外部信号に応じて電源入割込信号
及び電源断割込信号を生成すると共に、電源入割込信号
及び電源断割込信号のうち一方が生成されれば割込処理
が終了するまで他方は生成されないようにロックする割
込信号処理回路と、電源異常割込外部信号に応じてステ
ータス信号を生成するステータス表示回路とを備え、割
込信号処理回路の電源入割込信号又は電源断割込信号の
発生に応じてステータス表示回路のステータス信号の変
化を読み取るものである。

【０００９】請求項２の発明に係る電源異常割込信号検
出回路は、モノステーブル・マルチバイブレータ回路で
構成され、電源異常割込外部信号に応じて電源入割込信
号及び電源断割込信号を生成すると共に、電源入割込信
号及び電源断割込信号を生成したら所定時間生成し続け
る割込信号処理回路と、電源異常割込外部信号に応じて
ステータス信号を生成するステータス表示回路とを備
え、割込信号処理回路の電源入割込信号又は電源断割込
信号の発生に応じてステータス表示回路のステータス信
号の変化を読み取るものである。

【００１０】請求項３の発明に係る電源異常割込信号検
出回路は、入出力装置を、電源監視信号を送信用インタ
フェース回路を介して直接電源異常割込外部信号として
出力するようにしたものである。

【００１１】請求項４の発明に係る電源異常割込信号検
出回路は、入出力装置を、電源監視信号をフィルター回
路及び送信用インタフェース回路を介して直接電源異常
割込外部信号として出力するようにしたものである。

【００１２】

【作用】請求項１の発明における電源異常割込信号検出
回路は、電源異常割込外部信号に応じて電源入割込信号
及び電源断割込信号を生成すると共に、ステータス信号
を生成し、中央処理装置では、その電源入割込信号又は
電源断割込信号が発生すれば、ステータス信号の変化を
読み取る。よって、電源入割込信号又は電源断割込信号
が生成されればステータス信号も生成されるが、当該中
央処理装置は、電源入割込信号又は電源断割込信号の発
生を検出した後、ステータス信号の変化を読み取るの
で、当該中央処理装置の処理時間だけステータス信号の
変化の読み取りが遅れる。従って、当該中央処理装置の
処理時間に信号が生成され更に消滅してしまうような、
短時間のステータス信号の場合、信号変化を検知するこ
とができず、不要なパルス及びノイズと判断し、割込処
理を不要とする。又、中央処理装置の処理時間以上の幅
のステータス信号の場合、信号変化を検知することがで
き、正常なパルスと判断し、通常の割込処理を行う。ま
た、割込信号処理回路のフリップフロップ回路は、電源
入割込信号及び電源断割込信号のうち一方が生成されれ
ば割込処理が終了するまで他方は生成されないようにロ
ックする。よって、中央処理装置がステータス信号を読
み取る前に状態が消滅してしまうような、短時間のステ
ータス信号、即ち、不要なパルス及びノイズに対して、
一番先に入った不要なパルス及びノイズについてのみス
テータス信号の読み取りを行えば良く、中央処理装置の
処理を少なく済ませる。

【００１３】請求項２の発明におけるモノステーブル・
マルチバイブレータ回路は、電源入割込信号及び電源断
割込信号を生成したら所定時間生成し続ける。よって、
短時間のステータス信号、即ち、不要なパルス及びノイ
ズに対して、所定時間の間は一番先に入った不要なパル
ス及びノイズについてのみステータス信号の読み取りを
行えば良く、中央処理装置の処理が少なく済ませる。

【００１４】請求項３の発明における入出力装置は、電
源監視信号を送信用インタフェース回路を介して直接電
源異常割込外部信号として出力する。よって、送信用イ
ンタフェース回路を設けたことによって信頼性を高める
と共に、ノイズによる影響が生じてしまう不要な回路を
なくし、更に信頼性を高める。又、構成を容易にする。

【００１５】請求項４の発明におけるフィルター回路
は、短いパルス、即ち、ノイズを取り除き、更に信頼性
を高める。

【００１６】

【実施例】実施例１． 以下、この発明の一実施例を図について説明する。図１
はこの発明の実施例１による電源異常割込信号検出回路
を示す構成図、図２はその動作を示すフローチャト、図
３はタイミングチャートである。図において、１は中央
処理装置、１０は従来技術である図１０に示した入出力
装置２０から出力され、その電源（第１の電源）の状態
を示す電源監視信号２１に応じた電源異常割込外部信
号、２ａはその電源異常割込外部信号１０を入力し、電
源異常割込ローカル信号１１として出力する受信用イン
タフェース回路である。３はその電源異常割込ローカル
信号１１に応じて電源入割込信号１２及び電源断割込信
号１４を生成する割込信号処理回路であり、電源異常割
込ローカル信号１１を直接入力するフリップフロップ回
路５ａ、電源異常割込ローカル信号１１をインバータ７
を介して入力するフリップフロップ回路５ｂから構成さ
れている。１３，１５はフリップフロップ回路５ａ，５
ｂのリセットのための電源入リセット信号及び電源断リ
セット信号である。

【００１７】４は電源異常割込ローカル信号１１に応じ
てステータス信号１７を生成するステータス表示回路で
あり、電源異常割込ローカル信号１１を直接入力するフ
リップフロップ回路５ｃから構成されている。１６はス
テータス信号１７を読み出すためのステータスリード信
号である。尚、中央処理装置１は上記入出力装置２０の
電源とは個別の電源（第２の電源）で動作するものであ
り、又、上記電源，受信用インタフェース回路２ａ，割
込信号処理回路３及びステータス表示回路４を搭載し、
電源異常割込外部信号１０に応じて図２に示すフローチ
ャートの動作を行うものである。

【００１８】次に動作について説明する。入出力装置２
０の電源投入直後に多数のノイズや不要なパルスを含む
電源異常割込外部信号１０が受信用インタフェース回路
２ａを介して電源異常割込ローカル信号１１として入力
される。ここでノイズとは、図３の時刻Ｔ１に示すよう
に送信用インタフェース回路２ｂの電源電圧が不安定な
間に信号の電位レベルがその送信用インタフェース回路
２ｂのスレッショルド電圧を越えて変化するもので、こ
こでは例えとして１μｓ以下の幅の信号のノイズとす
る。又、正常なパルスとは、安定したハイレベル又はロ
ーレベルの電位レベルを１μｓを越えて保つものとす
る。

【００１９】まず、入出力装置２０の電源投入時にノイ
ズ等を入力した場合ついて説明する。図３に示すよう
に、電源異常割込ローカル信号１１（図示せず）のノイ
ズ等の立ち上がりに応じて時刻Ｔ１で割込信号処理回路
３の電源入割込信号１２がハイレベルの有意となり、そ
の直後の電源異常割込ローカル信号１１の立ち下がりに
応じて電源断割込信号１４もハイレベルの有意となる。
又、ステータス表示回路４のステータス信号１７も電源
異常割込ローカル信号１１の立ち上がりに応じて時刻Ｔ
１でハイレベルの有意となる。どちらかの割込信号が有
意となると、この場合、先に有意になった電源入割込信
号１２に応じて（図２のステップＳＴ１，ＳＴ２）、中
央処理装置１はステータス信号１７を読みに行く（図２
のステップＳＴ３）。ところで、このステップＳＴ２か
らステップＳＴ３までに、中央処理装置１の動作速度に
応じたタイムラグが生じる。この時間を仮に１μｓとす
る。

【００２０】従って、図３の時刻Ｔ１のようにノイズが
入力した場合には、ステータス信号１７は既にローレベ
ルの無意に戻っている。このように、中央処理装置１が
ステータス信号１７を読みに行く前（ローレベル）と、
電源入割込信号１２が有意となり、中央処理装置１が１
μｓ遅れて読んだステータス信号１７とを比較して、変
化がなくなっているような短い信号の変化の場合は、ノ
イズとみなし通常の割り込み処理は行わない（図２のス
テップＳＴ４）。尚、そのステータス信号１７の読みと
同時に、電源入リセット信号１３をローレベルの有意と
して、フリップフロップ５ａをリセットし（図２のステ
ップＳＴ３）、電源入割込信号１２を無意に戻して、こ
の割込処理を終了する（図２のステップＳＴ６）。

【００２１】次に、入出力装置２０の電源遮断時にノイ
ズ等を入力した場合について説明する。上記電源投入時
の時と同様、電源異常割込ローカル信号１１（図示せ
ず）のノイズ等の立ち下がり応じて時刻Ｔ１１で、先に
電源断割込信号１４がハイレベルの有意となる。又、ス
テータス信号１７は時刻Ｔ１１でローレベルになる。中
央処理装置１が上記電源断割込信号１４の有意に応じて
ステータス信号１７を読みに行くが、ステータス信号１
７は既にハイレベルに戻っている。このように、中央処
理装置１がステータス信号１７を読みに行く前後でステ
ータス信号１７に変化がなければノイズとみなし（図２
のステップＳＴ４）、通常の割込処理は行わず、電源断
リセット信号１５をローレベルの有意として（図２のス
テップＳＴ３）、電源断割込信号１４を無意に戻してこ
の割込処理を終了する（図２のステップＳＴ６）。

【００２２】次に、１μｓ以上時間幅がある正常なパル
スを入力した場合について説明する。図３の時刻Ｔ２に
示すように、電源異常割込ローカル信号１１（図示せ
ず）の正常なパルスの立ち上がりに応じて割込信号処理
回路３の電源入割込信号１２がハイレベルの有意とな
り、又、ステータス表示回路４のステータス信号１７も
時刻Ｔ２でハイレベルの有意となる。電源入割込信号１
２が有意となると、ステータス信号１７を読みに行くと
同時に、次の割り込みが受付可能になるように電源入リ
セット信号１３を有意とし、電源入割込信号１２を無意
に戻しておく（図２のステップＳＴ３，図３の時刻Ｔ
３）。

【００２３】正常なパルスの場合、ステータス信号１７
も１μｓ以上電源入（ハイレベル）の状態になっている
ので、中央処理装置１はステータス信号１７の変化を検
知でき、この時初めて割込処理を行う（図２のステップ
ＳＴ５）。この処理は、電源異常割込ローカル信号１１
の電源レベルの変化が、ノイズとみなせない１μｓ以上
のパルスであれば（図３の時刻Ｔ４，Ｔ６，Ｔ７，Ｔ
８，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６）同様で
あり、又、電源遮断時（図３の時刻Ｔ１０〜Ｔ１７）の
割込処理についても、電源投入時と同等である。更に、
この実施例では、電源投入又は電源遮断の割込処理を複
数回行っても、システム的に問題がないことを断ってお
く。

【００２４】実施例２． 図４はこの発明の実施例２による電源異常割込信号検出
回路を示す構成図である。図において、フリップフロッ
プ回路５ａ，５ｂは、フリップフロップ回路のＱ（否
定）出力信号を利用し、他方のフリップフロップ回路の
Ｄ端子に入力することにより、電源入割込信号１２ａ及
び電源断割込信号１４ｂのうち一方が生成されれば割込
処理が終了するまで他方は生成されないようにロックす
るように構成されている。

【００２５】次に動作について説明する。電源異常割込
ローカル信号１１によって、図３の時刻Ｔ１に示すよう
に、割込信号処理回路３ａのフリップフロップ回路５ａ
の電源入割込信号１２ａがハイレベルの有意となり、同
時にＱ（否定）出力信号によってもう一方のフリップフ
ロップ回路５ｂに割込が入らないようにロックをしに行
くが、このロック動作は中央処理装置１を介さないた
め、タイムラグ無しに瞬時に行うことができる。従っ
て、図３の時刻Ｔ１では電源入割込信号１２ａだけが有
意になり、電源断割込信号１４ａは変化しない。

【００２６】この後、実施例１と同様、中央処理装置１
はステータス信号１７を確認し（図２のステップＳＴ
３，４）、ステータス信号１７がローレベル、即ち、割
込入力前と変化がなくなるような短い信号の変化の場合
はノイズとみなし、通常の割込処理（図２のステップＳ
Ｔ５）は行わない。又、図３の時刻Ｔ２のような正常な
パルスが入ってきた場合は、実施例１と同様、電源投入
時の通常の割込処理を行う。

【００２７】実施例３． 図５はこの発明の実施例３による電源異常割込信号検出
回路を示す構成図、図６はそのタイミングチャートであ
る。図において、８はフリップフロップ回路５の代わり
に置き換えたモノステーブル・マルチバイブレータ回路
であり、このモノステーブル・マルチバイブレータ回路
８は、電源異常割込ローカル信号１１に応じて、電源入
割込信号１２ｂ及び電源断割込信号１４ｂを生成したら
所定時間生成し続けるものである。

【００２８】次に動作について説明する。上記実施例
１，２では、電源入割込信号１２ｂ及び電源断割込信号
１４ｂが有意（ハイレベル）になった時、ステータス信
号１７を読みに行ったが、この実施例では、有意（ハイ
レベル）から無意（ローレベル）に変化した時にステー
タス信号１７を読みに行くものとする。図６の時刻Ｔ１
に示すように、多数のノイズ及びパルスの乗った電源異
常割込ローカル信号１１が割込信号処理回路３ｂに入力
されると、これまでと同様、電源入割込信号１２ｂ及び
電源断割込信号１４ｂが有意になる。ここで予めモノス
テーブル・マルチバイブレータ回路８に適当な値の時定
数を設定しておくと、所定時間単安定モードを継続す
る。ここではその時間を図６のＴ５〜Ｔ７又はＴ６〜Ｔ
８間の長さとする。

【００２９】仮に、この単安定時間内に時刻Ｔ２又はＴ
３に示すように、再度電源異常割込ローカル信号１１に
パルスが発生したとすると、モノステーブル・マルチバ
イブレータ回路８がトリガされ、電源入割込信号１２ｂ
及び電源断割込信号１４ｂの信号レベルは変化しない。
即ち、時刻Ｔ２〜Ｔ６に示すような、単安定時間内に起
こる複数の短いパルスは一度の割込信号に集約される。
この後、この実施例では、時刻Ｔ７，Ｔ８のように電源
入割込信号１２ｂ及び電源断割込信号１４ｂの無意にな
る変化時にステータス信号１７を読みに行くようにし、
その後の動作は上記実施例１，２と同様である。又、以
上の割込処理は、図６の時刻Ｔ９以降の電源遮断時にも
同様である。

【００３０】実施例４． 図７はこの発明の実施例４による電源異常割込信号検出
回路の動作を示すフローチャートである。この実施例の
構成は、図１に示したものと同様であるが、中央処理装
置１にタイマ回路（遅延回路）を備えており、このタイ
マ回路の時限は、電源投入又は遮断による電源電圧の変
動時間、即ち、図３のＴ０〜Ｔ９又はＴ１０〜Ｔ１７間
より充分長く設定されている。このタイマ回路の時限を
仮にＴ（＝１ｓ）とする。

【００３１】次に動作について説明する。電源異常割込
ローカル信号１１のレベルがローレベルからハイレベル
へ変化し、割込信号処理回路３から出力される電源入割
込信号１２及び電源断割込信号１４が有意になると（図
３の時刻Ｔ１，図７のステップＳＴ１）、中央処理装置
１のタイマ回路が起動し、その間の割込はマスクされる
（図７のステップＳＴ２）。１ｓ経過後にステータス信
号１７を読みに行き（図３のＴ９以降，図７のステップ
ＳＴ３）、これまでの実施例と同様、割込信号が有意に
なる前と比べて、ステータス信号１７が変化していれば
通常の割込処理を行い、変化していなければ割込処理を
行わない（図７のステップＳＴ４，ＳＴ５）。以上の割
込処理は、図３の時刻Ｔ８以降の電源断時にも同様であ
る。

【００３２】実施例５． 図８はこの発明の実施例５による電源異常割込信号検出
回路を示す構成図であり、図において、２ｃは入出力装
置２０に設けられ、電源監視信号２１を直接電源異常割
込外部信号１０として出力する送信用インタフェース回
路である。

【００３３】次に動作について説明する。従来の装置で
は、電源監視信号２１を電源異常割込ローカル信号１１
として、送信用インタフェース回路２ｂから出力するま
でに、少なくとも一段以上の回路（図１０ではフリップ
フロップ５）を介し、又、別の回路の出力信号（図１０
では、割込クリア信号２４）を送信用インタフェース回
路２ｂへ入力していた。しかしこれまで記載してきたよ
うに、フリップフロップ５の出力信号、割込クリア信号
２４とも、電源電圧が不安定な間の動作は保証できな
い。従って、図８のとおり、電源監視信号２１を回路を
介さず直接送信用インタフェース回路２ｃへ入力するよ
うにする。

【００３４】実施例６． 図９はこの発明の実施例６による電源異常割込信号検出
回路を示す構成図であり、図において、２２は入出力装
置２０の送信用インタフェース回路２ｃの前に設けられ
たフィルター回路である。

【００３５】次に動作について説明する。従来装置のよ
うな回路の誤動作によるパルスの出力は解消されたが、
生のデータを出力する場合、ノイズが多く乗りやすい。
この欠点を解消するため、フィルター回路２２を送信用
インタフェース回路２ｃの前に備え、短いパルス信号、
即ち、ノイズを取り除けるようにする。尚、上記各実施
例に示した回路はそれら実施例を実現するための一つの
例であり、同等の機能が実現できる回路であれば、これ
に限定されるものではない。

【００３６】

【発明の効果】以上のように、請求項１の発明によれ
ば、電源入割込信号又は電源断割込信号の発生に応じて
そのステータス表示回路のステータス信号の変化を読み
取るように構成したので、電源異常割込外部信号が不要
なパルス及びノイズであるか正常なパルスであるか正確
に判断でき、過った割込処理を防止できると共に、入出
力装置の電源投入又は遮断時の割込処理の輻湊を軽減で
きる効果がある。また、割込信号処理回路を、電源入割
込信号及び電源断割込信号のうち一方が生成されれば割
込処理が終了するまで他方は生成されないようにロック
するフリップフロップ回路で構成したので、一番先に入
った不要なパルス及びノイズに対してのみステータス信
号を読み取れば良く、その後に入った不要なパルス及び
ノイズに対してステータス信号の読み取り処理を省くこ
とができ、中央処理装置の負荷を低減することができる
効果がある。

【００３７】請求項２の発明によれば、割込信号処理回
路を、電源異常割込外部信号に応じて電源入割込信号及
び電源断割込信号を生成したら所定時間生成し続けるモ
ノステーブル・マルチバイブレータ回路で構成したの
で、所定時間の間は一番先に入った不要なパルス及びノ
イズに対してのみステータス信号を読み取れば良く、そ
の後に入った不要なパルス及びノイズに対してステータ
ス信号の読み取りを省くことができ、中央処理装置の負
荷を低減することができる効果がある。

【００３８】請求項３の発明によれば、入出力装置を、
電源監視信号を送信用インタフェース回路を介して直接
電源異常割込外部信号として出力するように構成したの
で、送信用インタフェース回路を設けることによって信
頼性を高めることができると共に、ノイズの影響を受け
てしまう不要な回路を無くすことによって更に信頼性を
高めることができる。又、構成を容易にすることができ
る効果がある。

【００３９】請求項４の発明によれば、入出力装置を、
電源監視信号をフィルター回路及び送信用インタフェー
ス回路を介して直接電源異常割込外部信号として出力す
るように構成したので、フィルター回路を設けることに
よって、短いパルス、即ち、ノイズを取り除き、更に信
頼性を高めることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１による電源異常割込信号
検出回路を示す構成図である。

【図２】 この発明の実施例１による電源異常割込信号
検出回路の動作を示すフローチャートである。

【図３】 この発明の実施例１による電源異常割込信号
検出回路の動作を示すタイミングチャートである。

【図４】 この発明の実施例２による電源異常割込信号
検出回路を示す構成図である。

【図５】 この発明の実施例３による電源異常割込信号
検出回路を示す構成図である。

【図６】 この発明の実施例３による電源異常割込信号
検出回路の動作を示すタイミングチャートである。

【図７】 この発明の実施例４による電源異常割込信号
検出回路の動作を示すフローチャートである。

【図８】 この発明の実施例５による電源異常割込信号
検出回路を示す構成図である。

【図９】 この発明の実施例６による電源異常割込信号
検出回路を示す構成図である。

【図１０】 従来の電源異常割込信号検出回路を示す構
成図である。

【符号の説明】

１ 中央処理装置、２ａ 受信用インタフェース回路、
２ｃ 送信用インタフェース回路、３，３ａ，３ｂ 割
込信号処理回路、４ ステータス表示回路、５ａ，５ｂ
フリップフロップ回路、８ モノステーブル・マルチ
バイブレータ回路、１０ 電源異常割込外部信号、１
２，１２ａ，１２ｂ 電源入割込信号、１４，１４ａ，
１４ｂ 電源断割込信号、１７ ステータス信号、２０
入出力装置、２１ 電源監視信号、２２ フィルター
回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−233318（ＪＰ，Ａ) 特開 昭59−177639（ＪＰ，Ａ) 特開 昭56−96312（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/00 G06F 1/26 - 1/32 G06F 9/46

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 電源の状態を示す電源監視信号に応じて
   電源異常割込外部信号を出力する入出力装置と、上記入
   出力装置から出力された電源異常割込外部信号を入力す
   る受信用インタフェース回路と、フリップフロップ回路
   で構成され、上記受信用インタフェース回路を介して入
   力される電源異常割込外部信号に応じて電源入割込信号
   及び電源断割込信号を生成すると共に、それら電源入割
   込信号及び電源断割込信号のうち一方が生成されれば割
   込処理が終了するまで他方は生成されないようにロック
   する割込信号処理回路と、上記受信用インタフェース回
   路を介して入力される電源異常割込外部信号に応じてス
   テータス信号を生成するステータス表示回路とを備え、
   上記割込信号処理回路の電源入割込信号又は電源断割込
   信号の発生に応じて上記ステータス表示回路のステータ
   ス信号の変化を読み取ることを特徴とする電源異常割込
   信号検出回路。
2. 【請求項２】 電源の状態を示す電源監視信号に応じて
   電源異常割込外部信号を出力する入出力装置と、上記入
   出力装置から出力された電源異常割込外部信号を入力す
   る受信用インタフェース回路と、モノステーブル・マル
   チバイブレータ回路で構成され、上記受信用インタフェ
   ース回路を介して入力される電源異常割込外部信号に応
   じて電源入割込信号及び電源断割込信号を生成すると共
   に、電源入割込信号及び電源断割込信号を生成したら所
   定時間生成し続ける割込信号処理回路と、上記受信用イ
   ンタフェース回路を介して入力される電源異常割込外部
   信号に応じてステータス信号を生成するステータス表示
   回路とを備え、上記割込信号処理回路の電源入割込信号
   又は電源断割込信号の発生に応じて上記ステータス表示
   回路のステータス信号の変化を読み取ることを特徴とす
   る電源異常割込信号検出回路。
3. 【請求項３】 入出力装置は、電源監視信号を送信用イ
   ンタフェース回路を介して直接電源異常割込外部信号と
   して出力することを特徴とする請求項１又は請求項２記
   載の電源異常割込信号検出回路。
4. 【請求項４】 入出力装置は、電源監視信号をフィルタ
   ー回路及び送信用インタフェース回路を介して直接電源
   異常割込外部信号として出力することを特徴とする請求
   項１又は請求項２記載の電源異常割込信号検出回路。