JP3643822B2 - インタフェース回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、ＯＴＧ（On-The-Go)機能を有するＵＳＢ（Universal Serial Bus）インタフェース回路、特にその低消費電力化技術に関するものである。
【０００３】
【従来の技術】
ＵＳＢのＯＴＧ機能は、従来のＵＳＢ規格では必要不可欠であったホストコンピュータを省略して、周辺機器同士で１対１の直列データ通信を行うための機能である。
【０００４】
ＯＴＧ機能を有するＵＳＢでは、相互にデータ通信を行う２つの周辺機器同士が、Ｄ＋，Ｄ−，ＶＢＵＳ，ＧＮＤの４つの信号線を有するケーブルを介して接続される。ケーブルの両端のプラグには、更にＩＤ端子が設けられており、一方のプラグ内でＩＤ端子がＧＮＤ信号に接続され、他方のプラグ内のＩＤ端子は無接続となっている。各周辺機器は、差し込まれたプラグのＩＤ端子がＧＮＤ信号に接続されていればマスタとして動作し、無接続であればスレーブとして動作するようになっている。
【０００５】
ＯＴＧ機能を有するＵＳＢでは、ＶＢＵＳ信号を利用して周辺機器の低消費電力化を可能としている。即ち、マスタとして設定された周辺機器は、Ｄ＋，Ｄ−信号によって周辺機器同士でデータ通信を行う期間、ＶＢＵＳ信号を“Ｈ”レベルに駆動し、通信が不要になったときに、ＶＢＵＳ信号を“Ｌ”レベルにする。従って、ＶＢＵＳ信号が“Ｌ”のときは通信を実行する必要がないので、通信機能に関連する大部分のロジック回路を停止して、低消費電力モードに移行することができる。
【０００６】
但し、低消費電力モードにおいても、ＩＤ信号とＶＢＵＳ信号の変化を検出する検出回路を起動させておき、これらの信号の変化を検出した時に、通信機能やマスタ／スレーブ切替機能等のロジック回路を再起動させる必要がある。
【０００７】
従来のＯＴＧ機能を有するＵＳＢインタフェース回路では、マスタ発振器で生成されたクロック信号を分周回路で分周して低周波クロックを生成し、この低周波クロックに基づいてＩＤ信号とＶＢＵＳ信号の変化の有無を周期的に検出するように構成している。そして、信号の変化が検出されたときに、マスタ発振器のクロック信号をロジック回路に供給し、低消費電力モードから抜けるようにしている。なお、ＵＳＢインタフェース回路ではないが、例えば、特許文献１、２には、低消費電力モードと通常動作モードの切り替えに、同様の構成を用いたものが記載されている。
【０００８】
【特許文献１】
特開２００１−２１１２７６号公報
【特許文献２】
特開２００２−１５２４３９号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＯＴＧ機能を有するＵＳＢインタフェース回路では、次のような課題があった。
【００１０】
即ち、信号の変化を検出するために、マスタ発振器と分周回路を常に動作させておく必要がある。マスタ発振器のクロック信号は、ＵＳＢ規格によって周波数４８ＭＨｚ、精度５００ｐｐｍと規定されており、マスタ発振器自体の消費電力が大きいと共に、このクロック信号を分周する分周器の消費電力も大きくなり、低消費電力化に限界があった。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の請求項１〜５に係る発明は、マスタ側として設定された第１の装置とスレーブ側として設定された第２の装置のそれぞれに設けられて、マスタ側から出力される制御信号に基づいてこの第１と第２の装置間で相互に直列データ通信を行うインタフェース回路を、制御信号を監視して変化があったときに一定のパルス幅を有する検出信号を出力する検出部と、動作開始時に動作許可信号を出力し、その後、前記検出信号が与えられる度に該動作許可信号の停止と出力を交互に切り替える処理制御部と、動作許可信号が出力されているときにデータ通信用のクロック信号を生成する発振回路と、クロック信号に従って相手側の装置との間で直列データ通信を行う通信機能部とで構成している。
【００１５】
これにより、次のような作用が行われる。
【００１６】
検出部によって制御信号が監視され、その変化が検出されると、この検出部から処理制御部に検出信号が出力される。処理制御部では、検出信号に基づいて発振回路に対する動作許可信号の制御が行われる。これにより、制御信号によってデータ通信が指定されたときに発振回路が動作し、データ通信用のクロック信号が生成されて通信機能部に与えられる。また、データ通信が指定されないときは、発振回路の動作が停止されて通信機能部の動作も停止する。
【００１７】
【発明の実施の形態】
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＵＳＢインタフェース回路の構成図である。
【００１９】
このＵＳＢインタフェース回路はＯＴＧ対応のもので、ケーブルを介して相手側の周辺機器に接続するための端子１〜５を有している。端子１は、マスタ／スレーブを指定するための信号ＩＤが与えられるもので、接地電位ＧＮＤが与えられた時にマスタ、接地電位ＧＮＤが与えられていない時には、スレーブが指定されるようになっている。
【００２０】
端子２は、データ通信の有無を指定する信号ＶＢＵＳを送受信するもので、データ通信が行われるときに、マスタ側から“Ｈ”の信号ＶＢＵＳを出力し、スレーブ側では信号ＶＢＵＳを受信してデータ通信の有無を判定するようになっている。なお、この図では、端子１に対するプルアップ回路と、端子２に対する信号ＶＢＵＳの出力回路は省略している。
【００２１】
端子３は、対向する周辺機器同士に共通する接地電位ＧＮＤを伝えるもので、端子４，５は、周辺機器間のデータ信号Ｄ＋，Ｄ−を送受信するためのものである。
【００２２】
端子１，２は、検出部１０に接続されている。検出部１０は、同一構成のノイズ除去回路２０ａ，２０ｂと、２種類の変化検出回路３０，４０を有している。ノイズ除去回路２０ａ，２０ｂは、それぞれ端子１，２から与えられる信号ＩＤ，ＶＢＵＳの雑音成分を除去し、雑音の無い信号ＩＤＣ，ＶＢＣを出力するものである。
【００２３】
変化検出回路３０は、信号ＩＤＣの立ち上がりと立ち下がりの変化を検出して検出信号ＩＤＤを出力するものである。一方、変化検出回路４０は、信号ＶＢＣの立ち上がりの変化を検出して検出信号ＶＢＤを出力するものである。
【００２４】
ノイズ除去回路２０ａ，２０ｂと変化検出回路３０，４０には、その動作のために、ＣＲ発振回路５０から１００ｋＨｚ程度のクロック信号ＣＬＫが与えられるようになっている。また、ノイズ除去回路２０ｂから出力される信号ＶＢＣは、水晶発振回路６０に対する動作許可信号ＥＮＢとして与えられるようになっている。
【００２５】
水晶発振回路６０は、例えば第１の入力側に動作許可信号ＥＮＢが与えられる２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）６１と、このＮＡＮＤ６１の出力側と第２の入力側の間で帰還回路を構成する抵抗６２，６３及びキャパシタ６４，６５と、発振周波数を規定する水晶振動子６６とで構成されている。この水晶発振回路６０では、動作許可信号ＥＮＢが与えられたときに、周波数４８ＭＨｚ、精度５００ｐｐｍのクロック信号ＣＫが出力されるようになっている。
【００２６】
検出部１０から出力される検出信号ＩＤＤ，ＶＢＤは、処理制御部７０に与えられるようになっている。処理制御部７０は、周辺装置全体の制御を行うと共に、検出信号ＩＤＤ，ＶＢＤに基づいてマスタ／スレーブの切り替えや、データ通信における送受信の切り替え制御を行うものである。
【００２７】
一方、水晶発振回路６０から出力されるクロック信号ＣＫは、通信機能部８０に与えられるようになっている。通信機能部８０は、クロック信号ＣＫに基づいて、端子４，５のデータ信号Ｄ＋，Ｄ−の送受信、送受信データの直列／並列変換、及び処理制御部７０との間でのデータ転送等の処理を行うものである。
【００２８】
図２（ａ）〜（ｄ）は、図１中の各回路の一例を示す回路図である。
【００２９】
ノイズ除去回路２０は、図２（ａ）に示すように、信号ＩＤ，ＶＢＵＳをクロック信号ＣＬＫに同期して順次シフトして保持する縦続接続された３段のフリップフリップ（以下、「ＦＦ」という）２１〜２３を有している。ＦＦ２１〜２３の出力側は、３入力の論理積ゲート（以下、「ＡＮＤ」という）２４と、３入力の否定的論理和ゲート（以下、「ＮＯＲ」という）２５に接続されている。更に、ＡＮＤ２４とＮＯＲ２５の出力側は、ＪＫ型のＦＦ２６の入力端子Ｊ，Ｋに、それぞれ接続されている。そして、ＦＦ２６の出力側から、信号ＩＤＣ，ＶＢＣが出力されるようになっている。
【００３０】
このようなノイズ除去回路２０では、信号ＩＤ，ＶＢＵＳがクロック信号ＣＬＫに同期してＦＦ２１〜２３に順次シフトして保持される。ＦＦ２１〜２３に保持された信号が連続して“Ｈ”であれば、ＡＮＤ２４の出力信号が“Ｈ”となり、ＦＦ２６がセットされて“Ｈ”の信号ＩＤＣ，ＶＢＣが出力される。また、ＦＦ２１〜２３に保持された信号が連続して“Ｌ”であれば、ＮＯＲ２５の出力信号が“Ｈ”となり、ＦＦ２６がリセットされて“Ｌ”の信号ＩＤＣ，ＶＢＣが出力される。これにより、一時的にレベルが変動するような瞬間的な雑音が除去され、雑音の無い安定した信号ＩＤＣ，ＶＢＣが得られるようになっている。
【００３１】
変化検出回路３０は、図２（ｂ）に示すように、信号ＩＤＣをクロック信号ＣＬＫに同期して順次シフトして保持する２段のＦＦ３１，３２と、これらのＦＦ３１，３２の出力側に接続された否定的論理和ゲート（以下、「ＥＯＲ」という）３３とで構成されている。これにより、信号ＩＤＣが変化したとき、即ち、ＦＦ３１，３２の保持内容が異なるときに、ＥＯＲ３３から“Ｈ”の検出信号ＩＤＤが出力され、信号ＩＤＣが変化しないときには“Ｌ”の検出信号ＩＤＤが出力されるようになっている。
【００３２】
変化検出回路４０は、図２（ｃ）に示すように、信号ＶＢＣをクロック信号ＣＬＫに同期して順次シフトして保持する２段のＦＦ４１，４２と、これらのＦＦ４１，４２の出力側に接続された論理ゲート４３とで構成されている。論理ゲート４３は、ＦＦ４１，４２の出力信号がそれぞれ“Ｈ”，“Ｌ”のときにのみ、“Ｈ”の信号を出力するものである。これにより、信号ＶＢＣが立ち上がったタイミングが検出され、“Ｈ”の検出信号ＶＢＤが出力されるようになっている。
【００３３】
ＣＲ発振回路５０は、図２（ｄ）に示すように、縦続接続された５個のインバータ５１〜５５と、このインバータ５５の出力側とインバータ５１の入力側を接続する抵抗５６及びキャパシタ５７による積分回路を有している。更に、インバータ５３の出力側には出力バッファを構成するインバータ５８が接続され、このインバータ５８の出力側から、１００ｋＨｚ程度の低速のクロック信号ＣＬＫが出力されるようになっている。
【００３４】
次に、動作を説明する。
【００３５】
電源が投入され、図示しないリセット信号によって各部が初期状態に設定されると、処理制御部７０による周辺装置全体の処理が開始される。またＣＲ発振回路５０が動作を開始して１００ｋＨｚのクロック信号ＣＬＫが検出部１０に与えられる。
【００３６】
検出部１０では、ノイズ除去回路２０ａ，２０ｂによって端子１，２に与えられる信号ＩＤ，ＶＢＵＳの雑音が除去され、信号ＩＤＣ，ＶＢＣが生成されて変化検出部３０，４０にそれぞれ与えられる。また、信号ＶＢＣは、動作許可信号ＥＮＢとして水晶発振回路６０に与えられる。
【００３７】
ここで信号ＩＤが“Ｌ”であれば、処理制御部７０ではマスタ側の周辺装置としての処理を行うように設定される。また、信号ＩＤが“Ｈ”であれば、処理制御部７０はスレーブ側の周辺装置としての処理を行うように設定される。この信号ＩＤは、周辺装置間を接続するケーブルをつなぎ変えない限り、変化しない。
【００３８】
一方、信号ＶＢＵＳは、マスタ側として設定された周辺装置によって、データ通信の有無に応じて、随時切り替えられる。
【００３９】
信号ＶＢＵＳが“Ｈ”であると、ノイズ除去回路２０ｂから出力される信号ＶＢＣも“Ｈ”となり、水晶発振回路６０の動作が開始される。水晶発振回路６０から出力された４８ＭＨｚのクロック信号ＣＫ２は、通信機能部８０に与えられる。これにより、通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間で、データ信号Ｄ＋，Ｄ−によるデータ通信が行われる。
【００４０】
次に、信号ＶＢＵＳが“Ｌ”に変化すると、ノイズ除去回路２０ｂから出力される信号ＶＢＣも“Ｌ”となり、水晶発振回路６０に対する動作許可信号ＥＮＢが“Ｌ”となる。これにより、水晶発振回路６０のクロック信号ＣＫが停止し、通信機能部８０も停止状態となる。
【００４１】
更に、信号ＶＢＵＳが“Ｈ”に変化すると、ノイズ除去回路２０ｂから出力される信号ＶＢＣも“Ｈ”となり、水晶発振回路６０に対する動作許可信号ＥＮＢが“Ｈ”となる。これにより、水晶発振回路６０の動作が再開され、クロック信号ＣＫが通信機能部８０に与えられる。
【００４２】
一方、信号ＶＢＣの立ち上りは、変化検出回路４０によって検出され、変化検出信号ＶＢＤが処理制御部７０に与えられる。これにより、処理制御部７０と通信機能部８０により、相手側の周辺装置との間でのデータ通信が再開される。このように、信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返される。
【００４３】
以上のように、この第１の実施形態のＵＳＢインタフェース回路では、検出回路１０の動作に必要な低速のクロック信号ＣＬＫを常時生成するＣＲ発振回路５０と、この検出回路１０で“Ｈ”の信号ＶＢＵＳが検出された時にのみ、データ通信に必要な高速のクロック信号ＣＫを生成する水晶発振回路６０を有している。高周波の水晶発振回路６０の消費電流は、例えば３ｍＡ程度であり、これに対して低周波のＣＲ発振回路５０の消費電流は、例えば８μＡ程度である。従って、本実施形態によれば、データ通信を行っていない時の消費電力を低減することができるという利点がある。
【００４４】
また、信号ＶＢＵＳのノイズを除去して、ノイズの無い信号ＶＢＣを生成するノイズ除去回路２０ｂを有しているので、信号ＶＢＵＳ上の雑音に影響されずに安定したデータ通信が可能になるという利点がある。
【００４５】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すＵＳＢインタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４６】
このＵＳＢインタフェース回路は、図１中のＣＲ発振回路５０を削除すると共に、検出部１０に代えてエッジ検出回路９０ａ，９０ｂを設け、処理制御部７０に代えて機能の異なる処理制御部７０Ａを設けている。
【００４７】
エッジ検出回路９０ａ，９０ｂは、それぞれ信号ＩＤ，ＶＢＵＳの変化を検出するもので、回路構成は同一である。
【００４８】
例えば、エッジ検出回路９０ａは、データ端子が“Ｈ”に固定され、信号ＩＤがクロック端子に与えられるＦＦ９１を有している。ＦＦ９１の出力端子はＦＦ９２のクロック端子に接続されると共に、ＡＮＤ９４の一方の入力側に接続されている。ＦＦ９２の反転出力端子は、このＦＦ９２のデータ端子に戻されると共に、遅延ゲート９３を介してＡＮＤ９４の他方の入力側に接続されている。
【００４９】
更に、信号ＩＤは、データ端子が“Ｈ”に固定されたＦＦ９５の反転クロック端子に与えられている。ＦＦ９５の出力端子はＦＦ９６のクロック端子に接続されると共に、ＡＮＤ９８の一方の入力側に接続されている。ＦＦ９６の反転出力端子は、このＦＦ９６のデータ端子に戻されると共に、遅延ゲート９７を介してＡＮＤ９８の他方の入力側に接続されている。
【００５０】
ＡＮＤ９４，９８の出力側は、ＮＯＲ９９の入力側に接続され、このＮＯＲ９９の出力側から検出信号ＩＤＤが出力されて、処理制御部７０Ａに与えられるようになっている。また、ＦＦ９１，９２，９５，９６のリセット端子には、処理制御部７０Ａからリセット信号ＲＳＴが与えられるようになっている。
【００５１】
同様に、エッジ検出回路９０ｂには信号ＶＢＵＳが与えられ、この信号ＶＢＵＳの変化に応じて検出信号ＶＢＤが出力され、処理制御部７０Ａに与えられるようになっている。
【００５２】
一方、制御処理部７０Ａは、図１中の処理制御部７０と同様に周辺装置全体の制御を行うと共に、検出信号ＩＤＤ，ＶＢＤに基づいてマスタ／スレーブの切り替えやデータ送受信の切り替え制御を行うものである。また、処理制御部７０Ａは、エッジ検出回路９０ａ，９０ｂから与えられる検出信号ＩＤＤ，ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを制御する機能を有している。その他の構成は、図１と同様である。
【００５３】
図４は、図３の動作を示すタイムチャートである。以下、この図４を参照しつつ、図３における水晶発振回路６０の動作を主体に説明する。
【００５４】
電源投入により、処理制御部７０Ａから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の発振動作が開始される。
【００５５】
図４の時刻Ｔ１において、処理制御部７０Ａから出力されるリセット信号ＲＳＴが“Ｌ”になると、エッジ検出回路９０ａ，９０ｂ内の各ＦＦ９１，９２，９５，９６はリセットされ、これらの出力信号Ｓ９１，Ｓ９５等は“Ｌ”となる。出力信号Ｓ９１，Ｓ９５等は、リセット信号ＲＳＴが解除されて“Ｈ”になった後も、そのまま保持される。従って、エッジ検出回路９０ｂの検出信号ＶＢＤは“Ｈ“であり、処理制御部７０Ａから、“Ｈ”の動作許可信号ＥＮＢが継続して出力される。これにより、水晶発振回路６０のクロック信号ＣＫが通信機能部８０に与えられ、この通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間でデータ通信が行われる。
【００５６】
時刻Ｔ２において、信号ＶＢＵＳが“Ｌ”に変化すると、ＦＦ９５の出力信号Ｓ９５が“Ｈ”に変化する。これにより、ＦＦ９６、遅延ゲート９７及びＡＮＤ９８によるパルス回路で、この遅延ゲート９７の遅延時間に相当するパルス幅ＰＷの信号Ｓ９８が生成される。信号Ｓ９８は、ＮＯＲ９９を介して検出信号ＶＢＤとして処理制御部７０Ａに与えられる。処理制御部７０Ａでは、検出信号ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを“Ｌ”にする。これにより、水晶発振回路６０の動作が停止される。
【００５７】
時刻Ｔ３において、信号ＶＢＵＳが“Ｈ”に変化すると、ＦＦ９１の出力信号Ｓ９１が“Ｈ”に変化する。これにより、ＦＦ９２、遅延ゲート９３及びＡＮＤ９４によるパルス回路で、この遅延ゲート９３の遅延時間に相当するパルス幅ＰＷの信号Ｓ９４が生成される。信号Ｓ９４は、ＮＯＲ９９を介して検出信号ＶＢＤとして処理制御部７０Ａに与えられる。処理制御部７０Ａでは、検出信号ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを“Ｈ”にする。これにより、水晶発振回路６０の動作が再開される。
【００５８】
時刻Ｔ４において、処理制御部７０Ａからリセット信号ＲＳＴが出力され、時刻Ｔ１と同じ状態にセットされる。以降、端子２の信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返され、水晶発振回路６０の動作が制御される。
【００５９】
以上のように、この第２の実施形態のＵＳＢインタフェース回路は、信号ＶＢＵＳの変化を検出したときに、一定のパルス幅を有する検出信号ＶＢＤを出力するエッジ検出回路９０ｂを有している。これにより、第１の実施形態のように信号ＶＢＵＳの変化を検出するために低周波のクロック信号ＣＬＫを常時発振するためのＣＲ発振回路が不要になり、データ通信を行っていない時の消費電力を、更に低減することができるという利点がある。
【００６０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＵＳＢインタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６１】
このＵＳＢインタフェース回路は、図１中のＣＲ発振回路５０を削除すると共に、検出部１０と処理制御部７０に代えて機能の異なる検出部１０Ａと処理制御部７０Ｂを設けている。
【００６２】
検出部１０Ａは、処理制御部７０Ｂから与えられる書込信号ＷＲに従って、同じく処理制御部７０Ｂから与えられる期待値ＥＸ１，ＥＸ２をそれぞれ保持するＦＦ１１，１２を有している。ＦＦ１１の出力側は、比較回路を構成するＥＯＲ１３に接続され、端子１に入力される信号ＩＤと比較されるようになっている。また、ＦＦ１２の出力側は、比較回路を構成するＥＯＲ１４に接続され、端子２に入力される信号ＶＢＵＳと比較されるようになっている。ＥＯＲ１３，１４から出力される検出信号ＩＤＤ，ＶＢＤは、処理制御部７０Ｂに与えられるようになっている。
【００６３】
処理制御部７０Ｂは、図１中の処理制御部７０と同様に周辺装置全体の制御を行うと共に、検出信号ＩＤＤ，ＶＢＤに基づいてマスタ／スレーブの切り替えやデータ送受信の切り替え制御を行うものである。また、処理制御部７０Ｂは、検出部１０Ａから与えられる検出信号ＩＤＤ，ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを制御する機能を有している。更に、処理制御部７０Ｂは、信号ＩＤ，ＶＢＵＳの次の変化検出に備えて、検出部１０Ａ内のＦＦ１１，１２の内容を書き替えるための書込信号ＷＲと期待値ＥＸ１，ＥＸ２を出力する機能を有している。その他の構成は、図１と同様である。
【００６４】
図６は、図５の動作を示すタイムチャートである。以下、この図６を参照しつつ、図５における水晶発振回路６０の動作を主体に説明する。
【００６５】
電源投入により、処理制御部７０Ｂから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の発振動作が開始される。
【００６６】
図６の時刻Ｔ１１において、処理制御部７０Ｂから出力されるリセット信号ＲＳＴが“Ｌ”になると、ＦＦ１１，１２から出力される信号Ｓ１１，Ｓ１２は“Ｌ”となり、このリセット信号ＲＳＴが解除されて“Ｈ”になった後も、そのまま保持される。この時、信号ＶＢＵＳが“Ｈ”であれば、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”であり、処理制御部７０Ｂから、“Ｈ”の動作許可信号ＥＮＢが継続して出力される。これにより、水晶発振回路６０のクロック信号ＣＫが通信機能部８０に与えられ、この通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間でデータ通信が行われる。
【００６７】
時刻Ｔ１２において、端子２の信号ＶＢＵＳが“Ｌ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”になる。これにより、処理制御部７０Ｂでは、データ通信の停止に応じた処理が行われる。
【００６８】
時刻Ｔ１３において、処理制御部７０Ｂから次の期待値ＥＸ２としての“Ｈ”と共に、“Ｌ”の書込信号ＷＲが出力される。
【００６９】
そして、時刻Ｔ１４における書込信号ＷＲの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｈ”となる。これにより、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。更に、処理制御部７０Ｂから水晶発振回路６０を停止させるために、“Ｌ”の動作許可信号ＥＮＢが出力される。これにより、水晶発振回路６０のクロック信号ＣＫが停止し、通信機能部８０も停止状態となる。
【００７０】
時刻Ｔ１５において、信号ＶＢＵＳが“Ｈ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”になる。これにより、処理制御部７０Ｂでは、データ通信の開始に応じた処理が行われ、“Ｈ”の動作許可信号ＥＮＢが出力される。これにより、水晶発振回路６０の動作が再開され、クロック信号ＣＫが通信機能部８０に与えられる。そして、通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間でデータ通信が再開される。
【００７１】
時刻Ｔ１６において、処理制御部７０Ｂから次の期待値ＥＸ２としての“Ｌ”と共に、“Ｌ”の書込信号ＷＲが出力される。
【００７２】
そして、時刻Ｔ１７における書込信号ＷＲの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｌ”となる。これにより、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。
【００７３】
以降、端子２の信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返され、水晶発振回路６０の動作が制御される。
【００７４】
以上のように、この第３の実施形態のＵＳＢインタフェース回路では、処理制御部７０Ｂによって書き込まれた期待値ＥＸ２と信号ＶＢＵＳを比較することによって、この信号ＶＢＵＳの変化を検出する検出部１０Ａと、この検出部１０Ａの検出信号ＶＢＤに基づいて水晶発振回路６０の動作を制御する処理制御部７０Ｂを有している。これにより、第２の実施形態と同様の利点がある。
【００７５】
（第４の実施形態）
図７は、本発明の第４の実施形態を示すＵＳＢインタフェース回路の構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００７６】
このＵＳＢインタフェース回路は、図５中の処理制御部７０Ｂに代えて処理内容が若干異なる処理制御部７０Ｃを設けたものである。即ち、処理制御部７０Ｃは検出部１０Ａに対して書込信号ＷＲを出力する機能が削除されている。そして、検出部１０ＡのＦＦ１１，１２のクロック端子Ｃには、水晶発振回路６０からクロック信号ＣＫが与えられるようになっている。その他の構成は、図５と同様である。
【００７７】
図８は、図７の動作を示すタイムチャートである。以下、この図８を参照しつつ、図７における水晶発振回路６０の動作を主体に説明する。
【００７８】
電源投入により、処理制御部７０Ｃから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の発振動作が開始される。
【００７９】
図８の時刻Ｔ２１において、処理制御部７０Ｃから出力されるリセット信号ＲＳＴにより、ＦＦ１１，１２から出力される信号Ｓ１１，Ｓ１２は“Ｌ”となる。この時、信号ＶＢＵＳが“Ｈ”であれば、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”であり、処理制御部７０Ｃから、“Ｈ”の動作許可信号ＥＮＢが継続して出力される。これにより、水晶発振回路６０の動作は継続される。
【００８０】
時刻Ｔ２２において、端子２の信号ＶＢＵＳが“Ｌ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”になる。これにより、処理制御部７０Ｃでは、データ通信の停止に応じた処理が行われる。
【００８１】
時刻Ｔ２３において、処理制御部７０Ｃから次の期待値ＥＸ２として“Ｈ”が出力される。これにより、時刻Ｔ２４におけるクロック信号ＣＫの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｈ”となり、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。更に、処理制御部７０Ｃから水晶発振回路６０を停止させるために、“Ｌ”の動作許可信号ＥＮＢが出力される。これにより、水晶発振回路６０の動作が停止する。
【００８２】
時刻Ｔ２５において、信号ＶＢＵＳが“Ｈ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”となり、処理制御部７０Ｃから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の動作が再開される。
【００８３】
時刻Ｔ２６において、処理制御部７０Ｃから次の期待値ＥＸ２として“Ｌ”が出力される。これにより、時刻Ｔ２７におけるクロック信号ＣＫの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｌ”となる。これにより、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。
【００８４】
以降、端子２の信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返され、水晶発振回路６０の動作が制御される。
【００８５】
以上のように、この第４の実施形態のＵＳＢインタフェース回路では、第３の実施形態と同様の利点がある。
【００８６】
（第５の実施形態）
図９は、本発明の第５の実施形態を示す検出部の構成図である。
【００８７】
この検出部１０Ｂは、図７中の検出部１０Ａに代えて設けられるもので、検出部１０Ａの前段にノイズ除去回路１００ａ，１００ｂを付加したものである。ノイズ除去回路１００ａ，１００ｂは、それぞれ信号ＩＤ，ＶＢＵＳのノイズを除去するもので、回路構成は同一である。
【００８８】
ノイズ除去回路１００ａは、信号ＩＤと遅延ゲート１０１で遅延された信号ＩＤが与えられるＡＮＤ１０２と、この信号ＩＤと遅延ゲート１０３で遅延された信号ＩＤが与えられる論理和ゲート（以下、「ＯＲ」という）１０４を有している。
【００８９】
ＡＮＤ１０２の出力側は、論理ゲート１０５の第１の入力側に接続されている。論理ゲート１０５は、第１の入力側に“Ｈ”が入力され、第２の入力側に“Ｌ”が入力されたときにのみ、“Ｈ”を出力するもので、この第２の入力側に、ＦＦ１１から出力される信号Ｓ１１が期待値として与えられる。また、ＯＲ１０４の出力側は、ＡＮＤ１０６の第１の入力側に接続され、このＡＮＤ１０６の第２の入力側には、信号Ｓ１１が期待値として与えられる。
【００９０】
論理ゲート１０５とＡＮＤ１０６の出力側は、ＯＲ１０７の入力側に接続され、このＯＲ１０７の出力側にノイズが除去された信号ＩＤが出力されて、ＮＯＲ１３に与えられるようになっている。
【００９１】
このノイズ除去回路１００ａでは、期待値（Ｓ１１）が“Ｌ”の時、遅延ゲート１０１の遅延時間よりも短い“Ｌ”の入力パルスは、この遅延ゲート１０１、ＡＮＤ１０２及び論理ゲート１０５によって除去されるようになっている。また、期待値が“Ｈ”の時には、“Ｈ”の入力パルスは、パルス幅に関係なくＯＲ１０４とＡＮＤ１０５によって検出されるようになっている。これにより、ノイズによって、誤って水晶発振回路６０の動作が停止されることが防止される。
【００９２】
その他の構成及び動作は、第４の実施形態と同様である。
【００９３】
以上のように、この第５の実施形態の検出部１０Ｂは、信号ＩＤ，ＶＢＵＳに重畳された短時間の“Ｌ”の雑音を除去するノイズ除去回路１００ａ，１００ｂを有している。これにより、ノイズによる誤動作を防止することができるという利点がある。
【００９４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００９５】
（ａ） ＯＴＧ機能を有するＵＳＢインタフェース回路について説明したが、データ通信の有無を指定する制御信号に基づいて、通信用のクロック信号を生成する発振回路を有するインタフェース回路に適用することができる。
【００９６】
（ｂ） ノイズ除去回路、変化検出回路、検出部、エッジ検出回路、及び発振回路等の各回路の具体的構成は、例示したものに限定されない。
【００９７】
【発明の効果】
以上詳細に説明したように、第１〜第５の発明によれば、制御信号の変化を検出する検出部と、この制御信号の変化に基づいて発振回路に対する動作許可信号の出力と停止を交互に切り替える処理制御部を有している。これにより、非通信時に発振回路と通信機能部の動作が停止されるので、非通信時の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図２】図１中の各回路の一例を示す回路図である。
【図３】本発明の第２の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図４】図３の動作を示すタイムチャートである。
【図５】本発明の第３の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図６】図５の動作を示すタイムチャートである。
【図７】本発明の第４の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図８】図７の動作を示すタイムチャートである。
【図９】本発明の第５の実施形態を示す検出部の構成図である。
【符号の説明】
１０ 検出部
２０，１００ ノイズ除去回路
３０，４０ 変化検出回路
５０ ＣＲ発振回路
６０ 水晶発振回路
７０ 処理制御部
８０ 通信機能部
９０ エッジ検出回路
【発明の属する技術分野】
【０００２】
本発明は、ＯＴＧ（On-The-Go)機能を有するＵＳＢ（Universal Serial Bus）インタフェース回路、特にその低消費電力化技術に関するものである。
【０００３】
【従来の技術】
ＵＳＢのＯＴＧ機能は、従来のＵＳＢ規格では必要不可欠であったホストコンピュータを省略して、周辺機器同士で１対１の直列データ通信を行うための機能である。
【０００４】
ＯＴＧ機能を有するＵＳＢでは、相互にデータ通信を行う２つの周辺機器同士が、Ｄ＋，Ｄ−，ＶＢＵＳ，ＧＮＤの４つの信号線を有するケーブルを介して接続される。ケーブルの両端のプラグには、更にＩＤ端子が設けられており、一方のプラグ内でＩＤ端子がＧＮＤ信号に接続され、他方のプラグ内のＩＤ端子は無接続となっている。各周辺機器は、差し込まれたプラグのＩＤ端子がＧＮＤ信号に接続されていればマスタとして動作し、無接続であればスレーブとして動作するようになっている。
【０００５】
ＯＴＧ機能を有するＵＳＢでは、ＶＢＵＳ信号を利用して周辺機器の低消費電力化を可能としている。即ち、マスタとして設定された周辺機器は、Ｄ＋，Ｄ−信号によって周辺機器同士でデータ通信を行う期間、ＶＢＵＳ信号を“Ｈ”レベルに駆動し、通信が不要になったときに、ＶＢＵＳ信号を“Ｌ”レベルにする。従って、ＶＢＵＳ信号が“Ｌ”のときは通信を実行する必要がないので、通信機能に関連する大部分のロジック回路を停止して、低消費電力モードに移行することができる。
【０００６】
但し、低消費電力モードにおいても、ＩＤ信号とＶＢＵＳ信号の変化を検出する検出回路を起動させておき、これらの信号の変化を検出した時に、通信機能やマスタ／スレーブ切替機能等のロジック回路を再起動させる必要がある。
【０００７】
従来のＯＴＧ機能を有するＵＳＢインタフェース回路では、マスタ発振器で生成されたクロック信号を分周回路で分周して低周波クロックを生成し、この低周波クロックに基づいてＩＤ信号とＶＢＵＳ信号の変化の有無を周期的に検出するように構成している。そして、信号の変化が検出されたときに、マスタ発振器のクロック信号をロジック回路に供給し、低消費電力モードから抜けるようにしている。なお、ＵＳＢインタフェース回路ではないが、例えば、特許文献１、２には、低消費電力モードと通常動作モードの切り替えに、同様の構成を用いたものが記載されている。
【０００８】
【特許文献１】
特開２００１−２１１２７６号公報
【特許文献２】
特開２００２−１５２４３９号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＯＴＧ機能を有するＵＳＢインタフェース回路では、次のような課題があった。
【００１０】
即ち、信号の変化を検出するために、マスタ発振器と分周回路を常に動作させておく必要がある。マスタ発振器のクロック信号は、ＵＳＢ規格によって周波数４８ＭＨｚ、精度５００ｐｐｍと規定されており、マスタ発振器自体の消費電力が大きいと共に、このクロック信号を分周する分周器の消費電力も大きくなり、低消費電力化に限界があった。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の請求項１〜５に係る発明は、マスタ側として設定された第１の装置とスレーブ側として設定された第２の装置のそれぞれに設けられて、マスタ側から出力される制御信号に基づいてこの第１と第２の装置間で相互に直列データ通信を行うインタフェース回路を、制御信号を監視して変化があったときに一定のパルス幅を有する検出信号を出力する検出部と、動作開始時に動作許可信号を出力し、その後、前記検出信号が与えられる度に該動作許可信号の停止と出力を交互に切り替える処理制御部と、動作許可信号が出力されているときにデータ通信用のクロック信号を生成する発振回路と、クロック信号に従って相手側の装置との間で直列データ通信を行う通信機能部とで構成している。
【００１５】
これにより、次のような作用が行われる。
【００１６】
検出部によって制御信号が監視され、その変化が検出されると、この検出部から処理制御部に検出信号が出力される。処理制御部では、検出信号に基づいて発振回路に対する動作許可信号の制御が行われる。これにより、制御信号によってデータ通信が指定されたときに発振回路が動作し、データ通信用のクロック信号が生成されて通信機能部に与えられる。また、データ通信が指定されないときは、発振回路の動作が停止されて通信機能部の動作も停止する。
【００１７】
【発明の実施の形態】
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＵＳＢインタフェース回路の構成図である。
【００１９】
このＵＳＢインタフェース回路はＯＴＧ対応のもので、ケーブルを介して相手側の周辺機器に接続するための端子１〜５を有している。端子１は、マスタ／スレーブを指定するための信号ＩＤが与えられるもので、接地電位ＧＮＤが与えられた時にマスタ、接地電位ＧＮＤが与えられていない時には、スレーブが指定されるようになっている。
【００２０】
端子２は、データ通信の有無を指定する信号ＶＢＵＳを送受信するもので、データ通信が行われるときに、マスタ側から“Ｈ”の信号ＶＢＵＳを出力し、スレーブ側では信号ＶＢＵＳを受信してデータ通信の有無を判定するようになっている。なお、この図では、端子１に対するプルアップ回路と、端子２に対する信号ＶＢＵＳの出力回路は省略している。
【００２１】
端子３は、対向する周辺機器同士に共通する接地電位ＧＮＤを伝えるもので、端子４，５は、周辺機器間のデータ信号Ｄ＋，Ｄ−を送受信するためのものである。
【００２２】
端子１，２は、検出部１０に接続されている。検出部１０は、同一構成のノイズ除去回路２０ａ，２０ｂと、２種類の変化検出回路３０，４０を有している。ノイズ除去回路２０ａ，２０ｂは、それぞれ端子１，２から与えられる信号ＩＤ，ＶＢＵＳの雑音成分を除去し、雑音の無い信号ＩＤＣ，ＶＢＣを出力するものである。
【００２３】
変化検出回路３０は、信号ＩＤＣの立ち上がりと立ち下がりの変化を検出して検出信号ＩＤＤを出力するものである。一方、変化検出回路４０は、信号ＶＢＣの立ち上がりの変化を検出して検出信号ＶＢＤを出力するものである。
【００２４】
ノイズ除去回路２０ａ，２０ｂと変化検出回路３０，４０には、その動作のために、ＣＲ発振回路５０から１００ｋＨｚ程度のクロック信号ＣＬＫが与えられるようになっている。また、ノイズ除去回路２０ｂから出力される信号ＶＢＣは、水晶発振回路６０に対する動作許可信号ＥＮＢとして与えられるようになっている。
【００２５】
水晶発振回路６０は、例えば第１の入力側に動作許可信号ＥＮＢが与えられる２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）６１と、このＮＡＮＤ６１の出力側と第２の入力側の間で帰還回路を構成する抵抗６２，６３及びキャパシタ６４，６５と、発振周波数を規定する水晶振動子６６とで構成されている。この水晶発振回路６０では、動作許可信号ＥＮＢが与えられたときに、周波数４８ＭＨｚ、精度５００ｐｐｍのクロック信号ＣＫが出力されるようになっている。
【００２６】
検出部１０から出力される検出信号ＩＤＤ，ＶＢＤは、処理制御部７０に与えられるようになっている。処理制御部７０は、周辺装置全体の制御を行うと共に、検出信号ＩＤＤ，ＶＢＤに基づいてマスタ／スレーブの切り替えや、データ通信における送受信の切り替え制御を行うものである。
【００２７】
一方、水晶発振回路６０から出力されるクロック信号ＣＫは、通信機能部８０に与えられるようになっている。通信機能部８０は、クロック信号ＣＫに基づいて、端子４，５のデータ信号Ｄ＋，Ｄ−の送受信、送受信データの直列／並列変換、及び処理制御部７０との間でのデータ転送等の処理を行うものである。
【００２８】
図２（ａ）〜（ｄ）は、図１中の各回路の一例を示す回路図である。
【００２９】
ノイズ除去回路２０は、図２（ａ）に示すように、信号ＩＤ，ＶＢＵＳをクロック信号ＣＬＫに同期して順次シフトして保持する縦続接続された３段のフリップフリップ（以下、「ＦＦ」という）２１〜２３を有している。ＦＦ２１〜２３の出力側は、３入力の論理積ゲート（以下、「ＡＮＤ」という）２４と、３入力の否定的論理和ゲート（以下、「ＮＯＲ」という）２５に接続されている。更に、ＡＮＤ２４とＮＯＲ２５の出力側は、ＪＫ型のＦＦ２６の入力端子Ｊ，Ｋに、それぞれ接続されている。そして、ＦＦ２６の出力側から、信号ＩＤＣ，ＶＢＣが出力されるようになっている。
【００３０】
このようなノイズ除去回路２０では、信号ＩＤ，ＶＢＵＳがクロック信号ＣＬＫに同期してＦＦ２１〜２３に順次シフトして保持される。ＦＦ２１〜２３に保持された信号が連続して“Ｈ”であれば、ＡＮＤ２４の出力信号が“Ｈ”となり、ＦＦ２６がセットされて“Ｈ”の信号ＩＤＣ，ＶＢＣが出力される。また、ＦＦ２１〜２３に保持された信号が連続して“Ｌ”であれば、ＮＯＲ２５の出力信号が“Ｈ”となり、ＦＦ２６がリセットされて“Ｌ”の信号ＩＤＣ，ＶＢＣが出力される。これにより、一時的にレベルが変動するような瞬間的な雑音が除去され、雑音の無い安定した信号ＩＤＣ，ＶＢＣが得られるようになっている。
【００３１】
変化検出回路３０は、図２（ｂ）に示すように、信号ＩＤＣをクロック信号ＣＬＫに同期して順次シフトして保持する２段のＦＦ３１，３２と、これらのＦＦ３１，３２の出力側に接続された否定的論理和ゲート（以下、「ＥＯＲ」という）３３とで構成されている。これにより、信号ＩＤＣが変化したとき、即ち、ＦＦ３１，３２の保持内容が異なるときに、ＥＯＲ３３から“Ｈ”の検出信号ＩＤＤが出力され、信号ＩＤＣが変化しないときには“Ｌ”の検出信号ＩＤＤが出力されるようになっている。
【００３２】
変化検出回路４０は、図２（ｃ）に示すように、信号ＶＢＣをクロック信号ＣＬＫに同期して順次シフトして保持する２段のＦＦ４１，４２と、これらのＦＦ４１，４２の出力側に接続された論理ゲート４３とで構成されている。論理ゲート４３は、ＦＦ４１，４２の出力信号がそれぞれ“Ｈ”，“Ｌ”のときにのみ、“Ｈ”の信号を出力するものである。これにより、信号ＶＢＣが立ち上がったタイミングが検出され、“Ｈ”の検出信号ＶＢＤが出力されるようになっている。
【００３３】
ＣＲ発振回路５０は、図２（ｄ）に示すように、縦続接続された５個のインバータ５１〜５５と、このインバータ５５の出力側とインバータ５１の入力側を接続する抵抗５６及びキャパシタ５７による積分回路を有している。更に、インバータ５３の出力側には出力バッファを構成するインバータ５８が接続され、このインバータ５８の出力側から、１００ｋＨｚ程度の低速のクロック信号ＣＬＫが出力されるようになっている。
【００３４】
次に、動作を説明する。
【００３５】
電源が投入され、図示しないリセット信号によって各部が初期状態に設定されると、処理制御部７０による周辺装置全体の処理が開始される。またＣＲ発振回路５０が動作を開始して１００ｋＨｚのクロック信号ＣＬＫが検出部１０に与えられる。
【００３６】
検出部１０では、ノイズ除去回路２０ａ，２０ｂによって端子１，２に与えられる信号ＩＤ，ＶＢＵＳの雑音が除去され、信号ＩＤＣ，ＶＢＣが生成されて変化検出部３０，４０にそれぞれ与えられる。また、信号ＶＢＣは、動作許可信号ＥＮＢとして水晶発振回路６０に与えられる。
【００３７】
ここで信号ＩＤが“Ｌ”であれば、処理制御部７０ではマスタ側の周辺装置としての処理を行うように設定される。また、信号ＩＤが“Ｈ”であれば、処理制御部７０はスレーブ側の周辺装置としての処理を行うように設定される。この信号ＩＤは、周辺装置間を接続するケーブルをつなぎ変えない限り、変化しない。
【００３８】
一方、信号ＶＢＵＳは、マスタ側として設定された周辺装置によって、データ通信の有無に応じて、随時切り替えられる。
【００３９】
信号ＶＢＵＳが“Ｈ”であると、ノイズ除去回路２０ｂから出力される信号ＶＢＣも“Ｈ”となり、水晶発振回路６０の動作が開始される。水晶発振回路６０から出力された４８ＭＨｚのクロック信号ＣＫ２は、通信機能部８０に与えられる。これにより、通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間で、データ信号Ｄ＋，Ｄ−によるデータ通信が行われる。
【００４０】
次に、信号ＶＢＵＳが“Ｌ”に変化すると、ノイズ除去回路２０ｂから出力される信号ＶＢＣも“Ｌ”となり、水晶発振回路６０に対する動作許可信号ＥＮＢが“Ｌ”となる。これにより、水晶発振回路６０のクロック信号ＣＫが停止し、通信機能部８０も停止状態となる。
【００４１】
更に、信号ＶＢＵＳが“Ｈ”に変化すると、ノイズ除去回路２０ｂから出力される信号ＶＢＣも“Ｈ”となり、水晶発振回路６０に対する動作許可信号ＥＮＢが“Ｈ”となる。これにより、水晶発振回路６０の動作が再開され、クロック信号ＣＫが通信機能部８０に与えられる。
【００４２】
一方、信号ＶＢＣの立ち上りは、変化検出回路４０によって検出され、変化検出信号ＶＢＤが処理制御部７０に与えられる。これにより、処理制御部７０と通信機能部８０により、相手側の周辺装置との間でのデータ通信が再開される。このように、信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返される。
【００４３】
以上のように、この第１の実施形態のＵＳＢインタフェース回路では、検出回路１０の動作に必要な低速のクロック信号ＣＬＫを常時生成するＣＲ発振回路５０と、この検出回路１０で“Ｈ”の信号ＶＢＵＳが検出された時にのみ、データ通信に必要な高速のクロック信号ＣＫを生成する水晶発振回路６０を有している。高周波の水晶発振回路６０の消費電流は、例えば３ｍＡ程度であり、これに対して低周波のＣＲ発振回路５０の消費電流は、例えば８μＡ程度である。従って、本実施形態によれば、データ通信を行っていない時の消費電力を低減することができるという利点がある。
【００４４】
また、信号ＶＢＵＳのノイズを除去して、ノイズの無い信号ＶＢＣを生成するノイズ除去回路２０ｂを有しているので、信号ＶＢＵＳ上の雑音に影響されずに安定したデータ通信が可能になるという利点がある。
【００４５】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すＵＳＢインタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４６】
このＵＳＢインタフェース回路は、図１中のＣＲ発振回路５０を削除すると共に、検出部１０に代えてエッジ検出回路９０ａ，９０ｂを設け、処理制御部７０に代えて機能の異なる処理制御部７０Ａを設けている。
【００４７】
エッジ検出回路９０ａ，９０ｂは、それぞれ信号ＩＤ，ＶＢＵＳの変化を検出するもので、回路構成は同一である。
【００４８】
例えば、エッジ検出回路９０ａは、データ端子が“Ｈ”に固定され、信号ＩＤがクロック端子に与えられるＦＦ９１を有している。ＦＦ９１の出力端子はＦＦ９２のクロック端子に接続されると共に、ＡＮＤ９４の一方の入力側に接続されている。ＦＦ９２の反転出力端子は、このＦＦ９２のデータ端子に戻されると共に、遅延ゲート９３を介してＡＮＤ９４の他方の入力側に接続されている。
【００４９】
更に、信号ＩＤは、データ端子が“Ｈ”に固定されたＦＦ９５の反転クロック端子に与えられている。ＦＦ９５の出力端子はＦＦ９６のクロック端子に接続されると共に、ＡＮＤ９８の一方の入力側に接続されている。ＦＦ９６の反転出力端子は、このＦＦ９６のデータ端子に戻されると共に、遅延ゲート９７を介してＡＮＤ９８の他方の入力側に接続されている。
【００５０】
ＡＮＤ９４，９８の出力側は、ＮＯＲ９９の入力側に接続され、このＮＯＲ９９の出力側から検出信号ＩＤＤが出力されて、処理制御部７０Ａに与えられるようになっている。また、ＦＦ９１，９２，９５，９６のリセット端子には、処理制御部７０Ａからリセット信号ＲＳＴが与えられるようになっている。
【００５１】
同様に、エッジ検出回路９０ｂには信号ＶＢＵＳが与えられ、この信号ＶＢＵＳの変化に応じて検出信号ＶＢＤが出力され、処理制御部７０Ａに与えられるようになっている。
【００５２】
一方、制御処理部７０Ａは、図１中の処理制御部７０と同様に周辺装置全体の制御を行うと共に、検出信号ＩＤＤ，ＶＢＤに基づいてマスタ／スレーブの切り替えやデータ送受信の切り替え制御を行うものである。また、処理制御部７０Ａは、エッジ検出回路９０ａ，９０ｂから与えられる検出信号ＩＤＤ，ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを制御する機能を有している。その他の構成は、図１と同様である。
【００５３】
図４は、図３の動作を示すタイムチャートである。以下、この図４を参照しつつ、図３における水晶発振回路６０の動作を主体に説明する。
【００５４】
電源投入により、処理制御部７０Ａから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の発振動作が開始される。
【００５５】
図４の時刻Ｔ１において、処理制御部７０Ａから出力されるリセット信号ＲＳＴが“Ｌ”になると、エッジ検出回路９０ａ，９０ｂ内の各ＦＦ９１，９２，９５，９６はリセットされ、これらの出力信号Ｓ９１，Ｓ９５等は“Ｌ”となる。出力信号Ｓ９１，Ｓ９５等は、リセット信号ＲＳＴが解除されて“Ｈ”になった後も、そのまま保持される。従って、エッジ検出回路９０ｂの検出信号ＶＢＤは“Ｈ“であり、処理制御部７０Ａから、“Ｈ”の動作許可信号ＥＮＢが継続して出力される。これにより、水晶発振回路６０のクロック信号ＣＫが通信機能部８０に与えられ、この通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間でデータ通信が行われる。
【００５６】
時刻Ｔ２において、信号ＶＢＵＳが“Ｌ”に変化すると、ＦＦ９５の出力信号Ｓ９５が“Ｈ”に変化する。これにより、ＦＦ９６、遅延ゲート９７及びＡＮＤ９８によるパルス回路で、この遅延ゲート９７の遅延時間に相当するパルス幅ＰＷの信号Ｓ９８が生成される。信号Ｓ９８は、ＮＯＲ９９を介して検出信号ＶＢＤとして処理制御部７０Ａに与えられる。処理制御部７０Ａでは、検出信号ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを“Ｌ”にする。これにより、水晶発振回路６０の動作が停止される。
【００５７】
時刻Ｔ３において、信号ＶＢＵＳが“Ｈ”に変化すると、ＦＦ９１の出力信号Ｓ９１が“Ｈ”に変化する。これにより、ＦＦ９２、遅延ゲート９３及びＡＮＤ９４によるパルス回路で、この遅延ゲート９３の遅延時間に相当するパルス幅ＰＷの信号Ｓ９４が生成される。信号Ｓ９４は、ＮＯＲ９９を介して検出信号ＶＢＤとして処理制御部７０Ａに与えられる。処理制御部７０Ａでは、検出信号ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを“Ｈ”にする。これにより、水晶発振回路６０の動作が再開される。
【００５８】
時刻Ｔ４において、処理制御部７０Ａからリセット信号ＲＳＴが出力され、時刻Ｔ１と同じ状態にセットされる。以降、端子２の信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返され、水晶発振回路６０の動作が制御される。
【００５９】
以上のように、この第２の実施形態のＵＳＢインタフェース回路は、信号ＶＢＵＳの変化を検出したときに、一定のパルス幅を有する検出信号ＶＢＤを出力するエッジ検出回路９０ｂを有している。これにより、第１の実施形態のように信号ＶＢＵＳの変化を検出するために低周波のクロック信号ＣＬＫを常時発振するためのＣＲ発振回路が不要になり、データ通信を行っていない時の消費電力を、更に低減することができるという利点がある。
【００６０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＵＳＢインタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６１】
このＵＳＢインタフェース回路は、図１中のＣＲ発振回路５０を削除すると共に、検出部１０と処理制御部７０に代えて機能の異なる検出部１０Ａと処理制御部７０Ｂを設けている。
【００６２】
検出部１０Ａは、処理制御部７０Ｂから与えられる書込信号ＷＲに従って、同じく処理制御部７０Ｂから与えられる期待値ＥＸ１，ＥＸ２をそれぞれ保持するＦＦ１１，１２を有している。ＦＦ１１の出力側は、比較回路を構成するＥＯＲ１３に接続され、端子１に入力される信号ＩＤと比較されるようになっている。また、ＦＦ１２の出力側は、比較回路を構成するＥＯＲ１４に接続され、端子２に入力される信号ＶＢＵＳと比較されるようになっている。ＥＯＲ１３，１４から出力される検出信号ＩＤＤ，ＶＢＤは、処理制御部７０Ｂに与えられるようになっている。
【００６３】
処理制御部７０Ｂは、図１中の処理制御部７０と同様に周辺装置全体の制御を行うと共に、検出信号ＩＤＤ，ＶＢＤに基づいてマスタ／スレーブの切り替えやデータ送受信の切り替え制御を行うものである。また、処理制御部７０Ｂは、検出部１０Ａから与えられる検出信号ＩＤＤ，ＶＢＤに基づいて、水晶発振回路６０に対する動作許可信号ＥＮＢを制御する機能を有している。更に、処理制御部７０Ｂは、信号ＩＤ，ＶＢＵＳの次の変化検出に備えて、検出部１０Ａ内のＦＦ１１，１２の内容を書き替えるための書込信号ＷＲと期待値ＥＸ１，ＥＸ２を出力する機能を有している。その他の構成は、図１と同様である。
【００６４】
図６は、図５の動作を示すタイムチャートである。以下、この図６を参照しつつ、図５における水晶発振回路６０の動作を主体に説明する。
【００６５】
電源投入により、処理制御部７０Ｂから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の発振動作が開始される。
【００６６】
図６の時刻Ｔ１１において、処理制御部７０Ｂから出力されるリセット信号ＲＳＴが“Ｌ”になると、ＦＦ１１，１２から出力される信号Ｓ１１，Ｓ１２は“Ｌ”となり、このリセット信号ＲＳＴが解除されて“Ｈ”になった後も、そのまま保持される。この時、信号ＶＢＵＳが“Ｈ”であれば、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”であり、処理制御部７０Ｂから、“Ｈ”の動作許可信号ＥＮＢが継続して出力される。これにより、水晶発振回路６０のクロック信号ＣＫが通信機能部８０に与えられ、この通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間でデータ通信が行われる。
【００６７】
時刻Ｔ１２において、端子２の信号ＶＢＵＳが“Ｌ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”になる。これにより、処理制御部７０Ｂでは、データ通信の停止に応じた処理が行われる。
【００６８】
時刻Ｔ１３において、処理制御部７０Ｂから次の期待値ＥＸ２としての“Ｈ”と共に、“Ｌ”の書込信号ＷＲが出力される。
【００６９】
そして、時刻Ｔ１４における書込信号ＷＲの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｈ”となる。これにより、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。更に、処理制御部７０Ｂから水晶発振回路６０を停止させるために、“Ｌ”の動作許可信号ＥＮＢが出力される。これにより、水晶発振回路６０のクロック信号ＣＫが停止し、通信機能部８０も停止状態となる。
【００７０】
時刻Ｔ１５において、信号ＶＢＵＳが“Ｈ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”になる。これにより、処理制御部７０Ｂでは、データ通信の開始に応じた処理が行われ、“Ｈ”の動作許可信号ＥＮＢが出力される。これにより、水晶発振回路６０の動作が再開され、クロック信号ＣＫが通信機能部８０に与えられる。そして、通信機能部８０が動作状態となり、端子４，５を介して相手側の周辺装置との間でデータ通信が再開される。
【００７１】
時刻Ｔ１６において、処理制御部７０Ｂから次の期待値ＥＸ２としての“Ｌ”と共に、“Ｌ”の書込信号ＷＲが出力される。
【００７２】
そして、時刻Ｔ１７における書込信号ＷＲの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｌ”となる。これにより、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。
【００７３】
以降、端子２の信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返され、水晶発振回路６０の動作が制御される。
【００７４】
以上のように、この第３の実施形態のＵＳＢインタフェース回路では、処理制御部７０Ｂによって書き込まれた期待値ＥＸ２と信号ＶＢＵＳを比較することによって、この信号ＶＢＵＳの変化を検出する検出部１０Ａと、この検出部１０Ａの検出信号ＶＢＤに基づいて水晶発振回路６０の動作を制御する処理制御部７０Ｂを有している。これにより、第２の実施形態と同様の利点がある。
【００７５】
（第４の実施形態）
図７は、本発明の第４の実施形態を示すＵＳＢインタフェース回路の構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００７６】
このＵＳＢインタフェース回路は、図５中の処理制御部７０Ｂに代えて処理内容が若干異なる処理制御部７０Ｃを設けたものである。即ち、処理制御部７０Ｃは検出部１０Ａに対して書込信号ＷＲを出力する機能が削除されている。そして、検出部１０ＡのＦＦ１１，１２のクロック端子Ｃには、水晶発振回路６０からクロック信号ＣＫが与えられるようになっている。その他の構成は、図５と同様である。
【００７７】
図８は、図７の動作を示すタイムチャートである。以下、この図８を参照しつつ、図７における水晶発振回路６０の動作を主体に説明する。
【００７８】
電源投入により、処理制御部７０Ｃから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の発振動作が開始される。
【００７９】
図８の時刻Ｔ２１において、処理制御部７０Ｃから出力されるリセット信号ＲＳＴにより、ＦＦ１１，１２から出力される信号Ｓ１１，Ｓ１２は“Ｌ”となる。この時、信号ＶＢＵＳが“Ｈ”であれば、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”であり、処理制御部７０Ｃから、“Ｈ”の動作許可信号ＥＮＢが継続して出力される。これにより、水晶発振回路６０の動作は継続される。
【００８０】
時刻Ｔ２２において、端子２の信号ＶＢＵＳが“Ｌ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”になる。これにより、処理制御部７０Ｃでは、データ通信の停止に応じた処理が行われる。
【００８１】
時刻Ｔ２３において、処理制御部７０Ｃから次の期待値ＥＸ２として“Ｈ”が出力される。これにより、時刻Ｔ２４におけるクロック信号ＣＫの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｈ”となり、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。更に、処理制御部７０Ｃから水晶発振回路６０を停止させるために、“Ｌ”の動作許可信号ＥＮＢが出力される。これにより、水晶発振回路６０の動作が停止する。
【００８２】
時刻Ｔ２５において、信号ＶＢＵＳが“Ｈ”に変化すると、ＥＯＲ１４から出力される検出信号ＶＢＤが“Ｌ”となり、処理制御部７０Ｃから“Ｈ”の動作許可信号ＥＮＢが出力され、水晶発振回路６０の動作が再開される。
【００８３】
時刻Ｔ２６において、処理制御部７０Ｃから次の期待値ＥＸ２として“Ｌ”が出力される。これにより、時刻Ｔ２７におけるクロック信号ＣＫの立ち上がりにより、ＦＦ１２に期待値ＥＸ２が保持され、信号Ｓ１２は“Ｌ”となる。これにより、ＥＯＲ１４から出力される検出信号ＶＢＤは“Ｈ”に戻る。
【００８４】
以降、端子２の信号ＶＢＵＳの変化に応じて、上記のような動作が繰り返され、水晶発振回路６０の動作が制御される。
【００８５】
以上のように、この第４の実施形態のＵＳＢインタフェース回路では、第３の実施形態と同様の利点がある。
【００８６】
（第５の実施形態）
図９は、本発明の第５の実施形態を示す検出部の構成図である。
【００８７】
この検出部１０Ｂは、図７中の検出部１０Ａに代えて設けられるもので、検出部１０Ａの前段にノイズ除去回路１００ａ，１００ｂを付加したものである。ノイズ除去回路１００ａ，１００ｂは、それぞれ信号ＩＤ，ＶＢＵＳのノイズを除去するもので、回路構成は同一である。
【００８８】
ノイズ除去回路１００ａは、信号ＩＤと遅延ゲート１０１で遅延された信号ＩＤが与えられるＡＮＤ１０２と、この信号ＩＤと遅延ゲート１０３で遅延された信号ＩＤが与えられる論理和ゲート（以下、「ＯＲ」という）１０４を有している。
【００８９】
ＡＮＤ１０２の出力側は、論理ゲート１０５の第１の入力側に接続されている。論理ゲート１０５は、第１の入力側に“Ｈ”が入力され、第２の入力側に“Ｌ”が入力されたときにのみ、“Ｈ”を出力するもので、この第２の入力側に、ＦＦ１１から出力される信号Ｓ１１が期待値として与えられる。また、ＯＲ１０４の出力側は、ＡＮＤ１０６の第１の入力側に接続され、このＡＮＤ１０６の第２の入力側には、信号Ｓ１１が期待値として与えられる。
【００９０】
論理ゲート１０５とＡＮＤ１０６の出力側は、ＯＲ１０７の入力側に接続され、このＯＲ１０７の出力側にノイズが除去された信号ＩＤが出力されて、ＮＯＲ１３に与えられるようになっている。
【００９１】
このノイズ除去回路１００ａでは、期待値（Ｓ１１）が“Ｌ”の時、遅延ゲート１０１の遅延時間よりも短い“Ｌ”の入力パルスは、この遅延ゲート１０１、ＡＮＤ１０２及び論理ゲート１０５によって除去されるようになっている。また、期待値が“Ｈ”の時には、“Ｈ”の入力パルスは、パルス幅に関係なくＯＲ１０４とＡＮＤ１０５によって検出されるようになっている。これにより、ノイズによって、誤って水晶発振回路６０の動作が停止されることが防止される。
【００９２】
その他の構成及び動作は、第４の実施形態と同様である。
【００９３】
以上のように、この第５の実施形態の検出部１０Ｂは、信号ＩＤ，ＶＢＵＳに重畳された短時間の“Ｌ”の雑音を除去するノイズ除去回路１００ａ，１００ｂを有している。これにより、ノイズによる誤動作を防止することができるという利点がある。
【００９４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００９５】
（ａ） ＯＴＧ機能を有するＵＳＢインタフェース回路について説明したが、データ通信の有無を指定する制御信号に基づいて、通信用のクロック信号を生成する発振回路を有するインタフェース回路に適用することができる。
【００９６】
（ｂ） ノイズ除去回路、変化検出回路、検出部、エッジ検出回路、及び発振回路等の各回路の具体的構成は、例示したものに限定されない。
【００９７】
【発明の効果】
以上詳細に説明したように、第１〜第５の発明によれば、制御信号の変化を検出する検出部と、この制御信号の変化に基づいて発振回路に対する動作許可信号の出力と停止を交互に切り替える処理制御部を有している。これにより、非通信時に発振回路と通信機能部の動作が停止されるので、非通信時の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図２】図１中の各回路の一例を示す回路図である。
【図３】本発明の第２の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図４】図３の動作を示すタイムチャートである。
【図５】本発明の第３の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図６】図５の動作を示すタイムチャートである。
【図７】本発明の第４の実施形態を示すＵＳＢインタフェース回路の構成図である。
【図８】図７の動作を示すタイムチャートである。
【図９】本発明の第５の実施形態を示す検出部の構成図である。
【符号の説明】
１０ 検出部
２０，１００ ノイズ除去回路
３０，４０ 変化検出回路
５０ ＣＲ発振回路
６０ 水晶発振回路
７０ 処理制御部
８０ 通信機能部
９０ エッジ検出回路
Claims (5)
- マスタ側として設定された第１の装置とスレーブ側として設定された第２の装置のそれぞれに設けられ、マスタ側から出力される制御信号に基づいて該第１及び第２の装置間で相互に直列データ通信を行うインタフェース回路であって、
前記制御信号を監視して変化があったときに一定のパルス幅を有する検出信号を出力する検出部と、
動作開始時に動作許可信号を出力し、その後、前記検出信号が与えられる度に該動作許可信号の停止と出力を交互に切り替える処理制御部と、
前記動作許可信号が出力されているときにデータ通信用のクロック信号を生成する発振回路と、
前記クロック信号に従って相手側の装置との間で直列データ通信を行う通信機能部とを、
備えたことを特徴とするインタフェース回路。 - 前記検出部は、前記制御信号の立ち上がりまたは立ち下がりのタイミングでセットされる第１のフリップフロップと、該第１のフリップフロップの出力信号を保持する第２のフリップフロップと、該第２のフリップフロップの出力信号を所定時間だけ遅延させる遅延ゲートと、該遅延ゲートの出力信号と該第１のフリップフロップの出力信号を比較して変化を検出する比較回路とを有することを特徴とする請求項１記載のインタフェース回路。
- 前記検出部は、前記処理制御部から前記制御信号の状態に応じて与えられた期待値を保持するレジスタと、前記レジスタに保持された期待値と前記制御信号とを比較して、その比較結果に基づいて前記検出信号を出力する比較回路とを有し、
前記処理制御部は、前記検出信号に応じて前記動作許可信号の制御を行うと共に、該検出信号に応じて前記検出部のレジスタの値を次の制御信号に対する期待値に書き替えるように構成したことを特徴とする請求項１記載のインタフェース回路。 - 前記検出部は、前記処理制御部から前記制御信号の状態に応じて与えられる期待値を前記クロック信号に同期して保持するレジスタと、前記レジスタに保持された期待値と前記制御信号とを比較して、その比較結果に基づいて前記検出信号を出力する比較回路とを有し、
前記処理制御部は、前記検出信号に応じて前記動作許可信号の制御を行うと共に、該検出信号に応じて前記検出部のレジスタに次の制御信号に対する期待値を与えるように構成したことを特徴とする請求項１記載のインタフェース回路。 - 前記検出部は、前記制御信号中に含まれる短いパルス幅の雑音成分を除去するノイズ除去回路を有することを特徴とする請求項３または４記載のインタフェース回路。
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