JP2000112561A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
(57)【要約】
【課題】外部からの主クロック信号とその反転遅延信号
から主クロック信号に同期する副クロック信号を生成す
る際、主クロック信号のハイレベル又はロウレベル幅が
反転遅延時間より短い場合にも副クロック信号の信号幅
が一定であるようにする。 【解決手段】システムクロック信号ＣＬＫ１のハイレベ
ル期間を遅延回路部３０の遅延時間以上に延ばす、保持
回路部２０を設ける。保持回路部の非反転の遅延ゲート
チェーン中に、ＯＲゲート２５，２７を含む複合ゲート
を設ける。主クロック信号ＣＬＫ１のハイレベル幅がＮ
ＡＮＤゲート２１〜ＮＡＮＤゲート２２の４段分以上で
あれば、ゲートチェーン出力信号Ｓ２８のハイレベルを
１２段分迄延ばすことができる。反転遅延用の遅延回路
部３０のゲートチェーン中に、ＮＡＮＤゲート３１，３
２を含む複合ゲートを設ける。遅延回路部は、ＮＡＮＤ
ゲート３１〜ＮＡＮＤゲート３７の４段分の短時間でリ
セットされる。
から主クロック信号に同期する副クロック信号を生成す
る際、主クロック信号のハイレベル又はロウレベル幅が
反転遅延時間より短い場合にも副クロック信号の信号幅
が一定であるようにする。 【解決手段】システムクロック信号ＣＬＫ１のハイレベ
ル期間を遅延回路部３０の遅延時間以上に延ばす、保持
回路部２０を設ける。保持回路部の非反転の遅延ゲート
チェーン中に、ＯＲゲート２５，２７を含む複合ゲート
を設ける。主クロック信号ＣＬＫ１のハイレベル幅がＮ
ＡＮＤゲート２１〜ＮＡＮＤゲート２２の４段分以上で
あれば、ゲートチェーン出力信号Ｓ２８のハイレベルを
１２段分迄延ばすことができる。反転遅延用の遅延回路
部３０のゲートチェーン中に、ＮＡＮＤゲート３１，３
２を含む複合ゲートを設ける。遅延回路部は、ＮＡＮＤ
ゲート３１〜ＮＡＮＤゲート３７の４段分の短時間でリ
セットされる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号生成
回路に関し、特に、外部から主クロック信号を与えられ
て、与えられた主クロック信号とその主クロック信号の
反転遅延信号とを用いて、与えられた主クロック信号の
立上がりに同期して立ち上がる、一定の信号幅を有する
副クロック信号を生成する回路に関する。
回路に関し、特に、外部から主クロック信号を与えられ
て、与えられた主クロック信号とその主クロック信号の
反転遅延信号とを用いて、与えられた主クロック信号の
立上がりに同期して立ち上がる、一定の信号幅を有する
副クロック信号を生成する回路に関する。
【０００２】
【従来の技術】この種のクロック信号生成回路は、例え
ばパーソナルコンピュータに採用されているシンクロナ
スＤＲＡＭを搭載したメモリシステムにおける上記ＤＲ
ＡＭなどのような、搭載されているシステム（この場合
は、メモリシステム）で用いられるクロック信号（シス
テムクロック信号）に同期して動作するデバイス（同、
シンクロナスＤＲＡＭ）に、そのデバイスの動作に必要
なクロック信号を上記システムクロック信号から生成し
て供給する用途などに用いられる。
ばパーソナルコンピュータに採用されているシンクロナ
スＤＲＡＭを搭載したメモリシステムにおける上記ＤＲ
ＡＭなどのような、搭載されているシステム（この場合
は、メモリシステム）で用いられるクロック信号（シス
テムクロック信号）に同期して動作するデバイス（同、
シンクロナスＤＲＡＭ）に、そのデバイスの動作に必要
なクロック信号を上記システムクロック信号から生成し
て供給する用途などに用いられる。
【０００３】従来のクロック信号生成回路の一例の回路
図を図８に示す。図８を参照して、この図に示すクロッ
ク信号生成回路は、外部から入力されるシステムクロッ
ク信号ＣＬＫ１を波形整形するレシーバ回路１と、波形
整形された内部信号Ｓ１０を取り込み、所定の時間遅延
させると同時に反転させて反転遅延信号Ｓ５０として出
力する遅延回路５０と、内部信号Ｓ１０と反転遅延信号
Ｓ５０とを入力してそれらのＮＡＮＤ論理信号を出力す
る２入力ＮＡＮＤゲートと、そのＮＡＮＤゲートの出力
信号を反転して副クロック信号ＣＬＫ２ｃとして出力す
るインバータバッファとからなっている。入力のクロッ
ク信号ＣＬＫ１には、一例として上に述べたシンクロナ
スＤＲＡＭを搭載したメモリシステムなどから、そのメ
モリシステムで用いられているシステムクロック信号が
与えられる。生成された副クロック信号ＣＬＫ２ｃは、
上述のシンクロナスＤＲＡＭに動作の時間的基準信号と
して出力される。
図を図８に示す。図８を参照して、この図に示すクロッ
ク信号生成回路は、外部から入力されるシステムクロッ
ク信号ＣＬＫ１を波形整形するレシーバ回路１と、波形
整形された内部信号Ｓ１０を取り込み、所定の時間遅延
させると同時に反転させて反転遅延信号Ｓ５０として出
力する遅延回路５０と、内部信号Ｓ１０と反転遅延信号
Ｓ５０とを入力してそれらのＮＡＮＤ論理信号を出力す
る２入力ＮＡＮＤゲートと、そのＮＡＮＤゲートの出力
信号を反転して副クロック信号ＣＬＫ２ｃとして出力す
るインバータバッファとからなっている。入力のクロッ
ク信号ＣＬＫ１には、一例として上に述べたシンクロナ
スＤＲＡＭを搭載したメモリシステムなどから、そのメ
モリシステムで用いられているシステムクロック信号が
与えられる。生成された副クロック信号ＣＬＫ２ｃは、
上述のシンクロナスＤＲＡＭに動作の時間的基準信号と
して出力される。
【０００４】尚、ＮＡＮＤゲートとその次段のインバー
タバッファとで論理的にはＡＮＤゲートを構成している
ので、以後の説明では、上記ＮＡＮＤゲートとインバー
タバッファとを併せて、ＡＮＤゲート２として扱う。ま
た、上述の遅延回路５０におけるように特に意図的に信
号を遅延させる場合以外は、回路中の信号伝播に遅延は
ないものとする。上記ＡＮＤゲート２及びレシーバ回路
１における信号遅延もないものとする。尚また、以下に
述べる回路の動作説明から明らかなように、レシーバ回
路１は、動作原理上は、特になくてもかまわない。
タバッファとで論理的にはＡＮＤゲートを構成している
ので、以後の説明では、上記ＮＡＮＤゲートとインバー
タバッファとを併せて、ＡＮＤゲート２として扱う。ま
た、上述の遅延回路５０におけるように特に意図的に信
号を遅延させる場合以外は、回路中の信号伝播に遅延は
ないものとする。上記ＡＮＤゲート２及びレシーバ回路
１における信号遅延もないものとする。尚また、以下に
述べる回路の動作説明から明らかなように、レシーバ回
路１は、動作原理上は、特になくてもかまわない。
【０００５】このクロック信号生成回路は、以下のよう
に動作する。回路のタイミング図を示す図９を参照し
て、この回路の初期状態（時刻ｔ１０以前の状態）で
は、システムクロック信号ＣＬＫ１、従って内部信号Ｓ
１０はロウレベル、反転遅延信号Ｓ５０はハイレベル、
出力の副クロック信号ＣＬＫ２ｃはロウレベルになって
いる。この状態で時刻ｔ１０に内部信号Ｓ１０がロウレ
ベルからハイレベルに立ち上がると、ＡＮＤゲート２の
一方の入力が直ちにハイレベルに遷移する。このとき、
ＡＮＤゲート２のもう一方の入力である反転遅延信号Ｓ
５０は、まだハイレベルのままである。従って、ＡＮＤ
ゲート２のＡＮＤ論理出力である副クロック信号ＣＬＫ
２ｃは、内部信号Ｓ１０のハイレベルへの立上がりと同
時に、ロウレベルからハイレベルに立ち上がる。
に動作する。回路のタイミング図を示す図９を参照し
て、この回路の初期状態（時刻ｔ１０以前の状態）で
は、システムクロック信号ＣＬＫ１、従って内部信号Ｓ
１０はロウレベル、反転遅延信号Ｓ５０はハイレベル、
出力の副クロック信号ＣＬＫ２ｃはロウレベルになって
いる。この状態で時刻ｔ１０に内部信号Ｓ１０がロウレ
ベルからハイレベルに立ち上がると、ＡＮＤゲート２の
一方の入力が直ちにハイレベルに遷移する。このとき、
ＡＮＤゲート２のもう一方の入力である反転遅延信号Ｓ
５０は、まだハイレベルのままである。従って、ＡＮＤ
ゲート２のＡＮＤ論理出力である副クロック信号ＣＬＫ
２ｃは、内部信号Ｓ１０のハイレベルへの立上がりと同
時に、ロウレベルからハイレベルに立ち上がる。
【０００６】その後、遅延回路５０における１１段分の
遅延時間ｔｄ後の時刻ｔ１１に、内部信号Ｓ１０が遅延
回路５０の出力点に達すると、反転遅延信号Ｓ５０がハ
イレベルからロウレベルに立ち下がる。この反転遅延信
号Ｓ５０の立下がりにより、ＡＮＤゲート２の一方の入
力がロウレベルになるので、ＡＮＤゲートの出力副クロ
ック信号ＣＬＫ２ｃは、ハイレベルからロウレベルに立
ち下がる。
遅延時間ｔｄ後の時刻ｔ１１に、内部信号Ｓ１０が遅延
回路５０の出力点に達すると、反転遅延信号Ｓ５０がハ
イレベルからロウレベルに立ち下がる。この反転遅延信
号Ｓ５０の立下がりにより、ＡＮＤゲート２の一方の入
力がロウレベルになるので、ＡＮＤゲートの出力副クロ
ック信号ＣＬＫ２ｃは、ハイレベルからロウレベルに立
ち下がる。
【０００７】最後に、システムクロック信号のハイレベ
ル幅によって決まる或る時刻ｔ１２に、内部信号Ｓ１０
がハイレベルからロウレベルに立ち下がると、それから
遅延時間ｔｄだけ遅れた時刻ｔ１３に反転遅延信号Ｓ５
０がロウレベルからハイレベルに立ち上がって、回路が
初期状態に戻る。
ル幅によって決まる或る時刻ｔ１２に、内部信号Ｓ１０
がハイレベルからロウレベルに立ち下がると、それから
遅延時間ｔｄだけ遅れた時刻ｔ１３に反転遅延信号Ｓ５
０がロウレベルからハイレベルに立ち上がって、回路が
初期状態に戻る。
【０００８】このように、外部から与えられたシステム
クロック信号ＣＬＫ１とそのシステムクロック信号の反
転遅延信号Ｓ５０とから、システムクロック信号ＣＬＫ
１の立上がりタイミングに同期して立ち上がり、ハイレ
ベル幅が遅延時間ｔｄに等しい副クロック信号ＣＬＫ２
ｃが生成される。
クロック信号ＣＬＫ１とそのシステムクロック信号の反
転遅延信号Ｓ５０とから、システムクロック信号ＣＬＫ
１の立上がりタイミングに同期して立ち上がり、ハイレ
ベル幅が遅延時間ｔｄに等しい副クロック信号ＣＬＫ２
ｃが生成される。
【０００９】
【発明が解決しようとする課題】工業的見地からは、一
つのクロック信号生成回路は或る一つのシステムに専用
のものであるより、多種のシステムに適用できる汎用の
ものであることが、好ましい。量産効果による低コスト
化或いは供給の安定化などの点で有利であるからであ
る。ところが、上述した従来のクロック信号生成回路に
おいては、システムクロック信号ＣＬＫ１のハイレベル
幅が短い場合或いはロウレベル幅が短いときに、正常な
タイミング（システムクロック信号の立上がりタイミン
グ）で立ち上がらずに遅れて立ち上がったり、或いは正
常に立ち上がっても遅延時間ｔｄを待たずに立ち下がっ
てしまうなどのことが生じる場合がある。そのため、シ
ステム換言すればそのシステムで用いられるシステムク
ロック信号によっては、生成された副クロック信号のハ
イレベル幅が所定の幅にならないことがあって、各種の
システムに対する適応性の点で改善すべき点が残されて
いる。以下に、その説明を行う。
つのクロック信号生成回路は或る一つのシステムに専用
のものであるより、多種のシステムに適用できる汎用の
ものであることが、好ましい。量産効果による低コスト
化或いは供給の安定化などの点で有利であるからであ
る。ところが、上述した従来のクロック信号生成回路に
おいては、システムクロック信号ＣＬＫ１のハイレベル
幅が短い場合或いはロウレベル幅が短いときに、正常な
タイミング（システムクロック信号の立上がりタイミン
グ）で立ち上がらずに遅れて立ち上がったり、或いは正
常に立ち上がっても遅延時間ｔｄを待たずに立ち下がっ
てしまうなどのことが生じる場合がある。そのため、シ
ステム換言すればそのシステムで用いられるシステムク
ロック信号によっては、生成された副クロック信号のハ
イレベル幅が所定の幅にならないことがあって、各種の
システムに対する適応性の点で改善すべき点が残されて
いる。以下に、その説明を行う。
【００１０】図９に示すタイミング図を再び参照して、
上述した時刻ｔ１０から時刻ｔ１３迄の動作は、クロッ
ク信号生成回路を適用して立上がりタイミング、ハイレ
ベル幅とも正常な副クロック信号を生成可能な或るシス
テム（Ａシステムと記す）における動作である。このＡ
システムで動作中のシステムクロック信号ＣＬＫ１と反
転遅延信号Ｓ５０のレベル遷移のタイミングを時系列的
に表すと、 システムクロック信号ＣＬＫ１の立上がり（時刻ｔ１
０） 反転遅延信号Ｓ５０の立下がり（時刻ｔ１１） システムクロック信号ＣＬＫ１の立下がり（時刻ｔ１
２） 反転遅延信号Ｓ５０の立上がり、初期状態への復帰
（時刻ｔ１３） となる。すなわち、内部信号Ｓ１０つまりシステムクロ
ック信号ＣＬＫ１の立上がり、立下がりと反転遅延信号
Ｓ５０の立下がり、立上がりとが、二つの信号が噛み合
うように交互に行われていて、システムクロック信号Ｃ
ＬＫ１のハイレベル幅が遅延回路５０での遅延時間ｔｄ
より大きくなっている。そして、次のサイクルは、前の
サイクルの終段で反転遅延信号Ｓ５０がハイレベルに復
帰し、遅延回路５０が初期状態にリセットされてから実
行される。
上述した時刻ｔ１０から時刻ｔ１３迄の動作は、クロッ
ク信号生成回路を適用して立上がりタイミング、ハイレ
ベル幅とも正常な副クロック信号を生成可能な或るシス
テム（Ａシステムと記す）における動作である。このＡ
システムで動作中のシステムクロック信号ＣＬＫ１と反
転遅延信号Ｓ５０のレベル遷移のタイミングを時系列的
に表すと、 システムクロック信号ＣＬＫ１の立上がり（時刻ｔ１
０） 反転遅延信号Ｓ５０の立下がり（時刻ｔ１１） システムクロック信号ＣＬＫ１の立下がり（時刻ｔ１
２） 反転遅延信号Ｓ５０の立上がり、初期状態への復帰
（時刻ｔ１３） となる。すなわち、内部信号Ｓ１０つまりシステムクロ
ック信号ＣＬＫ１の立上がり、立下がりと反転遅延信号
Ｓ５０の立下がり、立上がりとが、二つの信号が噛み合
うように交互に行われていて、システムクロック信号Ｃ
ＬＫ１のハイレベル幅が遅延回路５０での遅延時間ｔｄ
より大きくなっている。そして、次のサイクルは、前の
サイクルの終段で反転遅延信号Ｓ５０がハイレベルに復
帰し、遅延回路５０が初期状態にリセットされてから実
行される。
【００１１】次に、図９中の時刻ｔ２０から時刻ｔ２３
に、従来のクロック信号生成回路を、システムクロック
信号ＣＬＫ１のハイレベル幅が遅延時間ｔｄより短かい
或るシステム（Ｂシステムと記す）に適用したときのタ
イミング図を示す。この場合は、入力のシステムクロッ
ク信号ＣＬＫ１のハイレベル幅が狭く、システムクロッ
ク信号つまり内部信号Ｓ１０がロウレベルからハイレベ
ルに立ち上がった（時刻ｔ２０）後、遅延時間ｔｄだけ
遅れて反転遅延信号Ｓ５０がハイレベルからロウレベル
に立ち下がる（時刻ｔ２２）前に、システムクロック信
号ＣＬＫ１がハイレベルから再度ロウレベルに戻る（時
刻ｔ２１）。図９を参照して、時刻ｔ２０に内部信号Ｓ
１０がロウレベルからハイレベルに立ち上がると、Ａシ
ステムにおけると同じ経過を経て、同時に出力副クロッ
ク信号ＣＬＫ２ｃがロウレベルからハイレベルに立ち上
がる。また、遅延時間ｔｄ後の時刻ｔ２２に、反転遅延
信号Ｓ５０がハイレベルからロウレベルに立ち下がる。
に、従来のクロック信号生成回路を、システムクロック
信号ＣＬＫ１のハイレベル幅が遅延時間ｔｄより短かい
或るシステム（Ｂシステムと記す）に適用したときのタ
イミング図を示す。この場合は、入力のシステムクロッ
ク信号ＣＬＫ１のハイレベル幅が狭く、システムクロッ
ク信号つまり内部信号Ｓ１０がロウレベルからハイレベ
ルに立ち上がった（時刻ｔ２０）後、遅延時間ｔｄだけ
遅れて反転遅延信号Ｓ５０がハイレベルからロウレベル
に立ち下がる（時刻ｔ２２）前に、システムクロック信
号ＣＬＫ１がハイレベルから再度ロウレベルに戻る（時
刻ｔ２１）。図９を参照して、時刻ｔ２０に内部信号Ｓ
１０がロウレベルからハイレベルに立ち上がると、Ａシ
ステムにおけると同じ経過を経て、同時に出力副クロッ
ク信号ＣＬＫ２ｃがロウレベルからハイレベルに立ち上
がる。また、遅延時間ｔｄ後の時刻ｔ２２に、反転遅延
信号Ｓ５０がハイレベルからロウレベルに立ち下がる。
【００１２】一方、時刻ｔ２２に反転遅延信号Ｓ５０が
立ち下がる前、すなわち遅延回路５０に入力された内部
信号Ｓ１０が遅延回路５０の出力点に達する前の或る時
刻ｔ２１に、内部信号Ｓ１０がハイレベルからロウレベ
ルに立ち下がる。すると、その内部信号Ｓ１０の立下が
りによってＡＮＤゲート２の一方の入力がロウレベルに
なるので、ＡＮＤゲート２のＡＮＤ論理出力である副ク
ロック信号ＣＬＫ２ｃは、内部信号Ｓ１０の立下がりと
同時に、ハイレベルからロウレベルに立ち下がる。ま
た、内部信号Ｓ１０の立下がりに応じて、内部信号Ｓ１
０が立ち下がってから遅延時間ｔｄ後の時刻ｔ２３に、
反転遅延信号Ｓ５０がロウレベルからハイレベルに立ち
上がって、初期状態に復帰する。
立ち下がる前、すなわち遅延回路５０に入力された内部
信号Ｓ１０が遅延回路５０の出力点に達する前の或る時
刻ｔ２１に、内部信号Ｓ１０がハイレベルからロウレベ
ルに立ち下がる。すると、その内部信号Ｓ１０の立下が
りによってＡＮＤゲート２の一方の入力がロウレベルに
なるので、ＡＮＤゲート２のＡＮＤ論理出力である副ク
ロック信号ＣＬＫ２ｃは、内部信号Ｓ１０の立下がりと
同時に、ハイレベルからロウレベルに立ち下がる。ま
た、内部信号Ｓ１０の立下がりに応じて、内部信号Ｓ１
０が立ち下がってから遅延時間ｔｄ後の時刻ｔ２３に、
反転遅延信号Ｓ５０がロウレベルからハイレベルに立ち
上がって、初期状態に復帰する。
【００１３】このＢシステムでは、先ず始めにシステム
クロック信号ＣＬＫ１が立ち上がり（時刻ｔ２０）、立
ち下がった（時刻ｔ２１）後、次に反転遅延信号Ｓ５０
が立ち下がり（時刻ｔ２２）、立ち上がる（時刻ｔ２
３）というように、二つの信号ＣＬＫ１，Ｓ５０はずれ
て重なることがない。そして、生成される副クロック信
号ＣＬＫ２ｃは、時刻ｔ２０にシステムクロック信号Ｃ
ＬＫ１の立上がりに同期して正常に立ち上がりはするも
のの、立ち下がるときは、所定の立下がり時刻ｔ２２つ
まり反転遅延信号Ｓ５０の立下がりタイミングよりも前
の時刻ｔ２１に、システムクロック信号ＣＬＫ１の立下
がりに同期して立ち下がってしまう。その結果、得られ
る副クロック信号ＣＬＫ２ｃは、立ち上がりタイミング
こそ正常であるものの、ハイレベル幅は所定の幅ｔｄよ
り短く、しかもそのハイレベル幅はシステムクロック信
号ＣＬＫ１のハイレベル幅によって変わるものになって
しまう。
クロック信号ＣＬＫ１が立ち上がり（時刻ｔ２０）、立
ち下がった（時刻ｔ２１）後、次に反転遅延信号Ｓ５０
が立ち下がり（時刻ｔ２２）、立ち上がる（時刻ｔ２
３）というように、二つの信号ＣＬＫ１，Ｓ５０はずれ
て重なることがない。そして、生成される副クロック信
号ＣＬＫ２ｃは、時刻ｔ２０にシステムクロック信号Ｃ
ＬＫ１の立上がりに同期して正常に立ち上がりはするも
のの、立ち下がるときは、所定の立下がり時刻ｔ２２つ
まり反転遅延信号Ｓ５０の立下がりタイミングよりも前
の時刻ｔ２１に、システムクロック信号ＣＬＫ１の立下
がりに同期して立ち下がってしまう。その結果、得られ
る副クロック信号ＣＬＫ２ｃは、立ち上がりタイミング
こそ正常であるものの、ハイレベル幅は所定の幅ｔｄよ
り短く、しかもそのハイレベル幅はシステムクロック信
号ＣＬＫ１のハイレベル幅によって変わるものになって
しまう。
【００１４】これに対し、図９中の時刻ｔ３０から時刻
ｔ３５に、従来のクロック信号生成回路を、システムク
ロック信号ＣＬＫ１のロウレベル幅が遅延時間ｔｄより
短かい或るシステム（Ｃシステムと記す）に適用したと
きのタイミング図を示す。この場合は、システムクロッ
ク信号ＣＬＫ１のロウレベル幅が狭く、システムクロッ
ク信号ＣＬＫ１がハイレベルからロウレベルに立ち下が
った（時刻ｔ３０）後、遅延時間ｔｄだけ遅れて反転遅
延信号Ｓ５０がロウレベルからハイレベルに立ち上がる
（時刻ｔ３２）前に、システムクロック信号ＣＬＫ１が
ロウレベルからハイレベルに立ち上がる（時刻ｔ３
１）。図９を参照して、このシステムの場合、前のサイ
クルの終段で、時刻ｔ３０にシステムクロック信号ＣＬ
Ｋ１がハイレベルからロウレベルに立ち下がる直前の各
信号ＣＬＫ１、Ｓ１０、Ｓ５０、ＣＬＫ２ｃの状態は、
前述したＡシステムにおける時刻ｔ１２直前の各信号の
状態と同じくなっている。すなわち、システムクロック
信号ＣＬＫ１はハイレベル、反転遅延信号Ｓ５０はロウ
レベル、副クロック信号ＣＬＫ２ｃはロウレベルになっ
ている。この状態で、先ず、前のサイクルの終段で、時
刻ｔ３０にシステムクロック信号ＣＬＫ１、従って内部
信号Ｓ１０がハイレベルからロウレベルに立ち下がる
と、ＡＮＤゲート２の一方の入力がロウレベルとなる。
このとき、前述したようにＡＮＤゲート２のもう一方の
入力である反転遅延信号Ｓ５０は元々ロウレベルになっ
ているので、ＡＮＤゲート２のＡＮＤ論理出力である副
クロック信号ＣＬＫ２ｃは、ロウレベルのままで変化し
ない。そして、上記内部信号Ｓ１０のハイレベルからロ
ウレベルへの遷移に応じて、遅延時間ｔｄ後の時刻ｔ３
２に、反転遅延信号Ｓ５０がロウレベルからハイレベル
に立ち上がる。
ｔ３５に、従来のクロック信号生成回路を、システムク
ロック信号ＣＬＫ１のロウレベル幅が遅延時間ｔｄより
短かい或るシステム（Ｃシステムと記す）に適用したと
きのタイミング図を示す。この場合は、システムクロッ
ク信号ＣＬＫ１のロウレベル幅が狭く、システムクロッ
ク信号ＣＬＫ１がハイレベルからロウレベルに立ち下が
った（時刻ｔ３０）後、遅延時間ｔｄだけ遅れて反転遅
延信号Ｓ５０がロウレベルからハイレベルに立ち上がる
（時刻ｔ３２）前に、システムクロック信号ＣＬＫ１が
ロウレベルからハイレベルに立ち上がる（時刻ｔ３
１）。図９を参照して、このシステムの場合、前のサイ
クルの終段で、時刻ｔ３０にシステムクロック信号ＣＬ
Ｋ１がハイレベルからロウレベルに立ち下がる直前の各
信号ＣＬＫ１、Ｓ１０、Ｓ５０、ＣＬＫ２ｃの状態は、
前述したＡシステムにおける時刻ｔ１２直前の各信号の
状態と同じくなっている。すなわち、システムクロック
信号ＣＬＫ１はハイレベル、反転遅延信号Ｓ５０はロウ
レベル、副クロック信号ＣＬＫ２ｃはロウレベルになっ
ている。この状態で、先ず、前のサイクルの終段で、時
刻ｔ３０にシステムクロック信号ＣＬＫ１、従って内部
信号Ｓ１０がハイレベルからロウレベルに立ち下がる
と、ＡＮＤゲート２の一方の入力がロウレベルとなる。
このとき、前述したようにＡＮＤゲート２のもう一方の
入力である反転遅延信号Ｓ５０は元々ロウレベルになっ
ているので、ＡＮＤゲート２のＡＮＤ論理出力である副
クロック信号ＣＬＫ２ｃは、ロウレベルのままで変化し
ない。そして、上記内部信号Ｓ１０のハイレベルからロ
ウレベルへの遷移に応じて、遅延時間ｔｄ後の時刻ｔ３
２に、反転遅延信号Ｓ５０がロウレベルからハイレベル
に立ち上がる。
【００１５】一方、時刻ｔ３２に反転遅延信号Ｓ５０が
立ち上がる前、すなわち遅延回路５０に入力された内部
信号Ｓ１０が遅延回路５０の出力点に達する前の或る時
刻ｔ３１に、一旦ロウレベルに下がった内部信号Ｓ１０
が、再度、ハイレベルに立ち上がる。ところが、この時
刻ｔ３１には、ＡＮＤゲート２の一方の入力である反転
遅延信号Ｓ５０はまだロウレベルのままであるので、Ａ
ＮＤゲート２のＡＮＤ論理出力である副クロック信号Ｃ
ＬＫ２ｃは、ロウレベルをそのまま維持している。その
後、時刻ｔ３２に反転遅延信号Ｓ５０がハイレベルに遷
移すると、ＡＮＤゲート２の二つの入力が共にハイレベ
ルになるので、ＡＮＤゲート２の出力副クロック信号Ｃ
ＬＫ２ｃは、反転遅延信号Ｓ５０のハイレベルへの遷移
に同期して、ロウレベルからハイレベルに立ち上がる。
その後、時刻ｔ３１における内部信号Ｓ１０の立上がり
から遅延時間ｔｄ後の時刻ｔ３３に、反転遅延信号Ｓ５
０がハイレベルからロウレベルに立ち下がる。そして、
その反転遅延信号Ｓ５０のレベル遷移に同期して出力副
クロック信号ＣＬＫ２ｃもハイレベルからロウレベルに
立ち下がって、元の状態に復帰する。
立ち上がる前、すなわち遅延回路５０に入力された内部
信号Ｓ１０が遅延回路５０の出力点に達する前の或る時
刻ｔ３１に、一旦ロウレベルに下がった内部信号Ｓ１０
が、再度、ハイレベルに立ち上がる。ところが、この時
刻ｔ３１には、ＡＮＤゲート２の一方の入力である反転
遅延信号Ｓ５０はまだロウレベルのままであるので、Ａ
ＮＤゲート２のＡＮＤ論理出力である副クロック信号Ｃ
ＬＫ２ｃは、ロウレベルをそのまま維持している。その
後、時刻ｔ３２に反転遅延信号Ｓ５０がハイレベルに遷
移すると、ＡＮＤゲート２の二つの入力が共にハイレベ
ルになるので、ＡＮＤゲート２の出力副クロック信号Ｃ
ＬＫ２ｃは、反転遅延信号Ｓ５０のハイレベルへの遷移
に同期して、ロウレベルからハイレベルに立ち上がる。
その後、時刻ｔ３１における内部信号Ｓ１０の立上がり
から遅延時間ｔｄ後の時刻ｔ３３に、反転遅延信号Ｓ５
０がハイレベルからロウレベルに立ち下がる。そして、
その反転遅延信号Ｓ５０のレベル遷移に同期して出力副
クロック信号ＣＬＫ２ｃもハイレベルからロウレベルに
立ち下がって、元の状態に復帰する。
【００１６】このＣシステムでは、最初にシステムクロ
ック信号ＣＬＫ１が立ち下がり（時刻ｔ３０）、立ち上
がった（時刻ｔ３１）後、次いで反転遅延信号Ｓ５０が
立ち上がり（時刻ｔ３２）、立ち下がる（時刻ｔ３３）
というように、二つの信号ＣＬＫ１，Ｓ５０は、ずれて
重なることがない。そして、生成される副クロック信号
ＣＬＫ２ｃは、時刻ｔ３３つまり反転遅延信号Ｓ５０の
立下がりタイミングに正常に立ち下がりはするものの、
立ち上がるときは、所定の立上がり時刻ｔ３１つまりシ
ステムクロック信号ＣＬＫ１の立上がりよりも後の時刻
ｔ３２に、反転遅延信号Ｓ５０の立上がりに応じて漸く
立ち上がる。その結果、得られる出力副クロック信号Ｃ
ＬＫ２ｃは、立上がりは正常のタイミングより遅れ、ハ
イレベル幅は所定の幅ｔｄより短く、しかもそのハイレ
ベル幅がシステムクロック信号ＣＬＫ１のハイレベル幅
によって変わるものになってしまう。
ック信号ＣＬＫ１が立ち下がり（時刻ｔ３０）、立ち上
がった（時刻ｔ３１）後、次いで反転遅延信号Ｓ５０が
立ち上がり（時刻ｔ３２）、立ち下がる（時刻ｔ３３）
というように、二つの信号ＣＬＫ１，Ｓ５０は、ずれて
重なることがない。そして、生成される副クロック信号
ＣＬＫ２ｃは、時刻ｔ３３つまり反転遅延信号Ｓ５０の
立下がりタイミングに正常に立ち下がりはするものの、
立ち上がるときは、所定の立上がり時刻ｔ３１つまりシ
ステムクロック信号ＣＬＫ１の立上がりよりも後の時刻
ｔ３２に、反転遅延信号Ｓ５０の立上がりに応じて漸く
立ち上がる。その結果、得られる出力副クロック信号Ｃ
ＬＫ２ｃは、立上がりは正常のタイミングより遅れ、ハ
イレベル幅は所定の幅ｔｄより短く、しかもそのハイレ
ベル幅がシステムクロック信号ＣＬＫ１のハイレベル幅
によって変わるものになってしまう。
【００１７】上述のように、図８に示す従来のクロック
信号生成回路は、入力のシステムクロック信号ＣＬＫ１
のハイレベル幅或いはロウレベル幅が遅延信号５０での
遅延時間ｔｄより短いものである場合、立上がり或いは
立下がりのタイミングが所定のタイミングからずれた、
ハイレベル幅の狭い副クロック信号ＣＬＫ２ｃしか生成
することができず、多様なシステムクロック信号に対す
る汎用性に欠けると言える。
信号生成回路は、入力のシステムクロック信号ＣＬＫ１
のハイレベル幅或いはロウレベル幅が遅延信号５０での
遅延時間ｔｄより短いものである場合、立上がり或いは
立下がりのタイミングが所定のタイミングからずれた、
ハイレベル幅の狭い副クロック信号ＣＬＫ２ｃしか生成
することができず、多様なシステムクロック信号に対す
る汎用性に欠けると言える。
【００１８】従って本発明は、外部から与えられる主ク
ロック信号とその主クロック信号の反転遅延信号とを用
いて、上記外部から与えられる主クロック信号の立上が
りに同期し、信号幅が一定の副クロック信号を生成する
クロック信号生成回路であって、外部から与えられる主
クロック信号のハイレベル幅或いはロウレベル幅が反転
遅延時間より短い場合にも、所定の信号幅で所定のタイ
ミングに立ち上がる副クロック信号を生成可能な、汎用
性の高いクロック信号生成回路を提供することを目的と
するものである。
ロック信号とその主クロック信号の反転遅延信号とを用
いて、上記外部から与えられる主クロック信号の立上が
りに同期し、信号幅が一定の副クロック信号を生成する
クロック信号生成回路であって、外部から与えられる主
クロック信号のハイレベル幅或いはロウレベル幅が反転
遅延時間より短い場合にも、所定の信号幅で所定のタイ
ミングに立ち上がる副クロック信号を生成可能な、汎用
性の高いクロック信号生成回路を提供することを目的と
するものである。
【００１９】
【課題を解決するための手段】本発明のクロック信号生
成回路は、外部から与えられる主クロック信号を反転さ
せ遅延させる反転遅延手段を備え、前記主クロック信号
とその反転遅延信号とのＡＮＤ論理信号を生成すること
により、前記主クロック信号の第１のレベルから第２の
レベルへの遷移に同期して第１のレベルから第２のレベ
ルに遷移し、前記反転遅延信号の第２のレベルから第１
のレベルへの遷移に同期して第２のレベルから第１のレ
ベルに遷移する副クロック信号を生成するクロック信号
生成回路において、前記第１のレベルから遷移した後の
主クロック信号の第２のレベルを、少なくとも前記反転
遅延手段における遅延時間以上に保持せしめる保持手段
を設けたことを特徴とする。
成回路は、外部から与えられる主クロック信号を反転さ
せ遅延させる反転遅延手段を備え、前記主クロック信号
とその反転遅延信号とのＡＮＤ論理信号を生成すること
により、前記主クロック信号の第１のレベルから第２の
レベルへの遷移に同期して第１のレベルから第２のレベ
ルに遷移し、前記反転遅延信号の第２のレベルから第１
のレベルへの遷移に同期して第２のレベルから第１のレ
ベルに遷移する副クロック信号を生成するクロック信号
生成回路において、前記第１のレベルから遷移した後の
主クロック信号の第２のレベルを、少なくとも前記反転
遅延手段における遅延時間以上に保持せしめる保持手段
を設けたことを特徴とする。
【００２０】或いは、前記反転遅延手段に、これを前記
主クロック信号の第２のレベルから第１のレベルへの遷
移又は反転遅延手段が出力する反転遅延信号の第２のレ
ベルから第１のレベルへの遷移により、反転遅延手段に
おける遅延時間より短い時間で、強制的に、初期状態に
復帰させるリセット手段を設けたことを特徴とする。
主クロック信号の第２のレベルから第１のレベルへの遷
移又は反転遅延手段が出力する反転遅延信号の第２のレ
ベルから第１のレベルへの遷移により、反転遅延手段に
おける遅延時間より短い時間で、強制的に、初期状態に
復帰させるリセット手段を設けたことを特徴とする。
【００２１】又は、上記構成の保持手段と上記構成の反
転遅延手段とを共に設け、保持手段に上記反転遅延手段
の出力信号によってリセットする手段を設けたことを特
徴とする。
転遅延手段とを共に設け、保持手段に上記反転遅延手段
の出力信号によってリセットする手段を設けたことを特
徴とする。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態に係るクロック信号生成回路の回路図であ
る。図２は、動作時のタイミング図である。図１を参照
して、この図に示すクロック信号生成回路は、遅延回路
部３０と保持回路部２０とを備えている。遅延回路部３
０は、インバータ３３に始まってインバータ３８に終わ
る１１段のゲートチェーンを備えている。このゲートチ
ェーンは遅延時間ｔｄＤの反転遅延チェーンとして働く
ものであって、その遅延時間ｔｄＤが、生成される副ク
ロック信号ＣＬＫ２ａのハイレベル幅を決める。ゲート
チェーンは、その途中に、２入力ＮＡＮＤゲート３１と
その前段の２入力ＯＲゲート３５とからなる複合ゲート
及び、２入力ＮＡＮＤゲート３２とその前段の２入力Ｏ
Ｒゲート３７とからなる複合ゲートの、二つの複合ゲー
トを含んでいる。
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態に係るクロック信号生成回路の回路図であ
る。図２は、動作時のタイミング図である。図１を参照
して、この図に示すクロック信号生成回路は、遅延回路
部３０と保持回路部２０とを備えている。遅延回路部３
０は、インバータ３３に始まってインバータ３８に終わ
る１１段のゲートチェーンを備えている。このゲートチ
ェーンは遅延時間ｔｄＤの反転遅延チェーンとして働く
ものであって、その遅延時間ｔｄＤが、生成される副ク
ロック信号ＣＬＫ２ａのハイレベル幅を決める。ゲート
チェーンは、その途中に、２入力ＮＡＮＤゲート３１と
その前段の２入力ＯＲゲート３５とからなる複合ゲート
及び、２入力ＮＡＮＤゲート３２とその前段の２入力Ｏ
Ｒゲート３７とからなる複合ゲートの、二つの複合ゲー
トを含んでいる。
【００２３】これら複合ゲートは、前のサイクルの終段
でシステムクロック信号ＣＬＫ１つまり内部信号Ｓ１０
がハイレベルからロウレベルに復帰したとき、次のサイ
クルに備えて、遅延回路部３０の出力である反転遅延信
号Ｓ３８を、ゲートチェーンでの１１段の遅延時間ｔｄ
Ｄより短い時間で速やかにハイレベルに引き上げ、また
ゲートチェーン中の信号Ｓ３４，Ｓ３６を速やかにロウ
レベルに引き下げて、遅延回路部３０をシステムクロッ
ク信号ＣＬＫ１がロウレベルのときの状態に初期化する
（遅延回路部３０をリセットする）。これらリセット用
複合ゲートによって、外部から与えられるシステムクロ
ック信号ＣＬＫ１のロウレベル幅がゲートチェーンでの
遅延時間ｔｄＤより短いときでも、次のサイクルの開始
（前のサイクルの後半でハイレベルからロウレベルに戻
ったシステムクロック信号ＣＬＫ１が、次にロウレベル
からハイレベルに立ち上がる）迄の間に、予め遅延回路
部３０をリセットしておくことができる。
でシステムクロック信号ＣＬＫ１つまり内部信号Ｓ１０
がハイレベルからロウレベルに復帰したとき、次のサイ
クルに備えて、遅延回路部３０の出力である反転遅延信
号Ｓ３８を、ゲートチェーンでの１１段の遅延時間ｔｄ
Ｄより短い時間で速やかにハイレベルに引き上げ、また
ゲートチェーン中の信号Ｓ３４，Ｓ３６を速やかにロウ
レベルに引き下げて、遅延回路部３０をシステムクロッ
ク信号ＣＬＫ１がロウレベルのときの状態に初期化する
（遅延回路部３０をリセットする）。これらリセット用
複合ゲートによって、外部から与えられるシステムクロ
ック信号ＣＬＫ１のロウレベル幅がゲートチェーンでの
遅延時間ｔｄＤより短いときでも、次のサイクルの開始
（前のサイクルの後半でハイレベルからロウレベルに戻
ったシステムクロック信号ＣＬＫ１が、次にロウレベル
からハイレベルに立ち上がる）迄の間に、予め遅延回路
部３０をリセットしておくことができる。
【００２４】尚、後に述べる回路動作の説明から明らか
なように、遅延回路部３０の出力信号Ｓ３８は、内部信
号Ｓ１０の反転遅延信号とはパルス幅が異なる信号とな
ることがあって、厳密には必ずしも内部信号Ｓ１０の反
転遅延信号そのものにはならないのであるが、先に述べ
た従来のクロック信号生成回路との対比を明確にすると
いう説明の都合上、以後の説明においては、遅延回路部
３０の出力信号Ｓ３８を、便宜的に反転遅延信号と記す
ことにする。
なように、遅延回路部３０の出力信号Ｓ３８は、内部信
号Ｓ１０の反転遅延信号とはパルス幅が異なる信号とな
ることがあって、厳密には必ずしも内部信号Ｓ１０の反
転遅延信号そのものにはならないのであるが、先に述べ
た従来のクロック信号生成回路との対比を明確にすると
いう説明の都合上、以後の説明においては、遅延回路部
３０の出力信号Ｓ３８を、便宜的に反転遅延信号と記す
ことにする。
【００２５】保持回路部２０は、インバータ２３に始ま
ってインバータ２８に終わる８段のゲートチェーンを備
えている。このゲートチェーンは遅延時間ｔｄＨの非反
転遅延チェーンとして働き、その途中に、２入力ＮＡＮ
Ｄ２１とその前段の２入力ＯＲゲート２５とからなる複
合ゲート及び、２入力ＮＡＮＤ２２とその前段の２入力
ＯＲゲート２７とからなる複合ゲートの、二つの複合ゲ
ートを含んでいる。これら複合ゲートは、サイクルの初
めにシステムクロック信号ＣＬＫ１がロウレベルからハ
イレベルに立ち上がると、ゲートチェーン最終段の出力
信号Ｓ２８を速やかにハイレベルに立ち上げる。また、
その立ち上がった信号Ｓ２８のハイレベルを、遅延回路
部における遅延時間ｔｄＤ以上に保たせる。これによ
り、システムクロック信号ＣＬＫ１のハイレベル幅が遅
延回路部３０での遅延時間ｔｄＤより短い場合でも、生
成される副クロック信号ＣＬＫ２ａのハイレベル幅を遅
延回路部での遅延時間ｔｄＤにまで延ばし、所定のハイ
レベル幅にする。ゲートチェーン中の複合ゲートは、更
に、サイクルの後半で遅延回路部の出力である反転遅延
信号Ｓ３８がハイレベルからロウレベルに下がるのに応
じて、その反転遅延信号Ｓ３８が次のサイクルに備えて
ハイレベルに復帰する前に、ゲートチェーン最終段の出
力信号Ｓ２８を、速やかにハイレベルからロウレベルに
引き下げる。もしこのようにせず、保持回路部の信号Ｓ
２８がハイレベルのままであると、遅延回路部の出力反
転遅延信号Ｓ３８が次のサイクルに備えてハイレベルに
リセットされると、副クロック信号ＣＬＫ２ａが、入力
のシステムクロック信号ＣＬＫ１がロウレベルからハイ
レベルになるのを待たずに直ちにハイレベルに立ち上が
るという誤動作が生じるからである。
ってインバータ２８に終わる８段のゲートチェーンを備
えている。このゲートチェーンは遅延時間ｔｄＨの非反
転遅延チェーンとして働き、その途中に、２入力ＮＡＮ
Ｄ２１とその前段の２入力ＯＲゲート２５とからなる複
合ゲート及び、２入力ＮＡＮＤ２２とその前段の２入力
ＯＲゲート２７とからなる複合ゲートの、二つの複合ゲ
ートを含んでいる。これら複合ゲートは、サイクルの初
めにシステムクロック信号ＣＬＫ１がロウレベルからハ
イレベルに立ち上がると、ゲートチェーン最終段の出力
信号Ｓ２８を速やかにハイレベルに立ち上げる。また、
その立ち上がった信号Ｓ２８のハイレベルを、遅延回路
部における遅延時間ｔｄＤ以上に保たせる。これによ
り、システムクロック信号ＣＬＫ１のハイレベル幅が遅
延回路部３０での遅延時間ｔｄＤより短い場合でも、生
成される副クロック信号ＣＬＫ２ａのハイレベル幅を遅
延回路部での遅延時間ｔｄＤにまで延ばし、所定のハイ
レベル幅にする。ゲートチェーン中の複合ゲートは、更
に、サイクルの後半で遅延回路部の出力である反転遅延
信号Ｓ３８がハイレベルからロウレベルに下がるのに応
じて、その反転遅延信号Ｓ３８が次のサイクルに備えて
ハイレベルに復帰する前に、ゲートチェーン最終段の出
力信号Ｓ２８を、速やかにハイレベルからロウレベルに
引き下げる。もしこのようにせず、保持回路部の信号Ｓ
２８がハイレベルのままであると、遅延回路部の出力反
転遅延信号Ｓ３８が次のサイクルに備えてハイレベルに
リセットされると、副クロック信号ＣＬＫ２ａが、入力
のシステムクロック信号ＣＬＫ１がロウレベルからハイ
レベルになるのを待たずに直ちにハイレベルに立ち上が
るという誤動作が生じるからである。
【００２６】以下に、このクロック信号生成回路の動作
を、システムクロック信号ＣＬＫ１のハイレベル幅及び
ロウレベル幅が共に長い場合、ハイレベル幅が狭い場
合、ロウレベル幅が狭い場合に分けて、説明する。初め
に、本実施の形態に係るクロック信号生成回路を、シス
テムクロック信号ＣＬＫ１のハイレベル幅、ロウレベル
幅が共に、遅延回路部３０での遅延時間ｔｄＤより長い
システム（Ａシステム）に適用した場合の動作について
説明する。図２を参照して、回路の初期状態（時刻ｔ１
０以前の状態）では、システムクロック信号ＣＬＫ１は
ロウレベルに、遅延回路部３０の出力信号Ｓ３８はハイ
レベルに、保持回路部２０内のゲートチェーン出力信号
Ｓ２８はロウレベルになっている。この状態で、時刻ｔ
１０にシステムクロック信号ＣＬＫ１つまり内部信号Ｓ
１０がロウレベルからハイレベルに立ち上がると、保持
回路部２０の最終段の２入力ＯＲゲート２９では、一方
の入力である信号Ｓ１０がハイレベルになるので出力が
直ちにハイレベルに遷移し、その後段のＡＮＤゲート２
の一方の入力がハイレベルになる。このとき、ＡＮＤゲ
ート２のもう一方の入力である遅延回路部からの反転遅
延信号Ｓ３８は未だハイレベルのままである。従って、
ＡＮＤゲート２は二つの入力が共にハイレベルになる。
その結果、ＡＮＤゲート２のＡＮＤ論理出力である副ク
ロック信号ＣＬＫ２ａは、時刻ｔ１０にシステムクロッ
ク信号ＣＬＫ１がハイレベルへ立ち上がるのと同時に、
ロウレベルからハイレベルに立ち上がる。
を、システムクロック信号ＣＬＫ１のハイレベル幅及び
ロウレベル幅が共に長い場合、ハイレベル幅が狭い場
合、ロウレベル幅が狭い場合に分けて、説明する。初め
に、本実施の形態に係るクロック信号生成回路を、シス
テムクロック信号ＣＬＫ１のハイレベル幅、ロウレベル
幅が共に、遅延回路部３０での遅延時間ｔｄＤより長い
システム（Ａシステム）に適用した場合の動作について
説明する。図２を参照して、回路の初期状態（時刻ｔ１
０以前の状態）では、システムクロック信号ＣＬＫ１は
ロウレベルに、遅延回路部３０の出力信号Ｓ３８はハイ
レベルに、保持回路部２０内のゲートチェーン出力信号
Ｓ２８はロウレベルになっている。この状態で、時刻ｔ
１０にシステムクロック信号ＣＬＫ１つまり内部信号Ｓ
１０がロウレベルからハイレベルに立ち上がると、保持
回路部２０の最終段の２入力ＯＲゲート２９では、一方
の入力である信号Ｓ１０がハイレベルになるので出力が
直ちにハイレベルに遷移し、その後段のＡＮＤゲート２
の一方の入力がハイレベルになる。このとき、ＡＮＤゲ
ート２のもう一方の入力である遅延回路部からの反転遅
延信号Ｓ３８は未だハイレベルのままである。従って、
ＡＮＤゲート２は二つの入力が共にハイレベルになる。
その結果、ＡＮＤゲート２のＡＮＤ論理出力である副ク
ロック信号ＣＬＫ２ａは、時刻ｔ１０にシステムクロッ
ク信号ＣＬＫ１がハイレベルへ立ち上がるのと同時に、
ロウレベルからハイレベルに立ち上がる。
【００２７】一方、保持回路部２０内では、複合ゲート
を構成する各ＮＡＮＤゲート２１，２２の一方の入力で
ある遅延回路部からの反転遅延信号Ｓ３８がハイレベル
になっている。この状態で、時刻ｔ１０に内部信号Ｓ１
０がロウレベルからハイレベルに立ち上がると、それと
同時に、複合ゲートを構成する各ＯＲゲート２５，２６
は一方の入力がハイレベルになるので、ハイレベルの信
号を出力する。その結果、ゲートチェーン内の信号Ｓ２
４は、時刻ｔ１０からインバータ２３入力点〜インバー
タ２４出力点の２段分の時間遅れて、時刻ｔ１１にロウ
レベルからハイレベルに立ち上がる。信号Ｓ２６は、Ｎ
ＡＮＤゲート２１入力点〜インバータ２６出力点の４段
分の時間遅れで、ハイレベルに立ち上がる。ゲートチェ
ーン最終段の出力信号Ｓ２８は、ＮＡＮＤゲート２２入
力点〜インバータ２８出力点の２段分の時間遅れて、時
刻ｔ１１にハイレベルに立ち上がる。
を構成する各ＮＡＮＤゲート２１，２２の一方の入力で
ある遅延回路部からの反転遅延信号Ｓ３８がハイレベル
になっている。この状態で、時刻ｔ１０に内部信号Ｓ１
０がロウレベルからハイレベルに立ち上がると、それと
同時に、複合ゲートを構成する各ＯＲゲート２５，２６
は一方の入力がハイレベルになるので、ハイレベルの信
号を出力する。その結果、ゲートチェーン内の信号Ｓ２
４は、時刻ｔ１０からインバータ２３入力点〜インバー
タ２４出力点の２段分の時間遅れて、時刻ｔ１１にロウ
レベルからハイレベルに立ち上がる。信号Ｓ２６は、Ｎ
ＡＮＤゲート２１入力点〜インバータ２６出力点の４段
分の時間遅れで、ハイレベルに立ち上がる。ゲートチェ
ーン最終段の出力信号Ｓ２８は、ＮＡＮＤゲート２２入
力点〜インバータ２８出力点の２段分の時間遅れて、時
刻ｔ１１にハイレベルに立ち上がる。
【００２８】又、遅延回路部３０では、出力反転遅延信
号Ｓ３８がハイレベルであるので、このハイレベルの信
号Ｓ３８を一方の入力とする複合ゲートの各２入力ＯＲ
ゲート３５，３７は、ハイレベルの信号を出力してい
る。従って、インバータ３３〜インバータ３８のゲート
チェーンは、反転遅延チェーンとして働く。
号Ｓ３８がハイレベルであるので、このハイレベルの信
号Ｓ３８を一方の入力とする複合ゲートの各２入力ＯＲ
ゲート３５，３７は、ハイレベルの信号を出力してい
る。従って、インバータ３３〜インバータ３８のゲート
チェーンは、反転遅延チェーンとして働く。
【００２９】そこで、時刻ｔ１０に内部信号Ｓ１０がハ
イレベルに立ち上がると、インバータ３３入力点〜イン
バータ３４出力点の２段分の遅延時間後の時刻ｔ１１
に、信号Ｓ３４がロウレベルからハイレベルに立ち上が
る。この信号Ｓ３４のハイレベルへのレベル遷移を受け
て、時刻ｔ１１からＮＡＮＤゲート３１入力点〜インバ
ータ３６出力点の４段分の遅延時間後の時刻ｔ１２に、
信号Ｓ３６がハイレベルに立ち上がる。更に、その信号
Ｓ３６のハイレベルへのレベル遷移に応じて、時刻ｔ１
２からＮＡＮＤゲート３２入力点〜インバータ３８出力
点の５段分の遅延時間後の時刻ｔ１３に、反転遅延信号
Ｓ３８がロウレベルに立ち下がる。すると、出力段のＡ
ＮＤゲート２においては、一方の入力である反転遅延信
号Ｓ３８がロウレベルになるので、その反転遅延信号Ｓ
３８の時刻ｔ１３におけるロウレベルへの立下がりと同
時に、出力の副クロック信号ＣＬＫ２ａがハイレベルか
らロウレベルに立ち下がる。
イレベルに立ち上がると、インバータ３３入力点〜イン
バータ３４出力点の２段分の遅延時間後の時刻ｔ１１
に、信号Ｓ３４がロウレベルからハイレベルに立ち上が
る。この信号Ｓ３４のハイレベルへのレベル遷移を受け
て、時刻ｔ１１からＮＡＮＤゲート３１入力点〜インバ
ータ３６出力点の４段分の遅延時間後の時刻ｔ１２に、
信号Ｓ３６がハイレベルに立ち上がる。更に、その信号
Ｓ３６のハイレベルへのレベル遷移に応じて、時刻ｔ１
２からＮＡＮＤゲート３２入力点〜インバータ３８出力
点の５段分の遅延時間後の時刻ｔ１３に、反転遅延信号
Ｓ３８がロウレベルに立ち下がる。すると、出力段のＡ
ＮＤゲート２においては、一方の入力である反転遅延信
号Ｓ３８がロウレベルになるので、その反転遅延信号Ｓ
３８の時刻ｔ１３におけるロウレベルへの立下がりと同
時に、出力の副クロック信号ＣＬＫ２ａがハイレベルか
らロウレベルに立ち下がる。
【００３０】また、時刻ｔ１３に遅延回路部の出力反転
遅延信号Ｓ３８がロウレベルに立ち下がると、保持回路
部２０内のリセット用複合ゲートを構成する２入力ＮＡ
ＮＤゲート２１，２２は双方とも、一方の入力がロウレ
ベルになる。その結果、インバータ２６の出力信号Ｓ２
６は、時刻ｔ１３からＮＡＮＤゲート２１入力点〜イン
バータ２６出力点の４段分の時間遅れて、ロウレベルに
下がる。インバータ２８の出力信号Ｓ２８は、時刻ｔ１
３からＮＡＮＤゲート２２入力点〜インバータ２８出力
点の２段分の遅延時間後の時刻ｔ１５に、ロウレベルに
下がる。
遅延信号Ｓ３８がロウレベルに立ち下がると、保持回路
部２０内のリセット用複合ゲートを構成する２入力ＮＡ
ＮＤゲート２１，２２は双方とも、一方の入力がロウレ
ベルになる。その結果、インバータ２６の出力信号Ｓ２
６は、時刻ｔ１３からＮＡＮＤゲート２１入力点〜イン
バータ２６出力点の４段分の時間遅れて、ロウレベルに
下がる。インバータ２８の出力信号Ｓ２８は、時刻ｔ１
３からＮＡＮＤゲート２２入力点〜インバータ２８出力
点の２段分の遅延時間後の時刻ｔ１５に、ロウレベルに
下がる。
【００３１】次に、時刻ｔ１３に反転遅延信号Ｓ３８が
ハイレベルからロウレベルに立ち下がった後の或る時刻
ｔ１４に、システムクロック信号ＣＬＫ１、従って内部
信号Ｓ１０がハイレベルからロウレベルに立ち下がる。
このとき既に、遅延回路部の反転遅延信号Ｓ３８がロウ
レベルに下がっているので、遅延回路部内のリセット用
複合ゲートを構成する２入力ＯＲゲート３５，３７は双
方とも、二つの入力が共にロウレベルになり、出力がロ
ウレベルに下がる。これにより、複合ゲートの２入力Ｎ
ＡＮＤゲート３１，３２の出力はいずれも、内部信号Ｓ
１０の立下がりと同時に、ロウレベルに遷移する。その
結果、ゲートチェーン内の信号Ｓ３４は、時刻ｔ１４に
おける内部信号Ｓ１０のロウレベルへの遷移から、イン
バータ３３入力点〜インバータ３４出力点の２段分の時
間遅れて、ロウレベルに立ち下がる。信号Ｓ３６は、時
刻ｔ１５からＮＡＮＤゲート３１入力点〜インバータ３
６出力点の４段分の時間遅れで、ロウレベルに立ち下が
る。遅延回路部の出力反転遅延信号Ｓ３８は、ＮＡＮＤ
ゲート３２入力点〜インバータ３８出力点の５段分の時
間遅後の時刻ｔ１６に、ロウレベルからハイレベルに立
ち上がる。これにより、遅延回路部３０がリセットされ
る。
ハイレベルからロウレベルに立ち下がった後の或る時刻
ｔ１４に、システムクロック信号ＣＬＫ１、従って内部
信号Ｓ１０がハイレベルからロウレベルに立ち下がる。
このとき既に、遅延回路部の反転遅延信号Ｓ３８がロウ
レベルに下がっているので、遅延回路部内のリセット用
複合ゲートを構成する２入力ＯＲゲート３５，３７は双
方とも、二つの入力が共にロウレベルになり、出力がロ
ウレベルに下がる。これにより、複合ゲートの２入力Ｎ
ＡＮＤゲート３１，３２の出力はいずれも、内部信号Ｓ
１０の立下がりと同時に、ロウレベルに遷移する。その
結果、ゲートチェーン内の信号Ｓ３４は、時刻ｔ１４に
おける内部信号Ｓ１０のロウレベルへの遷移から、イン
バータ３３入力点〜インバータ３４出力点の２段分の時
間遅れて、ロウレベルに立ち下がる。信号Ｓ３６は、時
刻ｔ１５からＮＡＮＤゲート３１入力点〜インバータ３
６出力点の４段分の時間遅れで、ロウレベルに立ち下が
る。遅延回路部の出力反転遅延信号Ｓ３８は、ＮＡＮＤ
ゲート３２入力点〜インバータ３８出力点の５段分の時
間遅後の時刻ｔ１６に、ロウレベルからハイレベルに立
ち上がる。これにより、遅延回路部３０がリセットされ
る。
【００３２】以上の一連の動作の結果、時刻ｔ１０に外
部から与えられるシステムクロック信号ＣＬＫ１の立上
がりに同期して立ち上がり、時刻ｔ１６に遅延回路部か
らの反転遅延信号Ｓ３８の立下がりによって立ち下がる
クロック信号であって、ハイレベル幅が、遅延回路部３
０内のインバータ３３入力点からインバータ３８出力点
に至る１１段のゲートチェーンでの遅延時間ｔｄＤに等
しい副クロック信号ＣＬＫ２ａが生成される。
部から与えられるシステムクロック信号ＣＬＫ１の立上
がりに同期して立ち上がり、時刻ｔ１６に遅延回路部か
らの反転遅延信号Ｓ３８の立下がりによって立ち下がる
クロック信号であって、ハイレベル幅が、遅延回路部３
０内のインバータ３３入力点からインバータ３８出力点
に至る１１段のゲートチェーンでの遅延時間ｔｄＤに等
しい副クロック信号ＣＬＫ２ａが生成される。
【００３３】次に、本実施の形態に係るクロック信号生
成回路を、システムクロック信号ＣＬＫ１のハイレベル
幅が遅延回路部３０における遅延時間ｔｄＤより短いシ
ステム（Ｂシステム）に適用した場合の動作について、
説明する。図２を参照して、回路の初期状態（時刻ｔ２
０以前の状態）では、システムクロック信号ＣＬＫ１は
ロウレベルに、遅延回路部３０の出力反転遅延信号Ｓ３
８はハイレベルに、保持回路部２０内のゲートチェーン
最終段の出力信号Ｓ２８はロウレベルになっている。こ
の状態で、時刻ｔ２０にシステムクロック信号ＣＬＫ
１、従って内部信号Ｓ１０がロウレベルからハイレベル
に立ち上がると、Ａシステムにおけると同じ過程を経
て、副クロック信号ＣＬＫ２ａが、内部信号Ｓ１０の立
上がりと同時にロウレベルからハイレベルに立ち上が
る。
成回路を、システムクロック信号ＣＬＫ１のハイレベル
幅が遅延回路部３０における遅延時間ｔｄＤより短いシ
ステム（Ｂシステム）に適用した場合の動作について、
説明する。図２を参照して、回路の初期状態（時刻ｔ２
０以前の状態）では、システムクロック信号ＣＬＫ１は
ロウレベルに、遅延回路部３０の出力反転遅延信号Ｓ３
８はハイレベルに、保持回路部２０内のゲートチェーン
最終段の出力信号Ｓ２８はロウレベルになっている。こ
の状態で、時刻ｔ２０にシステムクロック信号ＣＬＫ
１、従って内部信号Ｓ１０がロウレベルからハイレベル
に立ち上がると、Ａシステムにおけると同じ過程を経
て、副クロック信号ＣＬＫ２ａが、内部信号Ｓ１０の立
上がりと同時にロウレベルからハイレベルに立ち上が
る。
【００３４】また、保持回路部２０内でも、Ａシステム
におけると同じ過程を経て、時刻ｔ２０からインバータ
２３入力点〜インバータ２４出力点の２段分の遅延時間
後の時刻ｔ２１に、ゲートチェーン内の信号Ｓ２４がロ
ウレベルからハイレベルに立ち上がる。信号Ｓ２６は、
時刻ｔ２０からＮＡＮＤゲート２１入力点〜インバータ
２６出力点の４段分の時間遅れて、ハイレベルに立ち上
がる。ゲートチェーン最終段の出力信号Ｓ２８は、時刻
ｔ２０からＮＡＮＤゲート２２入力点〜インバータ２８
出力点の２段分の時間後の時刻ｔ２１に、ハイレベルに
立ち上がる。
におけると同じ過程を経て、時刻ｔ２０からインバータ
２３入力点〜インバータ２４出力点の２段分の遅延時間
後の時刻ｔ２１に、ゲートチェーン内の信号Ｓ２４がロ
ウレベルからハイレベルに立ち上がる。信号Ｓ２６は、
時刻ｔ２０からＮＡＮＤゲート２１入力点〜インバータ
２６出力点の４段分の時間遅れて、ハイレベルに立ち上
がる。ゲートチェーン最終段の出力信号Ｓ２８は、時刻
ｔ２０からＮＡＮＤゲート２２入力点〜インバータ２８
出力点の２段分の時間後の時刻ｔ２１に、ハイレベルに
立ち上がる。
【００３５】一方、遅延回路部３０では、Ａシステムに
おけると同様にして、時刻ｔ２０からインバータ３３入
力点〜インバータ３４出力点の２段分の遅延時間後の時
刻ｔ２１に、ゲートチェーン内の信号Ｓ３４がロウレベ
ルからハイレベルに立ち上がる。続いて、時刻ｔ２１か
らＮＡＮＤゲート３５入力点〜インバータ３６出力点の
４段分の遅延時間後の時刻ｔ２３に、信号Ｓ３６がロウ
レベルからハイレベルに立ち上がる。更に、時刻ｔ２３
からＮＡＮＤゲート３２入力点〜インバータ３８出力点
の５段分の遅延時間後の時刻ｔ２５に、ゲートチェーン
最終段の出力信号である反転遅延信号Ｓ３８が、ハイレ
ベルからロウレベルに立ち下がる。そして、後述するよ
うに、時刻ｔ２５に反転遅延信号Ｓ３８がロウレベルに
変化するときは既に、内部信号Ｓ１０がロウレベルに下
がっているので、リセット用複合ゲートの２入力ＯＲゲ
ート３７は二つの入力が共にロウレベルになり、出力が
ロウレベルになる。その結果、反転遅延信号Ｓ３８は、
時刻ｔ２５からＮＡＮＤゲート３２入力点〜インバータ
３８出力点の５段分の時間後の時刻ｔ２７に、再びハイ
レベルに復帰する。このとき、保持回路部２０内では、
ゲートチェーン最終段の出力信号Ｓ２８が、時刻ｔ２５
における反転遅延信号Ｓ３８のロウレベルへの立下がり
に応じて、ＮＡＮＤゲート２２入力点〜インバータ２８
出力点の２段分の時間後の時刻ｔ２６に、ハイレベルか
らロウレベルに立ち下がっている。
おけると同様にして、時刻ｔ２０からインバータ３３入
力点〜インバータ３４出力点の２段分の遅延時間後の時
刻ｔ２１に、ゲートチェーン内の信号Ｓ３４がロウレベ
ルからハイレベルに立ち上がる。続いて、時刻ｔ２１か
らＮＡＮＤゲート３５入力点〜インバータ３６出力点の
４段分の遅延時間後の時刻ｔ２３に、信号Ｓ３６がロウ
レベルからハイレベルに立ち上がる。更に、時刻ｔ２３
からＮＡＮＤゲート３２入力点〜インバータ３８出力点
の５段分の遅延時間後の時刻ｔ２５に、ゲートチェーン
最終段の出力信号である反転遅延信号Ｓ３８が、ハイレ
ベルからロウレベルに立ち下がる。そして、後述するよ
うに、時刻ｔ２５に反転遅延信号Ｓ３８がロウレベルに
変化するときは既に、内部信号Ｓ１０がロウレベルに下
がっているので、リセット用複合ゲートの２入力ＯＲゲ
ート３７は二つの入力が共にロウレベルになり、出力が
ロウレベルになる。その結果、反転遅延信号Ｓ３８は、
時刻ｔ２５からＮＡＮＤゲート３２入力点〜インバータ
３８出力点の５段分の時間後の時刻ｔ２７に、再びハイ
レベルに復帰する。このとき、保持回路部２０内では、
ゲートチェーン最終段の出力信号Ｓ２８が、時刻ｔ２５
における反転遅延信号Ｓ３８のロウレベルへの立下がり
に応じて、ＮＡＮＤゲート２２入力点〜インバータ２８
出力点の２段分の時間後の時刻ｔ２６に、ハイレベルか
らロウレベルに立ち下がっている。
【００３６】ここで、保持回路部におけるゲートチェー
ン最終段の出力信号Ｓ２８のハイレベルからロウレベル
への立下がりは、時刻ｔ２５から２段分の時間遅れた時
刻ｔ２６に行われるのに対し、遅延回路部での反転遅延
信号Ｓ３８のロウレベルからハイレベルへの再立上がり
は、時刻ｔ２５から５段分の時間遅れた時刻ｔ２７に行
われる。従って、遅延回路部の反転遅延信号Ｓ３８が次
のサイクルに備えてハイレベルに復帰する時刻ｔ２７に
は、保持回路部のゲートチェーン最終段の出力信号Ｓ２
８は、その前の時刻ｔ２６に既にロウレベルにリセット
されており、ＯＲゲート２９の出力はロウレベルになっ
ていることになる。従って、時刻ｔ２７に反転遅延信号
Ｓ３８がハイレベルにリセットされても、出力の副クロ
ック信号ＣＬＫ２ａはロウレベルのままで、ハイレベル
に立ち上がってしまうという誤動作は起こらない。
ン最終段の出力信号Ｓ２８のハイレベルからロウレベル
への立下がりは、時刻ｔ２５から２段分の時間遅れた時
刻ｔ２６に行われるのに対し、遅延回路部での反転遅延
信号Ｓ３８のロウレベルからハイレベルへの再立上がり
は、時刻ｔ２５から５段分の時間遅れた時刻ｔ２７に行
われる。従って、遅延回路部の反転遅延信号Ｓ３８が次
のサイクルに備えてハイレベルに復帰する時刻ｔ２７に
は、保持回路部のゲートチェーン最終段の出力信号Ｓ２
８は、その前の時刻ｔ２６に既にロウレベルにリセット
されており、ＯＲゲート２９の出力はロウレベルになっ
ていることになる。従って、時刻ｔ２７に反転遅延信号
Ｓ３８がハイレベルにリセットされても、出力の副クロ
ック信号ＣＬＫ２ａはロウレベルのままで、ハイレベル
に立ち上がってしまうという誤動作は起こらない。
【００３７】次に、時刻ｔ２５に反転遅延信号Ｓ３８が
ロウレベルに変化する以前、すなわち前の段階でロウレ
ベルからハイレベルに変化した内部信号Ｓ１０の変化
が、遅延回路部初段のインバータ３３の入力点からゲー
トチェーン最終段のインバータ３８の出力点に達する前
の或る時刻ｔ２２に、システムクロック信号ＣＬＫ１、
従って内部信号Ｓ１０がハイレベルからロウレベルに立
ち下がる。但し、後に説明するように、時刻ｔ２０〜時
刻ｔ２２迄の時間つまりシステムクロック信号ＣＬＫ１
のハイレベル幅は、ゲートチェーンのＮＡＮＤゲート２
１入力点〜インバータ２６出力点の４段分以上の時間で
あることが必要である。この条件の下で、時刻ｔ２２に
内部信号Ｓ１０がロウレベルに変化する。このとき、遅
延回路部の出力反転遅延信号Ｓ３８はハイレベルであ
る。従って、保持回路部２０内のゲートチェーンは、内
部信号Ｓ１０がロウレベルに下がることによって、遅延
チェーンとして働く。その結果、ゲートチェーン内の信
号Ｓ２４は、時刻ｔ２２における内部信号Ｓ１０のロウ
レベルへの変化からインバータ２３入力点〜インバータ
２４出力点の２段分の時間後の時刻ｔ２４に、ハイレベ
ルからロウレベルに下がる。続いて、時刻ｔ２４からＮ
ＡＮＤゲート２１入力点〜インバータ２６出力点の４段
分の時間後に、信号Ｓ２６がハイレベルからロウレベル
に変化する。ゲートチェーン最終段の出力信号Ｓ２８
は、その後さらにＮＡＮＤゲート２２入力点〜インバー
タ２８出力点の２段分の時間ハイレベルを保ち得るので
あるが、その前に反転遅延信号Ｓ３８がハイレベルから
ロウレベルへ立ち下がるので、その立下がりに応じて、
時刻ｔ２５からＮＡＮＤゲート２２入力点〜インバータ
２８迄の２段分の時間後の時刻ｔ２６に、ロウレベルに
下がる。いずれにせよ、保持回路部２０のゲートチェー
ン最終段の出力信号Ｓ２８は、遅延回路部の反転遅延信
号Ｓ３８がハイレベルの間はずっと、ハイレベルを保
つ。従って、保持回路部２０の最終段のＯＲゲート２９
は、一方の入力である内部信号Ｓ１０は既にロウレベル
に下がっているものの、もう一方の入力であるゲートチ
ェーンの出力信号Ｓ２８が未だハイレベルを保ったまま
であるので、反転遅延信号Ｓ３８がハイレベルの間、ハ
イレベルの信号を出力し続ける。その結果、ＡＮＤゲー
ト２では、一方の入力である反転遅延信号Ｓ３８がハイ
レベルである間ずっと、他方の入力であるＯＲゲート２
９の出力もハイレベルであることになり、結局、ＡＮＤ
ゲートの出力である副クロック信号ＣＬＫ２ａは、立下
がりが遅延回路部の反転遅延信号Ｓ３８の立下がりによ
って決まる信号となる。
ロウレベルに変化する以前、すなわち前の段階でロウレ
ベルからハイレベルに変化した内部信号Ｓ１０の変化
が、遅延回路部初段のインバータ３３の入力点からゲー
トチェーン最終段のインバータ３８の出力点に達する前
の或る時刻ｔ２２に、システムクロック信号ＣＬＫ１、
従って内部信号Ｓ１０がハイレベルからロウレベルに立
ち下がる。但し、後に説明するように、時刻ｔ２０〜時
刻ｔ２２迄の時間つまりシステムクロック信号ＣＬＫ１
のハイレベル幅は、ゲートチェーンのＮＡＮＤゲート２
１入力点〜インバータ２６出力点の４段分以上の時間で
あることが必要である。この条件の下で、時刻ｔ２２に
内部信号Ｓ１０がロウレベルに変化する。このとき、遅
延回路部の出力反転遅延信号Ｓ３８はハイレベルであ
る。従って、保持回路部２０内のゲートチェーンは、内
部信号Ｓ１０がロウレベルに下がることによって、遅延
チェーンとして働く。その結果、ゲートチェーン内の信
号Ｓ２４は、時刻ｔ２２における内部信号Ｓ１０のロウ
レベルへの変化からインバータ２３入力点〜インバータ
２４出力点の２段分の時間後の時刻ｔ２４に、ハイレベ
ルからロウレベルに下がる。続いて、時刻ｔ２４からＮ
ＡＮＤゲート２１入力点〜インバータ２６出力点の４段
分の時間後に、信号Ｓ２６がハイレベルからロウレベル
に変化する。ゲートチェーン最終段の出力信号Ｓ２８
は、その後さらにＮＡＮＤゲート２２入力点〜インバー
タ２８出力点の２段分の時間ハイレベルを保ち得るので
あるが、その前に反転遅延信号Ｓ３８がハイレベルから
ロウレベルへ立ち下がるので、その立下がりに応じて、
時刻ｔ２５からＮＡＮＤゲート２２入力点〜インバータ
２８迄の２段分の時間後の時刻ｔ２６に、ロウレベルに
下がる。いずれにせよ、保持回路部２０のゲートチェー
ン最終段の出力信号Ｓ２８は、遅延回路部の反転遅延信
号Ｓ３８がハイレベルの間はずっと、ハイレベルを保
つ。従って、保持回路部２０の最終段のＯＲゲート２９
は、一方の入力である内部信号Ｓ１０は既にロウレベル
に下がっているものの、もう一方の入力であるゲートチ
ェーンの出力信号Ｓ２８が未だハイレベルを保ったまま
であるので、反転遅延信号Ｓ３８がハイレベルの間、ハ
イレベルの信号を出力し続ける。その結果、ＡＮＤゲー
ト２では、一方の入力である反転遅延信号Ｓ３８がハイ
レベルである間ずっと、他方の入力であるＯＲゲート２
９の出力もハイレベルであることになり、結局、ＡＮＤ
ゲートの出力である副クロック信号ＣＬＫ２ａは、立下
がりが遅延回路部の反転遅延信号Ｓ３８の立下がりによ
って決まる信号となる。
【００３８】以上の一連の動作の結果、外部から与えら
れるシステムクロック信号ＣＬＫ１のハイレベル幅が遅
延回路部３０での遅延時間ｔｄＤより短い場合でも、上
記システムクロック信号ＣＬＫ１の立上がりに同期して
立ち上がり、ハイレベル幅が遅延回路部３０での遅延時
間ｔｄＤに等しい、所定の副クロック信号ＣＬＫ２ａが
生成される。
れるシステムクロック信号ＣＬＫ１のハイレベル幅が遅
延回路部３０での遅延時間ｔｄＤより短い場合でも、上
記システムクロック信号ＣＬＫ１の立上がりに同期して
立ち上がり、ハイレベル幅が遅延回路部３０での遅延時
間ｔｄＤに等しい、所定の副クロック信号ＣＬＫ２ａが
生成される。
【００３９】上述のＢシステムにおける動作の場合は、
時刻ｔ２０にシステムクロック信号ＣＬＫ１がハイレベ
ルに立ち上がると、その立上がりからＮＡＮＤゲート２
１入力点〜インバータ２６出力点の４段分の時間遅れ
て、ゲートチェーン内の信号Ｓ２６がハイレベルに立ち
上がって、複合ゲートのＯＲゲート２７の一方の入力が
ハイレベルになる。従って、その後システムクロック信
号ＣＬＫ１がロウレベルに下がっても、ゲートチェーン
最終段の信号Ｓ２８はハイレベルを保ち続ける。結局、
ゲートチェーン最終段の信号Ｓ２８のハイレベルは、時
刻ｔ２２にシステムクロック信号ＣＬＫ１がロウレベル
に下がってゲートチェーンが遅延チェーンとして働くよ
うになった後、インバータ２３入力点〜インバータ２４
出力点の２段分＋ＮＡＮＤゲート２１入力点〜インバー
タ２６出力点の４段分＋ＮＡＮＤゲート２２入力点〜イ
ンバータ２８出力点の２段分の計８段分の時間、つま
り、時刻ｔ２０から見れば、システムクロック信号ＣＬ
Ｋ１の最低４段分のハイレベル幅を加えた１２段分の時
間、ハイレベルを保ち得る。但し、実際には、時刻ｔ２
０から１１段分の遅延時間ｔｄＤ後の時刻ｔ２５に遅延
回路部の反転遅延信号Ｓ３８がハイレベルからロウレベ
ルに立ち下がるのに応じて、時刻ｔ２５からＮＡＮＤゲ
ート２２入力点〜インバータ２８出力点の２段分の遅延
時間後の時刻ｔ２６に、ロウレベルに下がる。これは、
前述したように、遅延回路部からの反転遅延信号Ｓ３８
が次のサイクルに備えて再度ハイレベルに立ち上がる時
刻ｔ２７の前に、予め、ＡＮＤゲート２の一方の入力で
ある保持回路部のゲートチェーン最終段の出力信号Ｓ２
８をロウレベルに引き下げておくためである。
時刻ｔ２０にシステムクロック信号ＣＬＫ１がハイレベ
ルに立ち上がると、その立上がりからＮＡＮＤゲート２
１入力点〜インバータ２６出力点の４段分の時間遅れ
て、ゲートチェーン内の信号Ｓ２６がハイレベルに立ち
上がって、複合ゲートのＯＲゲート２７の一方の入力が
ハイレベルになる。従って、その後システムクロック信
号ＣＬＫ１がロウレベルに下がっても、ゲートチェーン
最終段の信号Ｓ２８はハイレベルを保ち続ける。結局、
ゲートチェーン最終段の信号Ｓ２８のハイレベルは、時
刻ｔ２２にシステムクロック信号ＣＬＫ１がロウレベル
に下がってゲートチェーンが遅延チェーンとして働くよ
うになった後、インバータ２３入力点〜インバータ２４
出力点の２段分＋ＮＡＮＤゲート２１入力点〜インバー
タ２６出力点の４段分＋ＮＡＮＤゲート２２入力点〜イ
ンバータ２８出力点の２段分の計８段分の時間、つま
り、時刻ｔ２０から見れば、システムクロック信号ＣＬ
Ｋ１の最低４段分のハイレベル幅を加えた１２段分の時
間、ハイレベルを保ち得る。但し、実際には、時刻ｔ２
０から１１段分の遅延時間ｔｄＤ後の時刻ｔ２５に遅延
回路部の反転遅延信号Ｓ３８がハイレベルからロウレベ
ルに立ち下がるのに応じて、時刻ｔ２５からＮＡＮＤゲ
ート２２入力点〜インバータ２８出力点の２段分の遅延
時間後の時刻ｔ２６に、ロウレベルに下がる。これは、
前述したように、遅延回路部からの反転遅延信号Ｓ３８
が次のサイクルに備えて再度ハイレベルに立ち上がる時
刻ｔ２７の前に、予め、ＡＮＤゲート２の一方の入力で
ある保持回路部のゲートチェーン最終段の出力信号Ｓ２
８をロウレベルに引き下げておくためである。
【００４０】このように、本実施の形態に係るクロック
信号生成回路においては、保持回路部２０内に設けたゲ
ートチェーンにより、一旦ハイレベルに立ち上がったゲ
ートチェーン最終段の出力信号Ｓ２８のハイレベル幅
を、遅延回路部３０の反転遅延時間ｔｄＤ以上に引き延
ばしている。システムクロックＣＬＫ１のハイレベル幅
は最低４段分の時間であればよく、信号Ｓ２８のハイレ
ベルは反転遅延信号Ｓ３８がロウレベルに立ち下がって
から２段分の時間後まで、ハイレベルを保つ。
信号生成回路においては、保持回路部２０内に設けたゲ
ートチェーンにより、一旦ハイレベルに立ち上がったゲ
ートチェーン最終段の出力信号Ｓ２８のハイレベル幅
を、遅延回路部３０の反転遅延時間ｔｄＤ以上に引き延
ばしている。システムクロックＣＬＫ１のハイレベル幅
は最低４段分の時間であればよく、信号Ｓ２８のハイレ
ベルは反転遅延信号Ｓ３８がロウレベルに立ち下がって
から２段分の時間後まで、ハイレベルを保つ。
【００４１】また、遅延回路部のゲートチェーン内に設
けたＮＡＮＤゲート３２により、時刻ｔ２５に一旦ハイ
レベルからロウレベルに立ち下がった反転遅延信号Ｓ３
８を、ＮＡＮＤゲート３２入力点〜インバータ３８出力
点の５段分の遅延時間で、再度ハイレベルに引き上げて
いる（時刻ｔ２７）。これにより、本来１１段分の時間
を要する反転遅延信号Ｓ３８のリセットを５段分の時間
に速めている。
けたＮＡＮＤゲート３２により、時刻ｔ２５に一旦ハイ
レベルからロウレベルに立ち下がった反転遅延信号Ｓ３
８を、ＮＡＮＤゲート３２入力点〜インバータ３８出力
点の５段分の遅延時間で、再度ハイレベルに引き上げて
いる（時刻ｔ２７）。これにより、本来１１段分の時間
を要する反転遅延信号Ｓ３８のリセットを５段分の時間
に速めている。
【００４２】更に、保持回路部のゲートチェーン内に設
けたＮＡＮＤゲート２２により、反転遅延信号Ｓ３８が
ハイレベルからロウレベルに下がったとき（時刻ｔ２
５）、その遅延反転信号Ｓ３８が次のサイクルに備えて
再度ハイレベルに立ち上がる（時刻ｔ２７）前に、予め
保持回路部のゲートチェーン最終段の出力信号Ｓ２８を
ロウレベルに引き下げて、誤動作を防いでいる。
けたＮＡＮＤゲート２２により、反転遅延信号Ｓ３８が
ハイレベルからロウレベルに下がったとき（時刻ｔ２
５）、その遅延反転信号Ｓ３８が次のサイクルに備えて
再度ハイレベルに立ち上がる（時刻ｔ２７）前に、予め
保持回路部のゲートチェーン最終段の出力信号Ｓ２８を
ロウレベルに引き下げて、誤動作を防いでいる。
【００４３】次に、本実施の形態に係るクロック信号生
成回路を、システムクロック信号ＣＬＫ１のロウレベル
幅が遅延回路部３０における遅延時間ｔｄＤより短いシ
ステム（Ｃシステム）に適用した場合の動作について、
説明する。図２を参照して、回路の初期状態（時刻ｔ３
０以前の状態）では、システムクロック信号ＣＬＫ１は
ロウレベルに、遅延回路部３０の出力反転遅延信号Ｓ３
８はハイレベルに、保持回路部２０内のゲートチェーン
最終段の出力信号Ｓ２８はロウレベルになっている。こ
の状態で、時刻ｔ３０にシステムクロック信号ＣＬＫ
１、従って内部信号Ｓ１０がロウレベルからハイレベル
に立ち上がると、Ａシステムにおけると同じ過程を経
て、副クロック信号ＣＬＫ２ｂが、内部信号Ｓ１０の立
上がりと同時にロウレベルからハイレベルに立ち上が
る。次いで、Ａシステムにおけると同様に、遅延回路部
での１１段分の遅延時間後のｔ３１に、反転遅延信号Ｓ
３８がハイレベルからロウレベルに立ち下がるのに応じ
て、副クロック信号ＣＬＫ２ａもロウレベルに下がっ
て、所定の立ち上がりタイミング、所定のハイレベル幅
の副クロック信号ＣＬＫ２ａが出力される。又、反転遅
延信号Ｓ３８がロウレベルへ遷移することによって、保
持回路部内のＮＡＮＤゲート２１，２２がいずれもロウ
レベルを出力するので、ゲートチェーン内の信号Ｓ２６
は、時刻ｔ３１からＮＡＮＤゲート２１入力点〜インバ
ータ２６出力点の４段分の時間遅れて、ロウレベルに立
下がる。信号Ｓ２８は、ＮＡＮＤゲート２２入力点〜イ
ンバータ２８出力点の２段分の時間遅れて、ロウレベル
に立ち下がる。
成回路を、システムクロック信号ＣＬＫ１のロウレベル
幅が遅延回路部３０における遅延時間ｔｄＤより短いシ
ステム（Ｃシステム）に適用した場合の動作について、
説明する。図２を参照して、回路の初期状態（時刻ｔ３
０以前の状態）では、システムクロック信号ＣＬＫ１は
ロウレベルに、遅延回路部３０の出力反転遅延信号Ｓ３
８はハイレベルに、保持回路部２０内のゲートチェーン
最終段の出力信号Ｓ２８はロウレベルになっている。こ
の状態で、時刻ｔ３０にシステムクロック信号ＣＬＫ
１、従って内部信号Ｓ１０がロウレベルからハイレベル
に立ち上がると、Ａシステムにおけると同じ過程を経
て、副クロック信号ＣＬＫ２ｂが、内部信号Ｓ１０の立
上がりと同時にロウレベルからハイレベルに立ち上が
る。次いで、Ａシステムにおけると同様に、遅延回路部
での１１段分の遅延時間後のｔ３１に、反転遅延信号Ｓ
３８がハイレベルからロウレベルに立ち下がるのに応じ
て、副クロック信号ＣＬＫ２ａもロウレベルに下がっ
て、所定の立ち上がりタイミング、所定のハイレベル幅
の副クロック信号ＣＬＫ２ａが出力される。又、反転遅
延信号Ｓ３８がロウレベルへ遷移することによって、保
持回路部内のＮＡＮＤゲート２１，２２がいずれもロウ
レベルを出力するので、ゲートチェーン内の信号Ｓ２６
は、時刻ｔ３１からＮＡＮＤゲート２１入力点〜インバ
ータ２６出力点の４段分の時間遅れて、ロウレベルに立
下がる。信号Ｓ２８は、ＮＡＮＤゲート２２入力点〜イ
ンバータ２８出力点の２段分の時間遅れて、ロウレベル
に立ち下がる。
【００４４】一方、内部信号Ｓ１０は時刻ｔ３１以降も
ハイレベルのままであるので、遅延回路部のゲートチェ
ーン内の信号Ｓ３４及び信号Ｓ３６はハイレベルを保
ち、反転遅延信号Ｓ３８はロウレベルを保ち続ける。保
持回路部内の信号Ｓ２４も、ハイレベルを保つ。
ハイレベルのままであるので、遅延回路部のゲートチェ
ーン内の信号Ｓ３４及び信号Ｓ３６はハイレベルを保
ち、反転遅延信号Ｓ３８はロウレベルを保ち続ける。保
持回路部内の信号Ｓ２４も、ハイレベルを保つ。
【００４５】この状態で、次に、或る時刻ｔ３２に、シ
ステムクロック信号ＣＬＫ１、従って内部信号Ｓ１０が
ハイレベルからロウレベルに立ち下がる。すると、保持
回路内の信号Ｓ２４は、インバータ２３入力点〜インバ
ータ２４出力点の２段分の時間遅れで時刻ｔ３２に、ま
た、遅延回路部内の信号Ｓ３４は、インバータ３３入力
点〜インバータ３４出力点の２段の時間遅れで、時刻ｔ
３２にロウレベルに立ち下がる。一方、遅延回路部内の
各複合ゲートでは、各ＯＲゲート３５，３７のいずれに
おいても、二つの入力が共にロウレベルになる。従っ
て、ゲートチェーン内の信号Ｓ３６は、ＮＡＮＤゲート
３１入力点〜インバータ３６出力点の４段分の時間遅れ
た時刻ｔ３４に、ロウレベルに下がる。また、反転遅延
信号Ｓ３８は、ＮＡＮＤゲート３２入力点〜インバータ
３８出力点の５段分の時間遅れた時刻ｔ３５に、ハイレ
ベルに反転する。これで、保持回路部２０及び遅延回路
部とも、時刻ｔ３５までの間に初期状態に戻る。
ステムクロック信号ＣＬＫ１、従って内部信号Ｓ１０が
ハイレベルからロウレベルに立ち下がる。すると、保持
回路内の信号Ｓ２４は、インバータ２３入力点〜インバ
ータ２４出力点の２段分の時間遅れで時刻ｔ３２に、ま
た、遅延回路部内の信号Ｓ３４は、インバータ３３入力
点〜インバータ３４出力点の２段の時間遅れで、時刻ｔ
３２にロウレベルに立ち下がる。一方、遅延回路部内の
各複合ゲートでは、各ＯＲゲート３５，３７のいずれに
おいても、二つの入力が共にロウレベルになる。従っ
て、ゲートチェーン内の信号Ｓ３６は、ＮＡＮＤゲート
３１入力点〜インバータ３６出力点の４段分の時間遅れ
た時刻ｔ３４に、ロウレベルに下がる。また、反転遅延
信号Ｓ３８は、ＮＡＮＤゲート３２入力点〜インバータ
３８出力点の５段分の時間遅れた時刻ｔ３５に、ハイレ
ベルに反転する。これで、保持回路部２０及び遅延回路
部とも、時刻ｔ３５までの間に初期状態に戻る。
【００４６】その後、或る時刻ｔ３６にシステムクロッ
ク信号ＣＬＫ１、従って内部号Ｓ１０がロウレベルから
ハイレベルに立ち上がる。すると、副クロック信号ＣＬ
Ｋ２ａが、時刻ｔ３０におけるシステムクロック信号の
立上がり時と同じ動作で、システムクロック信号の立上
がりに同期してハイレベルに立ち上がる。更に、遅延回
路部での１１段分の遅延時間後の時刻ｔ３７に、ハイレ
ベルからロウレベルに立ち下がる。これにより、システ
ムクロック信号ＣＬＫ１の立上がりに同期して立上が
り、ハイレベル幅が１１段分の時間の所定の副クロック
信号ＣＬＫ２ａが出力される。
ク信号ＣＬＫ１、従って内部号Ｓ１０がロウレベルから
ハイレベルに立ち上がる。すると、副クロック信号ＣＬ
Ｋ２ａが、時刻ｔ３０におけるシステムクロック信号の
立上がり時と同じ動作で、システムクロック信号の立上
がりに同期してハイレベルに立ち上がる。更に、遅延回
路部での１１段分の遅延時間後の時刻ｔ３７に、ハイレ
ベルからロウレベルに立ち下がる。これにより、システ
ムクロック信号ＣＬＫ１の立上がりに同期して立上が
り、ハイレベル幅が１１段分の時間の所定の副クロック
信号ＣＬＫ２ａが出力される。
【００４７】このように、本実施の形態においては、時
刻ｔ３２におけるシステムクロック信号のロウレベルへ
の立下がりから、時刻ｔ３６のハイレベルへの立上がり
の間に、遅延回路部内の信号Ｓ３６をロウレベルに、反
転遅延信号Ｓ３８をハイレベルに、保持回路部内の信号
Ｓ２４をロウレベルに遷移させて、遅延回路部３０及び
保持回路部２０をリセットしている。リセットに要する
時間は、時刻ｔ３２から時刻ｔ３５までの５段分の時
間、すなわち、内部信号Ｓ１０がロウレベルに変化して
から、複合ゲートのＮＡＮＤゲート３２入力点〜インバ
ータ３８出力点の５段分をへて、ゲートチェーンの出力
反転遅延信号Ｓ３８がハイレベルに変化する迄の時間で
ある。
刻ｔ３２におけるシステムクロック信号のロウレベルへ
の立下がりから、時刻ｔ３６のハイレベルへの立上がり
の間に、遅延回路部内の信号Ｓ３６をロウレベルに、反
転遅延信号Ｓ３８をハイレベルに、保持回路部内の信号
Ｓ２４をロウレベルに遷移させて、遅延回路部３０及び
保持回路部２０をリセットしている。リセットに要する
時間は、時刻ｔ３２から時刻ｔ３５までの５段分の時
間、すなわち、内部信号Ｓ１０がロウレベルに変化して
から、複合ゲートのＮＡＮＤゲート３２入力点〜インバ
ータ３８出力点の５段分をへて、ゲートチェーンの出力
反転遅延信号Ｓ３８がハイレベルに変化する迄の時間で
ある。
【００４８】本実施の形態に係るクロック信号生成回路
では、遅延回路部のゲートチェーン内に設けたリセット
用複合ゲートで内部信号Ｓ１０と反転遅延信号Ｓ３８と
のＡＮＤ論理を演算することにより、本来１１段分の時
間を要する遅延回路部のリセットを、ＮＡＮＤゲート３
２入力点〜インバータ３８出力点の５段分の遅延時間に
短縮している。これにより、システムクロック信号ＣＬ
Ｋ１のロウレベル幅が短い場合にも、システムクロック
信号の立上がりに同期して立ち上がり、遅延回路部での
遅延時間ｔｄＤと同じハイレベル幅を持つ所定の副クロ
ック信号ＣＬＫ２ａを生成することができる。
では、遅延回路部のゲートチェーン内に設けたリセット
用複合ゲートで内部信号Ｓ１０と反転遅延信号Ｓ３８と
のＡＮＤ論理を演算することにより、本来１１段分の時
間を要する遅延回路部のリセットを、ＮＡＮＤゲート３
２入力点〜インバータ３８出力点の５段分の遅延時間に
短縮している。これにより、システムクロック信号ＣＬ
Ｋ１のロウレベル幅が短い場合にも、システムクロック
信号の立上がりに同期して立ち上がり、遅延回路部での
遅延時間ｔｄＤと同じハイレベル幅を持つ所定の副クロ
ック信号ＣＬＫ２ａを生成することができる。
【００４９】尚、これまでは、保持回路部２０と遅延回
路部３８の両方を備える例について述べたが、本発明は
これに限られるものではない。以下に述べるいくつかの
例のように、保持回路部２０又は遅延回路部３８のいず
れか一方を設けるだけでも、従来のクロック信号生成回
路より、各種システムに対する適応性を向上させること
ができる。
路部３８の両方を備える例について述べたが、本発明は
これに限られるものではない。以下に述べるいくつかの
例のように、保持回路部２０又は遅延回路部３８のいず
れか一方を設けるだけでも、従来のクロック信号生成回
路より、各種システムに対する適応性を向上させること
ができる。
【００５０】図３に、保持回路部２１だけを備えるクロ
ック信号生成回路の回路図を示す。この回路の場合は、
システムクロック信号ＣＬＫ１のハイレベル幅が、ＡＮ
Ｄゲート２５出力点〜インバータ２６出力点迄の４段分
の時間以上であれば、ゲートチェーン最終段の出力信号
Ｓ２８のハイレベルを、システムクロック信号のハイレ
ベル幅Ｗ＋ゲートチェーンの遅延時間８段分まで延ば
し、遅延回路５０での１１段分の遅延時間以上にでき
る。従って、生成される副クロック信号ＣＬＫ２ａの立
下がりタイミングは、遅延回路５０の出力反転遅延信号
Ｓ５０のハイレベルからロウレベルへの立下がりタイミ
ングに一致し、所定のパルス幅となる。更に、システム
クロック信号がロウレベルに下がるとき、保持回路部２
１の信号Ｓ２８は、システムクロック信号の立下がりか
ら８段の遅延時間でハイレベルからロウレベルに立ち下
がるのに対し、遅延回路の出力反転遅延信号Ｓ５０は、
１１段分の遅延時間でロウレベルからハイレベルに立ち
上がる。つまり、保持回路部２１は、遅延回路５０がリ
セットされるのに先立ってリセットされているので、遅
延回路のリセットによって副クロック信号が再度ハイレ
ベルに立ち上がってしまうという誤動作は生じない。上
述の図３に示す例では、保持回路部２１にはこれを反転
遅延信号Ｓ５０によって強制的にリセットする手段を設
けなかったが、図４に示す例のように、保持回路部２０
にリセット用ＮＡＮＤゲート２１，２２を設け、反転遅
延信号Ｓ５０で強制的にリセットできるようにすれば、
より確実に誤動作を防止できる。図３又は図４に示すク
ロック信号生成回路によれば、Ａシステムに加えて、シ
ステムクロック信号ＣＬＫ１のハイレベル幅が狭いＢシ
ステムにも対応できるので、Ａシステムにしか対応でき
ない従来のクロック信号生成回路に比べ、各種システム
への適応性が高まる。
ック信号生成回路の回路図を示す。この回路の場合は、
システムクロック信号ＣＬＫ１のハイレベル幅が、ＡＮ
Ｄゲート２５出力点〜インバータ２６出力点迄の４段分
の時間以上であれば、ゲートチェーン最終段の出力信号
Ｓ２８のハイレベルを、システムクロック信号のハイレ
ベル幅Ｗ＋ゲートチェーンの遅延時間８段分まで延ば
し、遅延回路５０での１１段分の遅延時間以上にでき
る。従って、生成される副クロック信号ＣＬＫ２ａの立
下がりタイミングは、遅延回路５０の出力反転遅延信号
Ｓ５０のハイレベルからロウレベルへの立下がりタイミ
ングに一致し、所定のパルス幅となる。更に、システム
クロック信号がロウレベルに下がるとき、保持回路部２
１の信号Ｓ２８は、システムクロック信号の立下がりか
ら８段の遅延時間でハイレベルからロウレベルに立ち下
がるのに対し、遅延回路の出力反転遅延信号Ｓ５０は、
１１段分の遅延時間でロウレベルからハイレベルに立ち
上がる。つまり、保持回路部２１は、遅延回路５０がリ
セットされるのに先立ってリセットされているので、遅
延回路のリセットによって副クロック信号が再度ハイレ
ベルに立ち上がってしまうという誤動作は生じない。上
述の図３に示す例では、保持回路部２１にはこれを反転
遅延信号Ｓ５０によって強制的にリセットする手段を設
けなかったが、図４に示す例のように、保持回路部２０
にリセット用ＮＡＮＤゲート２１，２２を設け、反転遅
延信号Ｓ５０で強制的にリセットできるようにすれば、
より確実に誤動作を防止できる。図３又は図４に示すク
ロック信号生成回路によれば、Ａシステムに加えて、シ
ステムクロック信号ＣＬＫ１のハイレベル幅が狭いＢシ
ステムにも対応できるので、Ａシステムにしか対応でき
ない従来のクロック信号生成回路に比べ、各種システム
への適応性が高まる。
【００５１】一方、図５に、従来のクロック信号生成回
路に対し、遅延回路だけを図１に示す遅延回路部３０に
替えた例の回路図をしめす。この例によれば、既に述べ
たように、本来１１段分の時間を要する遅延回路部のリ
セットを５段分の時間に短縮できるので、Ａシステムに
加えて、システムクロック信号ＣＬＫ１のロウレベル幅
が狭いＣシステムにも対応できる。従って、Ａシステム
にしか対応できない従来のクロック信号生成回路に比
べ、各種システムへの適応性が高まる。
路に対し、遅延回路だけを図１に示す遅延回路部３０に
替えた例の回路図をしめす。この例によれば、既に述べ
たように、本来１１段分の時間を要する遅延回路部のリ
セットを５段分の時間に短縮できるので、Ａシステムに
加えて、システムクロック信号ＣＬＫ１のロウレベル幅
が狭いＣシステムにも対応できる。従って、Ａシステム
にしか対応できない従来のクロック信号生成回路に比
べ、各種システムへの適応性が高まる。
【００５２】次に、本発明の第２の実施の形態に係るク
ロック信号生成回路について説明する。図６は、第２の
実施の形態に係るクロック信号生成回路の回路図であ
る。図７は、動作時のタイミング図である。図６を参照
して、本クロック信号生成回路は、保持回路部２０に替
えてラッチ回路４０を備えている点が、図１に示す第１
の実施の形態に係るクロック信号生成回路と異なってい
る。ラッチ回路４０は、出力段のＡＮＤゲート２の出
力、つまり生成した副クロック信号ＣＬＫ２ｂを、イン
バータ３、インバータ４の２段の縦列接続を介して、Ｏ
Ｒゲート２９の一方の入力点に帰還させる構成である。
ロック信号生成回路について説明する。図６は、第２の
実施の形態に係るクロック信号生成回路の回路図であ
る。図７は、動作時のタイミング図である。図６を参照
して、本クロック信号生成回路は、保持回路部２０に替
えてラッチ回路４０を備えている点が、図１に示す第１
の実施の形態に係るクロック信号生成回路と異なってい
る。ラッチ回路４０は、出力段のＡＮＤゲート２の出
力、つまり生成した副クロック信号ＣＬＫ２ｂを、イン
バータ３、インバータ４の２段の縦列接続を介して、Ｏ
Ｒゲート２９の一方の入力点に帰還させる構成である。
【００５３】以下に、本クロック信号生成回路の動作に
ついて、図７に示すタイミング図を用いて説明する。始
めに、本クロック信号生成回路を前述のＡシステムに適
用したときの動作について、述べる。図７を参照して、
この回路の初期状態（時刻ｔ４０以前の状態）では、シ
ステムクロック信号ＣＬＫ１、従って内部信号Ｓ１０は
ロウレベル、遅延回路部３０のゲートチェーン内の信号
Ｓ３４，３６はロウレベル、反転遅延信号Ｓ３８はハイ
レベル、副クロック信号ＣＬＫ２ｂはロウレベル、ラッ
チ回路４０内の信号Ｓ４はロウレベルである。この状態
で、時刻ｔ４０にシステムクロック信号ＣＬＫ１、従っ
て内部信号Ｓ１０がロウレベルからハイレベルに立ち上
がる。すると、ラッチ回路内のＯＲゲート２９の一方の
入力がハイレベルになり、ＯＲゲート２９からのＯＲ論
理出力がハイレベルになる。このとき、ＡＮＤゲート２
のもう一方の入力である反転遅延信号Ｓ３８は未だハイ
レベルであるので、ＡＮＤゲート２の出力である副クロ
ック信号ＣＬＫ２ｂが、ハイレベルに立ち上がる。次い
で、その副クロック信号ＣＬＫ２ｂのハイレベルへの遷
移から、インバータ３入力点〜インバータ４出力点の２
段分の遅延時間の後に、ラッチ回路４０のＯＲゲート２
９のもう一方の入力がハイレベルに立ち上がる。これに
より、副クロック信号ＣＬＫ２ｂは、遅延回路部からの
反転遅延信号Ｓ３８がハイレベルにある間ずっと、ＯＲ
ゲート２９のもう一方の入力である内部信号Ｓ１０のレ
ベルには関わりなく、ハイレベルにラッチされる。
ついて、図７に示すタイミング図を用いて説明する。始
めに、本クロック信号生成回路を前述のＡシステムに適
用したときの動作について、述べる。図７を参照して、
この回路の初期状態（時刻ｔ４０以前の状態）では、シ
ステムクロック信号ＣＬＫ１、従って内部信号Ｓ１０は
ロウレベル、遅延回路部３０のゲートチェーン内の信号
Ｓ３４，３６はロウレベル、反転遅延信号Ｓ３８はハイ
レベル、副クロック信号ＣＬＫ２ｂはロウレベル、ラッ
チ回路４０内の信号Ｓ４はロウレベルである。この状態
で、時刻ｔ４０にシステムクロック信号ＣＬＫ１、従っ
て内部信号Ｓ１０がロウレベルからハイレベルに立ち上
がる。すると、ラッチ回路内のＯＲゲート２９の一方の
入力がハイレベルになり、ＯＲゲート２９からのＯＲ論
理出力がハイレベルになる。このとき、ＡＮＤゲート２
のもう一方の入力である反転遅延信号Ｓ３８は未だハイ
レベルであるので、ＡＮＤゲート２の出力である副クロ
ック信号ＣＬＫ２ｂが、ハイレベルに立ち上がる。次い
で、その副クロック信号ＣＬＫ２ｂのハイレベルへの遷
移から、インバータ３入力点〜インバータ４出力点の２
段分の遅延時間の後に、ラッチ回路４０のＯＲゲート２
９のもう一方の入力がハイレベルに立ち上がる。これに
より、副クロック信号ＣＬＫ２ｂは、遅延回路部からの
反転遅延信号Ｓ３８がハイレベルにある間ずっと、ＯＲ
ゲート２９のもう一方の入力である内部信号Ｓ１０のレ
ベルには関わりなく、ハイレベルにラッチされる。
【００５４】その後、遅延回路部での１１段分の遅延時
間ｔｄＤ後の時刻ｔ４１に、遅延回路部のゲートチェー
ンに入力された内部信号Ｓ１０がゲートチェーン最終段
のインバータ３８の出力点に到達すると、反転遅延信号
Ｓ３８がハイレベルからロウレベルに立ち下がる。これ
により、ラッチ回路４０がリセットされ、副クロック信
号ＣＬＫ２ｂがロウレベルに立ち下がる。
間ｔｄＤ後の時刻ｔ４１に、遅延回路部のゲートチェー
ンに入力された内部信号Ｓ１０がゲートチェーン最終段
のインバータ３８の出力点に到達すると、反転遅延信号
Ｓ３８がハイレベルからロウレベルに立ち下がる。これ
により、ラッチ回路４０がリセットされ、副クロック信
号ＣＬＫ２ｂがロウレベルに立ち下がる。
【００５５】更にその後、或る時刻ｔ４２にシステムク
ロックＣＬＫ１、従って内部信号Ｓ３８がハイレベルか
らロウレベルに立ち下がる。すると、遅延回路部内で
は、複合ゲートの各ＯＲゲート３５，３７における内部
信号Ｓ１０と反転遅延信号Ｓ３８のＯＲ論理出力がロウ
レベルになる。これにより、先ず、ゲートチェーン内の
信号Ｓ３４が、インバータ３３入力点〜インバータ３４
出力点の２段分の時間遅れで、ハイレベルからロウレベ
ルに遷移する。次に、信号Ｓ３６が、ＮＡＮＤゲート３
１入力点〜インバータ３６出力点の４段分の時間後の時
刻ｔ４３に、ハイレベルからロウレベルに遷移する。最
後に、反転遅延信号Ｓ３８が、ＮＡＮＤゲート入力点〜
インバータ３８出力点の５段分の時間遅れで、ロウレベ
ルからハイレベルに遷移して、遅延回路部３０がリセッ
トされる。
ロックＣＬＫ１、従って内部信号Ｓ３８がハイレベルか
らロウレベルに立ち下がる。すると、遅延回路部内で
は、複合ゲートの各ＯＲゲート３５，３７における内部
信号Ｓ１０と反転遅延信号Ｓ３８のＯＲ論理出力がロウ
レベルになる。これにより、先ず、ゲートチェーン内の
信号Ｓ３４が、インバータ３３入力点〜インバータ３４
出力点の２段分の時間遅れで、ハイレベルからロウレベ
ルに遷移する。次に、信号Ｓ３６が、ＮＡＮＤゲート３
１入力点〜インバータ３６出力点の４段分の時間後の時
刻ｔ４３に、ハイレベルからロウレベルに遷移する。最
後に、反転遅延信号Ｓ３８が、ＮＡＮＤゲート入力点〜
インバータ３８出力点の５段分の時間遅れで、ロウレベ
ルからハイレベルに遷移して、遅延回路部３０がリセッ
トされる。
【００５６】この一連の動作の結果、システムクロック
信号ＣＬＫ１の立ち上がりに同期して立ち上がり、遅延
回路部３０での反転遅延時間ｔｄＤに等しいハイレベル
幅を持つ所定の副クロック信号ＣＬＫ２ｂが出力され
る。
信号ＣＬＫ１の立ち上がりに同期して立ち上がり、遅延
回路部３０での反転遅延時間ｔｄＤに等しいハイレベル
幅を持つ所定の副クロック信号ＣＬＫ２ｂが出力され
る。
【００５７】次に、本クロック信号生成回路を前述のＢ
システムに適用したときの動作について、述べる。図６
を参照して、時刻ｔ５０にシステムクロック信号ＣＬＫ
１がロウレベルからハイレベルに立ち上がると、先に述
べたＡシステムにおけると同じ経過を経て、副クロック
信号ＣＬＫ２ｂが同時刻ｔ５０に、システムクロック信
号ＣＬＫ１の立ち上がりに同期して立ち上がる。
システムに適用したときの動作について、述べる。図６
を参照して、時刻ｔ５０にシステムクロック信号ＣＬＫ
１がロウレベルからハイレベルに立ち上がると、先に述
べたＡシステムにおけると同じ経過を経て、副クロック
信号ＣＬＫ２ｂが同時刻ｔ５０に、システムクロック信
号ＣＬＫ１の立ち上がりに同期して立ち上がる。
【００５８】その後、遅延回路部のゲートチェーン初段
のインバータ３３に入力された内部信号Ｓ１０がゲート
チェーン最終段のインバータ３８の出力点に達する以前
のある時刻ｔ５１に、システムクロック信号ＣＬＫ１、
従って内部信号Ｓ１０がハイレベルからロウレベルに立
ち下がる。このとき、時刻ｔ５０から時刻ｔ５１迄の時
間が、ラッチ回路４０でのインバータ３入力点〜インバ
ータ４出力点の２段分の時間以上であればラッチ回路４
０が作動するので、ラッチ回路の出力である副クロック
信号ＣＬＫ２ｂは、内部信号Ｓ１０がロウレベルに下が
ってもハイレベルを保つ。
のインバータ３３に入力された内部信号Ｓ１０がゲート
チェーン最終段のインバータ３８の出力点に達する以前
のある時刻ｔ５１に、システムクロック信号ＣＬＫ１、
従って内部信号Ｓ１０がハイレベルからロウレベルに立
ち下がる。このとき、時刻ｔ５０から時刻ｔ５１迄の時
間が、ラッチ回路４０でのインバータ３入力点〜インバ
ータ４出力点の２段分の時間以上であればラッチ回路４
０が作動するので、ラッチ回路の出力である副クロック
信号ＣＬＫ２ｂは、内部信号Ｓ１０がロウレベルに下が
ってもハイレベルを保つ。
【００５９】次いで、時刻ｔ５０にゲートチェーンに入
力された内部信号Ｓ１０が、時刻ｔ５２にゲートチェー
ン最終段のインバー３８の出力点に達すると、反転遅延
信号Ｓ３８がハイレベルからロウレベルに立ち下がる。
これにより、ラッチが解除され、副クロック信号ＣＬＫ
２ｂは同時刻ｔ５２に、ロウレベルに下がる。更に、遅
延回路部内の複合ゲートでは、２入力ＯＲゲート３７に
おける内部信号Ｓ１０と反転遅延信号Ｓ３８のＯＲ論理
出力がロウレベルになる。これにより、ＮＡＮＤゲート
３２入力点〜インバータ３８出力点の５段分の遅延時間
後の時刻ｔ５４に、反転遅延信号Ｓ３８がロウレベルか
ら再度ハイレベルに立ち上がる。一方、ラッチ回路４０
では、時刻ｔ５２に反転遅延信号Ｓ３８がロウレベルに
遷移し、これによって同時刻ｔ５２に副クロック信号Ｃ
ＬＫ２ｂがロウレベルに遷移するのに応じて、時刻ｔ５
２からインバータ３入力点〜インバータ４出力点の２段
分の遅延時間後の時刻ｔ５３に、ＯＲゲート２９の一方
の入力である副クロック信号ＣＬＫ２ｂの遅延信号Ｓ４
がハイレベルからロウレベルに立ち下がる。これによ
り、ラッチ回路内のＯＲゲート２９における信号Ｓ４と
内部信号Ｓ１０のＯＲ論理出力が、ロウレベルに遷移す
る。その結果、時刻ｔ５４に遅延回路部３０がリセット
され、反転遅延信号Ｓ３８が次のサイクルに備えて再度
ハイレベルに遷移するときは、その前の時刻ｔ５３に、
ＯＲゲート２９の出力が既にロウレベルになっているこ
とになる。従って、反転遅延信号Ｓ３８の再立上がりに
よって、副クロック信号ＣＬＫ２ｂが所定のタイミング
とは異なるタイミングでハイレベルに変化してしまうと
いう誤動作は、生じない。
力された内部信号Ｓ１０が、時刻ｔ５２にゲートチェー
ン最終段のインバー３８の出力点に達すると、反転遅延
信号Ｓ３８がハイレベルからロウレベルに立ち下がる。
これにより、ラッチが解除され、副クロック信号ＣＬＫ
２ｂは同時刻ｔ５２に、ロウレベルに下がる。更に、遅
延回路部内の複合ゲートでは、２入力ＯＲゲート３７に
おける内部信号Ｓ１０と反転遅延信号Ｓ３８のＯＲ論理
出力がロウレベルになる。これにより、ＮＡＮＤゲート
３２入力点〜インバータ３８出力点の５段分の遅延時間
後の時刻ｔ５４に、反転遅延信号Ｓ３８がロウレベルか
ら再度ハイレベルに立ち上がる。一方、ラッチ回路４０
では、時刻ｔ５２に反転遅延信号Ｓ３８がロウレベルに
遷移し、これによって同時刻ｔ５２に副クロック信号Ｃ
ＬＫ２ｂがロウレベルに遷移するのに応じて、時刻ｔ５
２からインバータ３入力点〜インバータ４出力点の２段
分の遅延時間後の時刻ｔ５３に、ＯＲゲート２９の一方
の入力である副クロック信号ＣＬＫ２ｂの遅延信号Ｓ４
がハイレベルからロウレベルに立ち下がる。これによ
り、ラッチ回路内のＯＲゲート２９における信号Ｓ４と
内部信号Ｓ１０のＯＲ論理出力が、ロウレベルに遷移す
る。その結果、時刻ｔ５４に遅延回路部３０がリセット
され、反転遅延信号Ｓ３８が次のサイクルに備えて再度
ハイレベルに遷移するときは、その前の時刻ｔ５３に、
ＯＲゲート２９の出力が既にロウレベルになっているこ
とになる。従って、反転遅延信号Ｓ３８の再立上がりに
よって、副クロック信号ＣＬＫ２ｂが所定のタイミング
とは異なるタイミングでハイレベルに変化してしまうと
いう誤動作は、生じない。
【００６０】このように、このクロック信号生成回路に
おいては、システムクロック信号ＣＬＫ１のハイレベル
幅が遅延回路部での遅延時間ｔｄＤ以下のときでも、イ
ンバータ３入力点〜インバータ４出力点の２段分の遅延
時間以上であれば、所定のタイミング、ハイレベル幅の
副クロック信号ＣＬＫ２ｂを生成できる。
おいては、システムクロック信号ＣＬＫ１のハイレベル
幅が遅延回路部での遅延時間ｔｄＤ以下のときでも、イ
ンバータ３入力点〜インバータ４出力点の２段分の遅延
時間以上であれば、所定のタイミング、ハイレベル幅の
副クロック信号ＣＬＫ２ｂを生成できる。
【００６１】次に、本クロック信号生成回路を前述のＣ
システムに適用したときの動作について、述べる。図６
を参照して、時刻ｔ６０にシステムクロック信号ＣＬＫ
１がロウレベルからハイレベルに立ち上がると、先に述
べたＡシステムにおけると同じ経過を経て、副クロック
信号ＣＬＫ２ｂが、時刻ｔ６０に、システムクロック信
号ＣＬＫ１の立ち上がりに同期してハイレベルに立ち上
がり、時刻ｔ６１に、反転遅延信号Ｓ３８のハイレベル
からロウレベルへの遷移に同期してロウレベルに立ち下
がる。これにより、立ち上がりタイミング及びハイレベ
ル幅とも所定の副クロック信号ＣＬＫ２ｂが出力され
る。
システムに適用したときの動作について、述べる。図６
を参照して、時刻ｔ６０にシステムクロック信号ＣＬＫ
１がロウレベルからハイレベルに立ち上がると、先に述
べたＡシステムにおけると同じ経過を経て、副クロック
信号ＣＬＫ２ｂが、時刻ｔ６０に、システムクロック信
号ＣＬＫ１の立ち上がりに同期してハイレベルに立ち上
がり、時刻ｔ６１に、反転遅延信号Ｓ３８のハイレベル
からロウレベルへの遷移に同期してロウレベルに立ち下
がる。これにより、立ち上がりタイミング及びハイレベ
ル幅とも所定の副クロック信号ＣＬＫ２ｂが出力され
る。
【００６２】その後、或る時刻ｔ６２にシステムクロッ
ク信号ＣＬＫ１がハイレベルからロウレベルに立ち下が
ると、先に述べたＡシステムでの時刻ｔ４２〜時刻ｔ４
３における動作と同じ過程を経て、５段分の時間で、時
刻ｔ６４に遅延回路部３０をリセットできる。そして、
時刻ｔ６５に始まる次のサイクルでも、Ａシステムにお
ける時刻ｔ４０〜時刻ｔ４１における動作と同様にし
て、所定の立ち上がりタイミング、ハイレベル幅の副ク
ロック信号ＣＬＫ２ｂが生成される。
ク信号ＣＬＫ１がハイレベルからロウレベルに立ち下が
ると、先に述べたＡシステムでの時刻ｔ４２〜時刻ｔ４
３における動作と同じ過程を経て、５段分の時間で、時
刻ｔ６４に遅延回路部３０をリセットできる。そして、
時刻ｔ６５に始まる次のサイクルでも、Ａシステムにお
ける時刻ｔ４０〜時刻ｔ４１における動作と同様にし
て、所定の立ち上がりタイミング、ハイレベル幅の副ク
ロック信号ＣＬＫ２ｂが生成される。
【００６３】本実施の形態に係るクロック信号生成回路
の場合も、遅延回路部３０として図８に示す従来のクロ
ック信号生成回路における遅延回路５０を用いても、前
述したと同じ理由により、各種システムに対する適応性
は従来よりも高い。この場合は、Ａシステムに加えて、
システムクロック信号ＣＬＫ１のハイレベル幅が狭いＢ
システムにも対応できる。
の場合も、遅延回路部３０として図８に示す従来のクロ
ック信号生成回路における遅延回路５０を用いても、前
述したと同じ理由により、各種システムに対する適応性
は従来よりも高い。この場合は、Ａシステムに加えて、
システムクロック信号ＣＬＫ１のハイレベル幅が狭いＢ
システムにも対応できる。
【００６４】尚、これまでの第１の実施の形態又は第２
の実施の形態に係るクロック信号生成回路では、保持回
路部２０、遅延回路部３０のゲートチェーン内にリセッ
ト用複合ゲートをそれぞれ二つずつ設けた例について述
べたが、複合ゲートの数はこれに限られるものではな
い。複合ゲートの数を増せばそれぞれの回路部２０，３
０をリセットするのに要する時間は短くなり、特性は向
上する。しかしながら、回路が複雑になる。一方、複合
ゲートの数を少なくすれば、リセットに要する時間は長
くなるものの、回路は簡単になる。複合ゲートの数は、
クロック信号生成回路に要求される性能によって適宜選
択すればよい。
の実施の形態に係るクロック信号生成回路では、保持回
路部２０、遅延回路部３０のゲートチェーン内にリセッ
ト用複合ゲートをそれぞれ二つずつ設けた例について述
べたが、複合ゲートの数はこれに限られるものではな
い。複合ゲートの数を増せばそれぞれの回路部２０，３
０をリセットするのに要する時間は短くなり、特性は向
上する。しかしながら、回路が複雑になる。一方、複合
ゲートの数を少なくすれば、リセットに要する時間は長
くなるものの、回路は簡単になる。複合ゲートの数は、
クロック信号生成回路に要求される性能によって適宜選
択すればよい。
【００６５】
【発明の効果】本発明のクロック信号生成回路は、外部
から与えられるシステムクロック信号を反転させ遅延さ
せる反転遅延手段を備え、システムクロック信号とその
反転遅延信号とのＡＮＤ論理信号を生成することによ
り、システムクロック信号のロウレベルからハイレベル
への遷移に同期してロウレベルからハイレベルに立ち上
がり、反転遅延信号のハイレベルからロウレベルへの遷
移に同期してハイレベルからロウレベルに立ち下がる副
クロック信号を生成するクロック信号生成回路に対し、
ロウレベルから遷移した後の上記システムクロック信号
のハイレベルを、少なくとも反転遅延手段における遅延
時間以上に保持せしめる保持手段を有している。
から与えられるシステムクロック信号を反転させ遅延さ
せる反転遅延手段を備え、システムクロック信号とその
反転遅延信号とのＡＮＤ論理信号を生成することによ
り、システムクロック信号のロウレベルからハイレベル
への遷移に同期してロウレベルからハイレベルに立ち上
がり、反転遅延信号のハイレベルからロウレベルへの遷
移に同期してハイレベルからロウレベルに立ち下がる副
クロック信号を生成するクロック信号生成回路に対し、
ロウレベルから遷移した後の上記システムクロック信号
のハイレベルを、少なくとも反転遅延手段における遅延
時間以上に保持せしめる保持手段を有している。
【００６６】これにより本発明によれば、システムクロ
ック信号のハイレベル幅が、反転遅延手段における遅延
時間より短いようなシステムに対しても、所定の立上が
りタイミング、所定のハイレベル幅の副クロック信号を
生成することができ、各種システムに対する適応性を高
めることができる。
ック信号のハイレベル幅が、反転遅延手段における遅延
時間より短いようなシステムに対しても、所定の立上が
りタイミング、所定のハイレベル幅の副クロック信号を
生成することができ、各種システムに対する適応性を高
めることができる。
【００６７】本発明のクロック信号生成回路は、又、上
記反転遅延手段に、これをシステムクロック信号のハイ
レベルからロウレベルへの遷移又は反転遅延手段が出力
する反転遅延信号のハイレベルからロウレベルへの遷移
により、反転遅延手段における遅延時間より短い時間
で、強制的に、初期状態に復帰させるリセット手段を有
している。
記反転遅延手段に、これをシステムクロック信号のハイ
レベルからロウレベルへの遷移又は反転遅延手段が出力
する反転遅延信号のハイレベルからロウレベルへの遷移
により、反転遅延手段における遅延時間より短い時間
で、強制的に、初期状態に復帰させるリセット手段を有
している。
【００６８】これにより本発明によれば、システムクロ
ック信号のロウレベル幅が、反転遅延手段における遅延
時間より短いようなシステムに対しても、所定の立上が
りタイミング、所定のハイレベル幅の副クロック信号を
生成することができ、各種システムに対する適応性を高
めることができる。
ック信号のロウレベル幅が、反転遅延手段における遅延
時間より短いようなシステムに対しても、所定の立上が
りタイミング、所定のハイレベル幅の副クロック信号を
生成することができ、各種システムに対する適応性を高
めることができる。
【００６９】本発明のクロック信号生成回路は、更に、
上記構成の保持手段と上記構成の反転遅延手段とを共に
有し、保持手段に上記反転遅延手段の出力信号によって
強制的にリセットする手段を備えている。
上記構成の保持手段と上記構成の反転遅延手段とを共に
有し、保持手段に上記反転遅延手段の出力信号によって
強制的にリセットする手段を備えている。
【００７０】これにより本発明によれば、システムクロ
ック信号のハイレベル幅が反転遅延手段における遅延時
間より短いようなシステム及び、システムクロック信号
のロウレベル幅が反転遅延手段における遅延時間より短
いようなシステムのいずれに対しても、所定の立上がり
タイミング、所定のハイレベル幅の副クロック信号を生
成することができ、各種システムに対する適応性をより
高めることができる。
ック信号のハイレベル幅が反転遅延手段における遅延時
間より短いようなシステム及び、システムクロック信号
のロウレベル幅が反転遅延手段における遅延時間より短
いようなシステムのいずれに対しても、所定の立上がり
タイミング、所定のハイレベル幅の副クロック信号を生
成することができ、各種システムに対する適応性をより
高めることができる。
【図１】本発明の第１の実施の形態に係るクロック信号
生成回路の回路図である。
生成回路の回路図である。
【図２】図１に示すクロック信号生成回路のタイミング
チャートを示す図である。
チャートを示す図である。
【図３】本発明の第１の実施の形態に係るクロック信号
生成回路の第２例の回路図である。
生成回路の第２例の回路図である。
【図４】本発明の第１の実施の形態に係るクロック信号
生成回路の第３例の回路図である。
生成回路の第３例の回路図である。
【図５】本発明の第１の実施の形態に係るクロック信号
生成回路の第４例の回路図である。
生成回路の第４例の回路図である。
【図６】本発明の第２の実施の形態に係るクロック信号
生成回路の回路図である。
生成回路の回路図である。
【図７】図６に示すクロック信号生成回路のタイミング
チャートを示す図である。
チャートを示す図である。
【図８】従来のクロック信号生成回路の一例の回路図で
ある。
ある。
【図９】図８に示すクロック信号生成回路のタイミング
チャートを示す図である。
チャートを示す図である。
１ レシーバ回路 ２ ＡＮＤゲート ３，４，２３，２４，２６，２８，３３，３４，３６，
３８ インバータ ２０，２１ 保持回路部 ２５，２７，２９，３５，３７ ＯＲゲート ３０ 遅延回路部 ４０ ラッチ回路 ５０ 遅延回路
３８ インバータ ２０，２１ 保持回路部 ２５，２７，２９，３５，３７ ＯＲゲート ３０ 遅延回路部 ４０ ラッチ回路 ５０ 遅延回路
Claims (10)
- 【請求項１】 外部から与えられる主クロック信号を反
転させ遅延させる反転遅延手段を備え、前記主クロック
信号とその反転遅延信号とのＡＮＤ論理信号を生成する
ことにより、前記主クロック信号の第１のレベルから第
２のレベルへの遷移に同期して第１のレベルから第２の
レベルに遷移し、前記反転遅延信号の第２のレベルから
第１のレベルへの遷移に同期して第２のレベルから第１
のレベルに遷移する副クロック信号を生成するクロック
信号生成回路において、 前記第１のレベルから遷移した後の主クロック信号の第
２のレベルを、少なくとも前記反転遅延手段における遅
延時間以上に保持せしめる保持手段を設けたことを特徴
とするクロック信号生成回路。 - 【請求項２】 請求項１記載のクロック信号生成回路に
おいて、 前記保持手段に、これを前記反転遅延手段が出力する反
転遅延信号の第２のレベルから第１のレベルへの遷移に
より、強制的に、初期状態に復帰させるリセット手段を
設けたことを特徴とするクロック信号生成回路。 - 【請求項３】 外部から与えられる主クロック信号を反
転させ遅延させる反転遅延手段を備え、前記主クロック
信号とその反転遅延信号とのＡＮＤ論理信号を生成する
ことにより、前記主クロック信号の第１のレベルから第
２のレベルへの遷移に同期して第１のレベルから第２の
レベルに遷移し、前記反転遅延信号の第２のレベルから
第１のレベルへの遷移に同期して第２のレベルから第１
のレベルに遷移する副クロック信号を生成するクロック
信号生成回路において、 前記反転遅延手段に、これを前記主クロック信号の第２
のレベルから第１のレベルへの遷移又は反転遅延手段が
出力する反転遅延信号の第２のレベルから第１のレベル
への遷移により、反転遅延手段における遅延時間より短
い時間で、強制的に、初期状態に復帰させるリセット手
段を設けたことを特徴とするクロック信号生成回路。 - 【請求項４】 外部から与えられる主クロック信号を反
転させ遅延させる反転遅延手段を備え、前記主クロック
信号とその反転遅延信号とのＡＮＤ論理信号を生成する
ことにより、前記主クロック信号の第１のレベルから第
２のレベルへの遷移に同期して第１のレベルから第２の
レベルに遷移し、前記反転遅延信号の第２のレベルから
第１のレベルへの遷移に同期して第２のレベルから第１
のレベルに遷移する副クロック信号を生成するクロック
信号生成回路において、 前記第１のレベルから遷移した後の主クロック信号の第
２のレベルを、少なくとも前記反転遅延手段における遅
延時間以上に保持せしめる保持手段を設け、 前記反転遅延手段に、これを前記主クロックシステムの
第２のレベルから第１のレベルへの遷移又は反転遅延手
段が出力する反転遅延信号の第２のレベルから第１のレ
ベルへの遷移で、反転遅延手段における遅延時間より短
い時間で、強制的に、初期状態に復帰させるリセット手
段を設け、 前記保持手段に、これを前記反転遅延信号の第２のレベ
ルから第１のレベルへの遷移で、前記反転遅延手段のリ
セットに先立って、強制的に、初期状態に復帰させるリ
セット手段を設けたことを特徴とするクロック信号生成
回路。 - 【請求項５】 信号を反転させ遅延させる反転遅延用の
ゲートチェーンを含む反転遅延手段と、 信号を非反転で遅延させるゲートチェーンであって、中
間にゲートチェーン中を伝播する信号を一方の入力とす
る２入力ＯＲゲートが挿入された保持遅延用のゲートチ
ェーンを含む保持手段と、 出力段の２入力ＡＮＤゲートとを備え、 外部から与えられる主クロック信号を、前記反転遅延用
ゲートチェーン及び前記保持遅延用ゲートチェーンの入
力点並びに前記保持遅延用ゲートチェーン中のＯＲゲー
トの他方の入力点に入力し、 前記出力段のＡＮＤゲートに、前記保持遅延用ゲートチ
ェーンの出力信号と前記主クロック信号とのＯＲ論理信
号及び前記反転遅延用ゲートチェーンの出力信号の二つ
の信号を入力して、 前記ＡＮＤゲートの生成するＡＮＤ論理信号を、副クロ
ック信号として外部へ出力するクロック信号生成回路。 - 【請求項６】 信号を反転させ遅延させる反転遅延用の
ゲートチェーンを含む反転遅延手段と、 信号を非反転で遅延させるゲートチェーンであって、中
間にゲートチェーン中を伝播する信号を一方の入力とす
る２入力ＯＲゲートとその２入力ＯＲゲートの出力信号
を一方の入力とする２入力ＮＡＮＤゲートとからなるリ
セット用複合ゲートが挿入された保持遅延用のゲートチ
ェーンを含む保持手段と、 出力段の２入力ＡＮＤゲートとを備え、 外部から与えられる主クロック信号を、前記反転遅延用
ゲートチェーン及び前記保持遅延用ゲートチェーンの入
力点並びに前記リセット用複合ゲートの２入力ＯＲゲー
トの他方の入力点に入力し、 前記反転遅延用ゲートチェーンの出力信号を前記リセッ
ト用複合ゲートの２入力ＮＡＮＤゲートの他方の入力点
に入力し、 前記出力段のＡＮＤゲートに、前記保持遅延用ゲートチ
ェーンの出力信号と前記主クロック信号とのＯＲ論理信
号及び前記反転遅延用ゲートチェーンの出力信号の二つ
の信号を入力して、 前記ＡＮＤゲートの生成するＡＮＤ論理信号を、副クロ
ック信号として外部へ出力するクロック信号生成回路。 - 【請求項７】 信号を反転させ遅延させる反転遅延用の
ゲートチェーンを含む反転遅延手段と、 ２入力のＯＲゲートと前記２入力ＯＲゲートの出力信号
を一方の入力とする出力段の２入力ＡＮＤゲートを有
し、前記ＡＮＤゲートが生成するＡＮＤ論理信号の非反
転遅延信号を前記２入力ＯＲゲートの一方の入力点に戻
すことにより、前記ＡＮＤゲートの他方の入力に応じ
て、前記ＡＮＤ論理信号をラッチし又はラッチを解除さ
れるラッチ手段とを備え、 外部から与えられる主クロック信号を、前記反転遅延用
ゲートチェーンの入力点及び前記ラッチ手段の２入力Ｏ
Ｒゲートの他方の入力点に入力すると共に、前記反転遅
延用ゲートチェーンの出力信号を前記出力段のＡＮＤゲ
ートの他方の入力点に入力して、 前記ＡＮＤゲートが生成するＡＮＤ論理信号を、副クロ
ック信号として外部へ出力するクロック信号生成回路。 - 【請求項８】 信号を反転させ遅延させるゲートチェー
ンであって、中間に２入力ＯＲゲートとそのＯＲゲート
の出力信号を一方の入力としゲートチェーン中を伝播す
る信号を他方の入力とするＮＡＮＤゲートとからなるリ
セット用複合ゲートが挿入された反転遅延用のゲートチ
ェーンを含む反転遅延手段と、 出力段の２入力ＡＮＤゲートとを備え、 外部から与えられる主クロック信号を前記反転遅延用ゲ
ートチェーンの入力点及び前記出力段のＡＮＤゲートの
一方の入力点に入力し、前記反転遅延用ゲートチェーン
の出力信号を前記出力段のＡＮＤゲートの他方の入力点
に入力すると共に、前記リセット用複合ゲートの２入力
ＯＲゲートに前記主クロック信号及び前記反転遅延用ゲ
ートチェーンの出力信号の二つの信号を入力して、 前記出力段のＡＮＤゲートが生成するＡＮＤ論理信号
を、副クロック信号として外部へ出力するクロック信号
生成回路。 - 【請求項９】 信号を反転させ遅延させるゲートチェー
ンであって、中間に２入力ＯＲゲートとそのＯＲゲート
の出力を一方の入力としゲートチェーン中を伝播する信
号を他方の入力とするＮＡＮＤゲートとからなるリセッ
ト用の第１の複合ゲートが挿入された反転遅延用のゲー
トチェーンを含む反転遅延手段と、 信号を非反転で遅延させるゲートチェーンであって、中
間にゲートチェーン中を伝播する信号を一方の入力とす
る２入力ＯＲゲートとその２入力ＯＲゲートの出力を一
方の入力とする２入力ＮＡＮＤゲートとからなるリセッ
ト用の第２の複合ゲートが挿入された保持遅延用のゲー
トチェーンを含む保持手段と、 出力段の２入力ＡＮＤゲートとを備え、 外部から与えられる主クロック信号を、前記反転遅延用
ゲートチェーン及び前記保持遅延用ゲートチェーンの入
力点、前記第２の複合ゲートの２入力ＯＲゲートの他方
の入力点及び前記第１の複合ゲートの２入力ＯＲゲート
の一方の入力点に入力し、 前記反転遅延用ゲートチェーンの出力信号を前記第２の
複合ゲートの２入力ＮＡＮＤゲートの他方の入力点及び
前記第１の複合ゲートの２入力ＯＲゲートの他方の入力
点に入力し、 前記出力段のＡＮＤゲートに、前記保持遅延用ゲートチ
ェーンの出力信号と前記主クロック信号とのＯＲ論理信
号及び前記反転遅延用ゲートチェーンの出力信号の二つ
の信号を入力して、 前記ＡＮＤゲートの生成するＡＮＤ論理信号を、副クロ
ック信号として外部へ出力するクロック信号生成回路。 - 【請求項１０】 信号を反転させ遅延させるゲートチェ
ーンであって、中間に２入力ＯＲゲートとそのＯＲゲー
トの出力を一方の入力とし、ゲートチェーン中を伝播す
る信号を他方の入力とするＮＡＮＤゲートとからなるリ
セット用複合ゲートが挿入された反転遅延用のゲートチ
ェーンを含む反転遅延手段と、 ２入力のＯＲゲートとその２入力ＯＲゲートの出力を一
方の入力とする出力段の２入力ＡＮＤゲートを有し、前
記ＡＮＤゲートが生成するＡＮＤ論理信号の非反転遅延
信号を前記２入力ＯＲゲートの一方の入力点に戻すこと
により、前記ＡＮＤゲートの他方の入力に応じて前記Ａ
ＮＤ論理信号をラッチし又はラッチを解除されるラッチ
手段とを備え、 外部から与えられる主クロック信号を前記反転遅延用ゲ
ートチェーンの入力点と前記ラッチ手段の２入力ＯＲゲ
ートの他方の入力点に入力し、前記反転遅延用ゲートチ
ェーンの出力信号を前記出力段のＡＮＤゲートの他方の
入力点に入力すると共に、前記リセット用複合ゲートの
２入力ＯＲゲートに、前記主クロック信号及び前記反転
遅延用ゲートチェーンの出力信号の二つの信号を入力し
て、 前記出力段のＡＮＤゲートが生成するＡＮＤ論理信号
を、副クロック信号として外部へ出力するクロック信号
生成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288332A JP3087734B2 (ja) | 1998-10-09 | 1998-10-09 | クロック信号生成回路 |
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| JP10288332A JP3087734B2 (ja) | 1998-10-09 | 1998-10-09 | クロック信号生成回路 |
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|---|---|
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| KR100212551B1 (ko) * | 1996-12-16 | 1999-08-02 | 전주범 | 개선된 동기 클럭 발생장치 |
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- 1999-10-09 KR KR1019990043580A patent/KR100317213B1/ko not_active IP Right Cessation
- 1999-10-12 US US09/417,238 patent/US6249150B1/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000613 |
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