JPWO2006080065A1 - 記憶装置、およびその制御方法 - Google Patents
記憶装置、およびその制御方法 Download PDFInfo
- Publication number
- JPWO2006080065A1 JPWO2006080065A1 JP2007500378A JP2007500378A JPWO2006080065A1 JP WO2006080065 A1 JPWO2006080065 A1 JP WO2006080065A1 JP 2007500378 A JP2007500378 A JP 2007500378A JP 2007500378 A JP2007500378 A JP 2007500378A JP WO2006080065 A1 JPWO2006080065 A1 JP WO2006080065A1
- Authority
- JP
- Japan
- Prior art keywords
- data
- timing
- signal
- output
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
Abstract
SDRモードの際(S/D=H)、データ状態先行確定信号RDYOの論理レベルの遷移が内部クロックCKIに応じて出力端子(O)に出力される。データ状態先行確定信号RDYOの論理レベル遷移に引き続く内部クロックCKIに同期して、レディ信号RDYが出力される。また、DDRモードの際(S/D=L)、データ状態先行確定信号RDYOの論理レベルの遷移に引き続く内部クロックCKIに応じて出力端子(O)にトグル信号が出力される。データ状態先行確定信号RDYOの論理レベル遷移に引き続く内部クロックCKI以降、内部クロックCKIに同期して、ストローブ信号DQSが出力される。データ状態報知端子(X)から、SDRモードでレディ信号RDYが出力され、DDRモードでストローブ信号DQSが出力される。
Description
本発明は、シングルデータレートモードとダブルデータレートモードとを切り替えて使用することが可能な記憶装置、およびその制御方法に関するものである。
記憶装置では、その同期アクセス動作として、定常状態においてクロックサイクルごとに、順次、異なるアドレスからのデータを読み出すことができる。この機能を可能とするためには、その前段階として、読み出し動作の開始時に、複数のメモリセルからのデータの増幅等、読み出しデータの内部的な処理が必要となる。この処理を行なう時間を確保するため、起動後、クロックサイクルの計数によって所定時間の計時を行なう初期レイテンシが設定されている場合が一般的である。
初期レイテンシの経過後、クロックサイクルに同期したデータの出力が可能となるが、このタイミングを外部に報知する目的で、データ有効フラグが出力される場合がある。これにより、外部のコントローラは、記憶装置から出力されるデータが有効なデータであることを確認することができる。ここで、データ有効フラグとは、例えば、フラッシュメモリ等の不揮発性記憶装置に備えられている、RDY端子等の専用端子から出力されることが一般的である。コントローラでは、RDY端子から出力される信号が所定論理レベルであることをもって、出力されているデータが有効なデータであるとの判断をすることができる。
上記の同期アクセス動作は、クロックの一方のエッジに同期して行われる、いわゆるシングルデータレート(以下、SDRを略記する)モードである場合が一般的である。これに対して、クロックの両エッジに同期して読み出し動作が行われる、いわゆるダブルデータレート(以下、DDRを略記する)モードで動作する仕様を有する記憶装置がある。ここで、一般的にクロックは高周波数であるところ、DDRモードにおいては、クロックの2倍周波数でデータが出力される。更に、記憶装置からのデータを必要とするコントローラは、ボード上、近接して配置されているとは限らず、長大なバス配線を介して接続されることも考えられる。高速なデータ転送に対して、コントローラが同期またはデータの取り込みセットアップタイムやホールドタイムをとれなくなることも考えられる。
このような事情に鑑み、DDRモードの記憶装置からは、データ出力タイミングに同期してストローブ信号が出力されると便宜である。クロックの2倍周波数で更新されるデータに同期してトグルされる信号である。コントローラは、このストローブ信号に同期してデータを取り込むことができる。ここで、ストローブ信号とは、DQS端子等の専用端子から出力されることが一般的である。
近年、特許文献1に開示されているように、SDRモードとDDRモードとを切り替えて使用することが可能な記憶装置が提案されてきている。この場合、RDY端子とDQS端子とを備えることが必要となる。
ここで、端子を兼用する技術として特許文献2が開示されている。図7に示すように、DRAM209は、ビジー信号BUSY2を入力するBUSY2入力回路211およびデータストローブ信号QSを出力するQS信号出力回路212を内蔵し、ビジー信号入力端子およびデータストローブ信号出力端子として兼用する外部端子213を設けて構成されている。
また、フラッシュメモリ210は、ビジー信号BUSY2を出力するBUSY2出力回路214およびデータストローブ信号QSを入力するQS入力回路215を内蔵し、ビジー信号出力端子およびデータストローブ信号入力端子として兼用する外部端子216を設けて構成されている。
SDRモードとDDRモードとを切り替えて使用することが可能な記憶装置では、RDY端子とDQS端子とを共に確保する必要がある。必要とされる入力信号または/および出力信号に対して、記憶装置から引き出せる端子数には制限がある。RDY端子、DQS端子を、各々専用の端子とする場合に、総端子数の制約を受けてしまう場合も考えられ、問題である。
特許文献2には、端子兼用の技術が開示されてはいるものの、出力信号と入力信号とを1端子で兼用するいわゆる入出力共有の概念である。動作モードに応じて2つ以上の出力信号を切り替える本願の課題を解決することはできない。
また、2つ以上の出力信号を切り替える設計概念として、それぞれの出力制御部を備え、それらを動作モード信号で切り替えるのでは出力制御部の素子数増大を招き、且つ前述の高速なDDR動作周波数に応答する最適な周波数性能を出すことはできない。
また、2つ以上の出力信号を切り替える設計概念として、それぞれの出力制御部を備え、それらを動作モード信号で切り替えるのでは出力制御部の素子数増大を招き、且つ前述の高速なDDR動作周波数に応答する最適な周波数性能を出すことはできない。
本発明は前記背景技術に鑑みなされたものであり、SDRモードとDDRモードとの2つの動作モードを備えて動作する記憶装置について、SDRモードにおいて出力されるデータの状態を報知する信号と、DDRモードにおいて出力されるデータの状態を報知する信号とを、動作モードの切り替えに伴う動作遅延や特性値の制限を伴うことなく、データ出力との間で適格な出力タイミングを有して、兼用端子から出力することが可能な記憶装置、およびその制御方法を提供することを目的とする。
前記目的を達成するためになされた本発明の記憶装置は、外部クロックの何れか一方のエッジをデータ確定エッジとする第1動作モードと、外部クロックの両エッジをデータ確定エッジとする第2動作モードとの動作が可能な記憶装置であって、出力されるデータの状態を報知するデータ状態報知端子と、第1動作モードにおいて、データ出力開始時の最初のデータ確定エッジに先行する第1タイミングで、論理レベルが遷移する第1信号を生成し、第2動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第1タイミングごとに、論理レベルがトグルする第2信号を生成して、データ状態報知端子に出力するデータ状態信号制御部とを備えることを特徴とする。
本発明の記憶装置では、第1動作モードでは、データ出力開始時の最初のデータ確定エッジに先行する第1タイミングで、論理レベルが遷移する第1信号が、データ状態報知端子から出力される。第2動作モードでは、データ出力開始以後の個々のデータ確定エッジに先行する第1タイミングごとに、論理レベルがトグルする第2信号が、データ状態報知端子から出力される。データ状態信号制御部は、動作モードに応じて、出力されるデータの状態を報知する信号として、第1または第2信号を生成する。
また、本発明の記憶装置の制御方法は、外部クロックの何れか一方のエッジをデータ確定エッジとする第1動作モードと、外部クロックの両エッジをデータ確定エッジとする第2動作モードとの動作が可能な記憶装置の制御方法であって、第1動作モードにおいて、最初のデータ確定エッジに先行する第1タイミングで、論理レベルが遷移する第1信号を生成するステップと、第2動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第1タイミングごとに、論理レベルがトグルする第2信号を生成するステップと、第1信号を生成するステップ、または第2信号を生成するステップの何れか一方を選択し、データ状態報知端子より第1または第2信号を出力するステップとを有することを特徴とする。
本発明の記憶装置の制御方法では、第1動作モードにおいて、最初のデータ確定エッジに先行する第1タイミングで、論理レベルが遷移する第1信号を生成する場合と、第2動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第1タイミングごとに、論理レベルがトグルする第2信号を生成する場合との何れか一方を、第1タイミングに先行する第2タイミングで選択して、選択された第1または第2信号を、データ状態報知端子に出力する。
これにより、動作モードに応じて、データ確定エッジに先行する第1タイミングで、出力されるデータの状態を報知する第1または第2信号の何れか一方が選択されてデータ状態報知端子から出力される。第1動作モードと第2動作モードとで異なる内容の第1および第2信号が、動作モードに応じて同じデータ状態報知端子から出力されることとなり、動作モードごとに異なる専用端子を備える必要はない。端子数の増大を抑制することができる。
また、動作モードに応じた第1信号と第2信号との間の切り替えを、データの出力が行われるデータ確定エッジに先行する第1タイミングで行なうことができる。出力データの状態を報知するデータ情報報知端子からの信号の出力に、データ確定エッジに対する遅れを生ずることはなく、出力データに対応した信号を的確なタイミングでデータ情報報知端子から出力することができる。
本発明の記憶装置、およびその制御方法によれば、第1動作モードと第2動作モードとの2つの動作モードを備え、これらの動作モードを切り替えて動作する記憶装置について、第1動作モードにおいて出力データの状態を報知する第1信号と、第2動作モードにおいて出力データの状態を報知する第2信号とを、動作モードの切り替えに伴う動作遅延や特性値の制限を伴うことなく、データ出力のタイミングに対して遅れることなく、データ状態報知端子から出力することが可能となる。
1 記憶装置
2 コントローラ
11 データ状態信号制御部
15 内部クロックジェネレータ
17 データ出力制御回路
(CK) クロック端子
(DQ) データ端子
(DQS) ストローブ端子
(IN) 入力端子
(O) 出力端子
(R) リセット端子
(RDY) レディ端子
(SW) 切り替え端子
(X) データ状態報知端子
AVD 起動信号
/AVD AVDの反転信号
CKI 内部クロック
CLK 外部クロック
DQ データ
DQS ストローブ信号
RDY レディ信号
RDYO データ状態先行確定信号
S/D 動作モード信号
2 コントローラ
11 データ状態信号制御部
15 内部クロックジェネレータ
17 データ出力制御回路
(CK) クロック端子
(DQ) データ端子
(DQS) ストローブ端子
(IN) 入力端子
(O) 出力端子
(R) リセット端子
(RDY) レディ端子
(SW) 切り替え端子
(X) データ状態報知端子
AVD 起動信号
/AVD AVDの反転信号
CKI 内部クロック
CLK 外部クロック
DQ データ
DQS ストローブ信号
RDY レディ信号
RDYO データ状態先行確定信号
S/D 動作モード信号
以下、本発明の記憶装置、およびその制御方法について具体化した実施形態を、図1乃至図6に基づき図面を参照しつつ詳細に説明する。
フラッシュメモリ等の不揮発性記憶装置や、DRAM、SRAM等の揮発性記憶装置においては、外部クロックに同期してデータの読み出し動作が行われる、いわゆる同期型記憶装置なる動作仕様を有する記憶装置がある。同期型記憶装置では、定常状態においてクロックサイクルごとに、順次、異なるアドレスからデータが読み出される。ここで、一般的に外部クロックは高速であり、高速クロックサイクルに対してサイクルごとのデータ読み出し動作を可能とするためには、読み出し動作の開始時に、複数のメモリセルからのデータの増幅等、読み出しデータの内部的な前処理を完了させておく必要がある。
この前処理を行なうための時間として、起動後の初期レイテンシ(L)が設定されている。初期レイテンシ(L)は、外部アドレスの取り込みを行なう起動指令(AVD等)後の、外部クロックのクロック数で設定されることが一般的である。初期レイテンシ(L)として設定されるクロック数の外部クロックが経過するまで読み出しデータの内部的な前処理が完了し、初期レイテンシ(L)が完了する時点でデータの出力が確定する必要がある。データの内部的な前処理が完了したことを外部に報知するデータ有効フラグを出力できれば、外部クロックのクロック数のカウントと合わせて、またはクロック数のカウントに代えて、出力されるデータが有効なデータであることを外部のコントローラが確認することができる。特に、同期型記憶装置から出力されるデータを受けるコントローラが、外部クロックのクロック数をカウントしていない場合に必要となるフラグである。
ここで、データ有効フラグとは、例えば、フラッシュメモリ等の不揮発性記憶装置においては、レディ信号RDYである。コントローラは、レディ信号RDYの論理レベルを監視し、データ端子(DQ)から出力されるデータが有効なデータDQであるか否かの判断をすることができる。レディ信号RDYは、初期化レイテンシ(L)のカウント期間においてL−1回目のクロックの後で、且つL回目のクロックの前に出力される。レディ信号RDYは、SDRモードにおいて出力され、外部クロックの何れか一方のエッジにおいてデータDQの有効性を報知する。ここで、SDRモードが第1動作モードの一例である。
また、高速な外部クロックの両エッジをデータ確定エッジとするDDRモードでは、SDRモードに比して、2倍周波数でデータ端子(DQ)からデータが転送されることとなる。すなわち、外部クロックCLKの半周期といった狭い時間内でデータの出力が行なわれなければならない。更に、同期型記憶装置とコントローラとは、同一の実装基板に実装されているとしても長大な配線で結線せざるを得ず、外部クロックCLKのスキューや、データDQ伝播のスキューが発生することは避けられない。こうした事情から、信号スキューが僅少であっても遷移タイミングのずれによる同期ずれが発生するおそれがあり、本来のデータDQを本来のタイミングで転送することができなくなるおそれがある。このため、DDRモードでは、データDQの遷移タイミングに同期して遷移するストローブ信号DQSを出力し、コントローラでのデータDQ取得のタイミングとすることが行なわれている。ここで、DDRモードが第2動作モードの一例である。
図1に示す回路ブロック図は、同期型記憶装置1からコントローラ2へのデータ転送を行なう際の回路構成を示す回路ブロック図である。同期型記憶装置1のデータ状態報知端子(X)からは、SDRモードにおいて、データ有効フラグの具体例としてレディ信号RDYが出力され、DDRモードにおいてストローブ信号DQSが出力される。コントローラ2では、レディ信号RDYが入力されるレディ端子(RDY)と、ストローブ信号DQSが入力されるストローブ端子(DQS)とが各々専用の端子として別々に備えられている。各々の動作モードに応じて対応する端子から信号が入力される。ここで、レディ信号RDYが第1信号の一例であり、ストローブ信号DQSが第2信号の一例である。
コントローラ2のクロック端子(CK)から出力される外部クロックCLKは、同期型記憶装置1のクロック端子(CK)に入力される。同期型記憶装置1に入力された外部クロックCLKは、内部クロックジェネレータ15に入力される。内部クロックジェネレータ15には、SDR/DDRの別を示す動作モード信号S/Dが入力される。動作モード信号S/Dに応じて、出力される内部クロックCKIの発振周波数が設定される。内部クロックCKIの発振周波数は、SDRモードの場合(S/D=Hi)には外部クロックCLKに同期した同一周波数となり、DDRモードの場合(S/D=Lo)には外部クロックCLKに同期した2倍周波数となる。
内部クロックCKIは、データ状態信号制御部11とデータ出力制御回路17とに入力される。データ出力制御回路17からは、データ端子(DQ)を介して内部クロックCKIに応じてデータDQが出力される。コントローラ2では、外部クロックCLK、レディ信号RDYまたはストローブ信号DQSに応じて、データ端子(DQ)からデータDQを取り込む。
データ状態信号制御部11には、リセット端子(R)に起動信号AVDが入力され、ハイレベルパルスに応じて初期化動作が行なわれる。また、切り替え端子(SW)には動作モード信号S/Dが入力される。SDR/DDRの動作モードに応じて出力端子(O)から、レディ信号RDY/ストローブ信号DQSが出力される。出力端子(O)は、データ状態報知端子(X)に接続されている。動作モードに応じて、データ状態報知端子(X)から、レディ信号RDY/ストローブ信号DQSが出力される。また、入力端子(IN)には、データ状態先行確定信号RDYOが入力される。データ状態先行確定信号RDYOは、不図示の制御回路から出力される信号である。初期レイテンシのカウントに応じて、または/およびメモリセルからのデータ読み出しの内部的な処理に応じて、論理レベルが遷移する信号である。
データ状態信号制御部11では、SDRモードの際、ハイレベルの動作モード信号S/Dに対して、データ状態先行確定信号RDYOの論理レベルの遷移が内部クロックCKIに応じて出力端子(O)に出力される。データ状態先行確定信号RDYOの論理レベル遷移に引き続く内部クロックCKIに同期して、レディ信号RDYが出力される。また、DDRモードの際、ローレベルの動作モード信号S/Dに対して、データ状態先行確定信号RDYOの論理レベルの遷移に引き続く内部クロックCKIに応じて出力端子(O)にトグル信号が出力される。データ状態先行確定信号RDYOの論理レベル遷移に引き続く内部クロックCKI以降、内部クロックCKIに同期して、ストローブ信号DQSが出力される。
図2にデータ状態信号制御部11の具体的な回路例を示す。入力端子(IN)は、トランスファゲートT1の一端子、ナンドゲートD3の一方の入力端子、およびインバータゲートI5の入力端子に接続されている。トランスファゲートT1、および後述の全てのトランスファゲートT3、T5、T7、T9、T11、T13は、一対のPMOS/NMOSトランジスタにより構成されている。トランスファゲートT1のNMOSトランジスタのゲートには切り替え端子(SW)が接続され(ノードSW)、PMOSトランジスタのゲートには切り替え端子(SW)に接続されているインバータゲートI15の出力端子が接続されている(ノードSWB)。
トランスファゲートT1の他端子は、トランスファゲートT3、T11、T13の一端子に接続されている。トランスファゲートT3のPMOSトランジスタのゲートはクロック端子(CK)が接続され(ノードCK)、NMOSトランジスタのゲートはクロック端子(CK)が接続されているインバータゲートI11の出力端子に接続されている(ノードCKB)。トランスファゲートT3の他端子は、ナンドゲートD1の一方の入力端子、およびトランスファゲートT5の一端子に接続されている。
トランスファゲートT11のPMOSトランジスタのゲートはナンドゲートD3の出力端子が接続され(ノードT0B)、NMOSトランジスタのゲートはノードT0Bが接続されているインバータゲートI7の出力端子に接続されている(ノードT0)。ここで、ナンドゲートD3の他方の入力端子はノードSWBに接続されている。トランスファゲートT11の他端子はインバータゲートI3の出力端子に接続されている(ノードOB)。
トランスファゲートT13のPMOSトランジスタのゲートはナンドゲートD5の出力端子が接続され(ノードT1)、NMOSトランジスタのゲートはノードT1が接続されているインバータゲートI9の出力端子が接続されている(ノードT1B)。ここで、ナンドゲートD5の一方の入力端子はインバータゲートI5の出力端子が接続され、他方の入力端子はノードSWBが接続されている。トランスファゲートT13の他端子は出力端子(O)に接続されている。
ナンドゲートD1の他方の入力端子には、リセット端子(R)(ノードR)が入力端子に接続されているインバータゲートI13の出力端子が接続されている(ノードRB)。ナンドゲートD1の出力端子は、トランスファゲートT7の一端子とインバータゲートI1の入力端子が接続されている。インバータゲートI1の出力端子はトランスファゲートT5の他端子に接続されている。また、トランスファゲートT5のPMOSトランジスタのゲートはノードCKBが接続され、NMOSトランジスタのゲートはノードCKが接続されている。
トランスファゲートT7のPMOSトランジスタのゲートはノードCKBが接続され、NMOSトランジスタのゲートはノードCKが接続されている。トランスファゲートT7の他端子は、ノアゲートR1の一方の入力端子とトランスファゲートT9の一端子に接続されている。ノアゲートR1の他方の入力端子には、ノードRが接続されている。ノアゲートR1の出力端子は、出力端子(O)(ノードO)に接続されると共に、インバータゲートI3の入力端子に接続されている。インバータゲートI3の出力端子(ノードOB)はトランスファゲートT9の他端子に接続されている。ノードOBは出力端子(O)の反転信号が出力されるノードである。
ナンドゲートD1およびインバータゲートI1がトランスファゲートT5の導通に応じてラッチ回路を構成し、同様に、ノアゲートR1およびインバータゲートI3がトランスファゲートT9の導通に応じてラッチ回路を構成する。
ここで、トランスファゲートT3およびトランスファゲートT9と、トランスファゲートT5およびトランスファゲートT7とは、互いに反転の信号により導通制御される。すなわち、ノードCKがローレベルであってノードCKBがハイレベルの場合、トランスファゲートT3およびトランスファゲートT9が導通し、トランスファゲートT5およびトランスファゲートT7が非導通となる。ノードCKがハイレベルであってノードCKBがローレベルの場合、トランスファゲートT5およびトランスファゲートT7が導通し、トランスファゲートT3およびトランスファゲートT9が非導通となる。
これにより、クロック端子(CK)に入力される内部クロックCKIの1サイクルに応じて、トランスファゲートT3の一端子に入力されたデータが、出力端子(O)から出力される。トランスファゲートT3から、トランスファゲートT7を挟んで構成されている2つのラッチ回路によりシフトレジスタ部を構成している。ここで、トランスファゲートT1とトランスファゲートT3との接続点であるトランスファゲートT3の一端子が第1ノードに相当する。
トランスファゲートT1は、ノードSWがハイレベルであってノードSWBがローレベルの場合に導通し、ノードSWがローレベルであってノードSWBがハイレベルの場合に非導通となる。
切り替え端子(SW)に入力される動作モード信号S/DがハイレベルでありSDRモードを示す場合、入力端子(IN)に入力されるデータ状態先行確定信号RDYOがシフトレジスタ部に入力される。このとき、ナンドゲートD3、D5には、動作モード信号S/Dの反転信号が入力される。ローレベルの信号が入力されることとなり、ナンドゲートD3、D5の出力端子は、共にハイレベルに固定される。トランスファゲートT11、T13は共に非導通となる。ノード(O)およびノード(OB)から、トランスファゲートT3の一端子である第1ノードに戻る径路は切り離される。各々、トランスファゲートT13、T11が非導通であるからである。これにより、データ状態先行確定信号RDYOは、内部クロックCKIの1サイクルの後、出力端子(O)から出力される。この信号がレディ信号RDYである。
ここで、トランスファゲートT1およびインバータゲートI15、またはトランスファゲートT1、インバータゲートI15、およびデータ状態先行確定信号RDYOを出力する制御回路が第1制御部の一例であり、トランスファゲートT1が第1スイッチ部の一例である。
また、切り替え端子(SW)に入力される動作モード信号S/DがローレベルでありDDRモードを示す場合、トランスファゲートT1は非導通であり、入力端子(IN)に入力されるデータ状態先行確定信号RDYOがシフトレジスタ部に入力されることはない。一方、ナンドゲートD3、D5に入力される動作モード信号S/Dの反転信号はハイレベルとなる。データ状態先行確定信号RDYOの同相信号および反転信号が、各々、ナンドゲートD3およびD5に入力され、論理反転されて出力される。
従って、データ状態先行確定信号RDYOの論理レベルに応じて、ナンドゲートD3、D5の何れか一方の出力端子がハイレベル、他方がローレベルとなる。ここでは、不図示の制御回路により、初期レイテンシがカウントされるクロックエッジの2(図4)または1(図6)エッジ前の外部クロックCLKに応じて、データ状態先行確定信号RDYOがハイレベルに遷移するものとする。読み出しデータの内部的な前処理が完了したことに応じて、データ状態先行確定信号RDYOがハイレベルに遷移する。
読み出しデータの内部的な前処理が未完了の期間では、データ状態先行確定信号RDYOはローレベルである。ナンドゲートD3/D5の出力端子が、ハイレベル/ローレベルであり、トランスファゲートT11/T13が非導通/導通する。トランスファゲートT3の一端子である第1ノードはノードOに接続され、ノードOの論理レベルは初期化状態に維持される。この初期化状態は、リセット端子(R)により初期化された論理レベルである。リセット端子(R)に入力される起動信号AVDがハイレベルパルス信号となることにより、ノードOはローレベルに初期化される。データ状態先行確定信号RDYOがローレベルの期間には、出力端子(O)はローレベルに固定される。
読み出しデータの内部的な前処理が完了すると、データ状態先行確定信号RDYOはハイレベルとなる。ナンドゲートD3/D5の出力端子が、ローレベル/ハイレベルに反転し、トランスファゲートT11/T13が導通/非導通に反転する。トランスファゲートT3の一端子である第1ノードはノードOBに接続される。ノードOBは出力端子(O)(ノードO)の反転論理レベルを出力するノードである。このため、出力端子(O)からは、内部クロックCKIのクロックサイクルごとに論理レベルが反転するトグル信号が出力される。出力端子(O)から出力される信号は、データDQの出力に同期したストローブ信号DQSとなる。
ここで、トランスファゲートT11、ナンドゲートD3、インバータゲートI7、およびインバータゲートI15が第2制御部の一例である。また、トランスファゲートT11が第2スイッチ部の一例であり、インバータゲートI3が論理反転部の一例である。また、トランスファゲートT13が第3スイッチ部の一例である。
動作モードに応じて、データ状態信号制御部11における回路構成が適宜に設定され、データ状態報知端子(X)から、レディ信号RDY(SDRモードの場合)、またはストローブ信号DQS(DDRモードの場合)が出力される。
動作モードごとの、データ状態信号制御部11の設定状態を説明する図を図3、図5に示し、動作波形を、図4、図6に示す。
図3および図4は、SDRモードに設定されている場合である。SDRモードでは、動作モード信号S/Dがハイレベルになることに応じて、Dフリップフロップ回路が構成される。入力端子(IN)がD端子であり、出力端子(O)がQ端子である。クロック端子(CK)に入力される内部クロックCKIごとに、入力端子(IN)に入力されるデータ状態先行確定信号RDYOの論理レベルが出力端子(O)に転送される。
図4に示すように、イニシャルレイテンシ(L=4)が継続し、読み出しデータの内部処理が完了した時点(2サイクルの外部クロックCLKの経過後)で、不図示の制御回路により、データ状態先行確定信号RDYOがハイレベルに遷移する。この場合は、イニシャルレイテンシの完了に至る最終クロック(4サイクル目の外部クロックCLK)に対して1サイクル前のサイクル(3サイクル目の外部クロックCLK)で、内部クロックCKIに同期してハイレベルに遷移する。このタイミングが第2タイミングの一例である。このレベル遷移は、次サイクルの内部クロックCKIに同期して出力端子(O)に転送される。これが第1タイミングの一例である。出力端子(O)からレディ信号RDYが出力される。レディ信号RDYが第1信号の一例である。
これにより、イニシャルレイテンシの完了に至る最終クロックサイクル(4サイクル目の外部クロックCLKのクロックサイクル)において、出力端子(O)からハイレベルの有効フラグRDYが出力される。以後、ハイレベルが継続し、イニシャルレイテンシの計数期間の終了に応じて出力されるデータDQが有効データであることが報知される。
図5および図6は、DDRモードに設定されている場合である。DDRモードでは、動作モード信号S/Dがローレベルになることに応じて、Tフリップフロップ回路が構成される。入力端子(IN)がT端子であり、出力端子(O)がQ端子である。クロック端子(CK)に入力される内部クロックCKIごとに、入力端子(IN)に入力されるデータ状態先行確定信号RDYOの論理レベルがハイレベルの場合に、出力端子(O)からトグル信号が出力される。また、データ状態先行確定信号RDYOがローレベルの場合には、出力端子(O)からの論理レベルは固定される。
図6に示すように、イニシャルレイテンシ(L=2)が継続しており読み出しデータの内部処理が未完了である期間には、不図示の制御回路により、データ状態先行確定信号RDYOがローレベルである。Tフリップフロップ回路は出力端子(O)からは論理レベルが維持された信号が出力される。イニシャルレイテンシの開始時に、ハイレベルの起動信号AVDがリセット端子(R)に入力されることに応じて、出力端子(O)はローレベルに固定される。
イニシャルレイテンシの完了に至る最終クロックサイクルの前半の半周期(2サイクル目の外部クロックCLKのハイレベル期間)において内部クロックCKIに同期してデータ状態先行確定信号RDYOがハイレベルに遷移する。このタイミングが第2タイミングの一例である。これにより、Tフリップフロップは、2サイクル目の外部クロックCLKのローレベル期間である内部クロックCKIの次サイクルからトグル信号を出力する設定とされる。イニシャルレイテンシの完了に至る最終クロックの後半の半周期(2サイクル目の外部クロックCLKのローレベル期間)において内部クロックCKIに同期して出力端子(O)の論理レベルはハイレベルに反転する。このタイミングが第1タイミングの一例である。以後、内部クロックCKIのクロックサイクルごとに論理レベルが反転するトグル信号が出力され、内部クロックCKIに同期して論理レベルが反転する信号が第1タイミング毎に出力端子(O)からストローブ信号DQSが出力される。ストローブ信号DQSが第2信号の一例である。
尚、メモリセルからのデータ読み出しの内部的な処理のみに応じて、読み出されるデータDQが更新する設計手段をとる場合、最初のデータ出力であるDQ1の出力タイミングは、初期レイテンシよりも先行する任意の時間とすることができる。つまり、図6で示される不確定データ(invalid data)とデータDQ1の切替わり時間は、初期レイテンシの計数期間(レイテンシ0から2の期間)の中にある。これに対してストローブ信号DQSは、必ずレイテンシ1.5から2の期間の内部クロックCKIの立ち上がりエッジを受けて遷移する。よって、データDQ1のエッジに対してストローブ信号DQSのエッジは非同期のタイミングとなる。
これに対して、図6は、不確定データとデータDQ1の切替わり時間が、レイテンシ1.5から2の期間の内部クロックCKIの立ち上がりエッジを受けて遷移する場合である。
尚、メモリセルからのデータ読み出しの内部的な処理のみに応じて、読み出されるデータDQが更新する設計手段をとる場合、最初のデータ出力であるDQ1の出力タイミングは、初期レイテンシよりも先行する任意の時間とすることができる。つまり、図6で示される不確定データ(invalid data)とデータDQ1の切替わり時間は、初期レイテンシの計数期間(レイテンシ0から2の期間)の中にある。これに対してストローブ信号DQSは、必ずレイテンシ1.5から2の期間の内部クロックCKIの立ち上がりエッジを受けて遷移する。よって、データDQ1のエッジに対してストローブ信号DQSのエッジは非同期のタイミングとなる。
これに対して、図6は、不確定データとデータDQ1の切替わり時間が、レイテンシ1.5から2の期間の内部クロックCKIの立ち上がりエッジを受けて遷移する場合である。
これにより、高速なデータ転送レートを有するDDRモードにおいて、データの遷移に同期してストローブ信号DQSを出力することができ、コントローラ2において、確実にデータの取り込みを行なうことができる。
SDRモードにおいて出力されるレディ信号RDYと、DDRモードで出力されるストローブ信号DQSを、動作モードに応じて、兼用のデータ状態報知端子(X)から出力することができる。SDR/DDRモードの切り替え動作を行なうことが可能な同期型記憶装置において、端子を兼用することができ、端子数の増加を抑えることができる。
また、2つ以上の出力信号を切り替える設計概念として、それぞれの出力制御部を備えず、データ状態信号制御部11において最小限の素子数でDフリップフロップ回路の機能とTフリップフロップ回路の機能が実現できるので、ダイサイズ増大の抑制と高速なDDR動作周波数に応答する最適な周波数性能を出すことができる。
また、2つ以上の出力信号を切り替える設計概念として、それぞれの出力制御部を備えず、データ状態信号制御部11において最小限の素子数でDフリップフロップ回路の機能とTフリップフロップ回路の機能が実現できるので、ダイサイズ増大の抑制と高速なDDR動作周波数に応答する最適な周波数性能を出すことができる。
以上、詳細に説明したように、本実施形態によれば、動作モードごとに異なる内容の信号が、動作モードに応じて同じデータ状態報知端子(X)から出力されることとなり、動作モードごとに異なる専用端子を備える必要はない。端子数の増大を抑制することができる。
また、動作モードに応じてデータ状態報知端子(X)に出力すべき信号の切り替えを、データの出力が行われるデータ確定エッジに先行するデータ確定エッジに同期して行なうことができる。出力データの状態を報知するデータ情報報知端子(X)からの信号の出力が、実際のデータ出力に遅れることはなく、出力データに対応した信号を的確なタイミングでデータ情報報知端子(X)から出力することができる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
すなわち、SDR/DDRモードに応じて、レディ信号RDY/ストローブ信号DQSとを切り替えて、兼用のデータ状態報知端子(X)から出力する場合について説明したが、本発明はこれに限定するものではない。データ状態信号制御部11におけるトランスファゲートT3の一端子である第1ノードに入力される信号の伝播径路を、所定動作条件に応じて切り替える構成としてやれば、同じ端子から、動作条件の違いに応じて、所定論理レベルの信号、または/および所定のトグル信号を、適宜に組み合わせて切り替えることが可能である。この場合、動作条件の違いは2種類である必要はない。3種類以上の動作モードの各々に対応して、接続を切り替えてやれば、動作モードごとの信号を、兼用の端子から出力することができる。
すなわち、SDR/DDRモードに応じて、レディ信号RDY/ストローブ信号DQSとを切り替えて、兼用のデータ状態報知端子(X)から出力する場合について説明したが、本発明はこれに限定するものではない。データ状態信号制御部11におけるトランスファゲートT3の一端子である第1ノードに入力される信号の伝播径路を、所定動作条件に応じて切り替える構成としてやれば、同じ端子から、動作条件の違いに応じて、所定論理レベルの信号、または/および所定のトグル信号を、適宜に組み合わせて切り替えることが可能である。この場合、動作条件の違いは2種類である必要はない。3種類以上の動作モードの各々に対応して、接続を切り替えてやれば、動作モードごとの信号を、兼用の端子から出力することができる。
Claims (24)
- 外部クロックの何れか一方のエッジをデータ確定エッジとする第1動作モードと、前記外部クロックの両エッジをデータ確定エッジとする第2動作モードとの動作が可能な記憶装置であって、
出力されるデータの状態を報知するデータ状態報知端子と、
前記第1動作モードにおいて、データ出力開始時の最初のデータ確定エッジに先行する第1タイミングで、論理レベルが遷移する第1信号を生成し、前記第2動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第1タイミングごとに、論理レベルがトグルする第2信号を生成して、前記データ状態報知端子に出力するデータ状態信号制御部とを備えることを特徴とする記憶装置。 - 前記第1タイミングとは、前記第1または第2信号が確定するデータ確定エッジと先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項1に記載の記憶装置。
- 前記第1タイミングとは、前記先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項2に記載の記憶装置。
- 前記第2動作モードにおいて、前期データ確定エッジに先立ってデータの論理レベルが遷移するデータ遷移タイミングは、前記第2信号の遷移に同期するタイミングであることを特徴とする請求項1に記載の記憶装置。
- 前記データ遷移タイミングのうち最初のデータを出力するタイミングは、前記第2信号がトグルするタイミングとは異なるタイミングであることを特徴とする請求項4に記載の記憶装置。
- 前記第1信号は、出力されるデータが有効であることを報知するデータ有効フラグであり、前記第2信号は、出力されるデータのストローブ信号であることを特徴とする請求項1に記載の記憶装置。
- 前記データ状態信号制御部は、
第1ノードの信号を、前記第1タイミングで、前記データ状態報知端子に転送するシフトレジスタ部と、
前記第1動作モードにおいて、前記第1タイミングに先行する第2タイミングで、前記第1ノードを、前記第1信号として生成される前記論理レベルに設定する第1制御部と、
前記第2動作モードにおいて、前記第1タイミングに先行する第2タイミングで、前記第1ノードを、前記データ状態報知端子の信号の反転信号に設定する第2制御部とを備えることを特徴とする請求項1に記載の記憶装置。 - 前記第2タイミングとは、前記第1タイミングに先行するデータ確定エッジと更に先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項7に記載の記憶装置。
- 前記第2タイミングとは、前記更に先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項8に記載の記憶装置。
- 前記データ確定エッジに同期する内部クロックを有し、
前記第1および第2タイミングは、前記内部クロックに同期するタイミングであることを特徴とする請求項7に記載の記憶装置。 - 前記第1制御部は、
一方の端子が前記第1ノードに接続され、他方の端子に前記第1信号として生成される前記論理レベルの信号が入力される第1スイッチ部を備えることを特徴とする請求項7に記載の記憶装置。 - 前記第1スイッチ部は、前記第1動作モードにおいて導通状態とされ、
前記第1スイッチ部の他方の端子には、前記第2タイミングに先行するデータ確定エッジの後、前記第2タイミングに応じた期間までに、前記論理レベルの信号が入力されることを特徴とする請求項11に記載の記憶装置。 - 前記第1スイッチ部は、前記第2タイミングに先行するデータ確定エッジの後、前記第2タイミングに応じた期間までに、導通状態とされることを特徴とする請求項11に記載の記憶装置。
- 前記第2制御部は、
一方の端子が前記第1ノードに接続される第2スイッチ部と、
入力端子が前記データ状態報知端子に接続され、出力端子が前記第2スイッチ部の他方の端子に接続される論理反転部とを備えることを特徴とする請求項7に記載の記憶装置。 - 前記第2スイッチ部は、前記第2タイミングに先行するデータ確定エッジの後、前記第2タイミングに応じた期間までに、導通状態とされることを特徴とする請求項14に記載の記憶装置。
- 前記第2制御部は、
一方の端子が前記第1ノードに接続され、他方の端子が前記データ状態報知端子に接続される第3スイッチ部を、更に備え、
前記第2動作モードにおいて、前記第2タイミングに先行するデータ確定エッジに応じた期間まで、導通状態とされることを特徴とする請求項14に記載の記憶装置。 - 外部クロックの何れか一方のエッジをデータ確定エッジとする第1動作モードと、前記外部クロックの両エッジをデータ確定エッジとする第2動作モードとの動作が可能な記憶装置の制御方法であって、
前記第1動作モードにおいて、データ出力開始時の最初のデータ確定エッジに先行する第1タイミングで、論理レベルが遷移する第1信号を生成するステップと、
前記第2動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第1タイミングごとに、論理レベルがトグルする第2信号を生成するステップと、
前記第1信号を生成するステップ、または前記第2信号を生成するステップの何れか一方を選択し、データ状態報知端子より前記第1または第2信号を出力するステップとを有することを特徴とする記憶装置の制御方法。 - 前記第1タイミングとは、前記第1または第2信号が確定するデータ確定エッジと先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項17に記載の記憶装置の制御方法。
- 前記第1タイミングとは、前記先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項18に記載の記憶装置の制御方法。
- 前記第1信号は、出力されるデータが有効であることを報知するデータ有効フラグであり、前記第2信号は、出力されるデータのストローブ信号であることを特徴とする請求項17に記載の記憶装置の制御方法。
- 前記第1、第2信号を生成するステップ、および前記データ状態報知端子より出力するステップには、
前記第1タイミングで、信号をデータ状態報知端子に転送するステップと、
前記第1動作モードにおいて、前記第1タイミングに先行する第2タイミングで、転送される信号を、前記第1信号として出力される前記論理レベルとするステップと、
前記第2動作モードにおいて、前記第1タイミングに先行する第2タイミングで、転送される信号を、前記データ状態報知端子の信号の反転信号とするステップとを含むことを特徴とする請求項17に記載の記憶装置の制御方法。 - 前記第2タイミングとは、前記第1タイミングに先行するデータ確定エッジと更に先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項21に記載の記憶装置の制御方法。
- 前記第2タイミングとは、前記更に先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項22に記載の記憶装置の制御方法。
- 前記データ確定エッジに同期する内部クロックを有し、
前記第1および第2タイミングは、前記内部クロックに同期するタイミングであることを特徴とする請求項21に記載の記憶装置の制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/001094 WO2006080065A1 (ja) | 2005-01-27 | 2005-01-27 | 記憶装置、およびその制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2006080065A1 true JPWO2006080065A1 (ja) | 2008-06-19 |
Family
ID=36740100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007500378A Pending JPWO2006080065A1 (ja) | 2005-01-27 | 2005-01-27 | 記憶装置、およびその制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7239576B2 (ja) |
JP (1) | JPWO2006080065A1 (ja) |
WO (1) | WO2006080065A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7120084B2 (en) * | 2004-06-14 | 2006-10-10 | Marvell International Ltd. | Integrated memory controller |
KR100784865B1 (ko) * | 2006-12-12 | 2007-12-14 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 |
US7688652B2 (en) * | 2007-07-18 | 2010-03-30 | Mosaid Technologies Incorporated | Storage of data in memory via packet strobing |
KR101529291B1 (ko) * | 2008-02-27 | 2015-06-17 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템 |
US7864623B2 (en) * | 2008-05-22 | 2011-01-04 | Elpida Memory, Inc. | Semiconductor device having latency counter |
JP5687412B2 (ja) * | 2009-01-16 | 2015-03-18 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置 |
US8400845B2 (en) | 2011-01-06 | 2013-03-19 | International Business Machines Corporation | Column address strobe write latency (CWL) calibration in a memory system |
CN102637456B (zh) * | 2011-02-11 | 2016-03-23 | 慧荣科技股份有限公司 | 内存控制器、记忆装置以及判断记忆装置的型式的方法 |
US8825967B2 (en) | 2011-12-08 | 2014-09-02 | Conversant Intellectual Property Management Inc. | Independent write and read control in serially-connected devices |
US8806071B2 (en) * | 2012-01-25 | 2014-08-12 | Spansion Llc | Continuous read burst support at high clock rates |
US9265980B2 (en) * | 2013-06-24 | 2016-02-23 | Augustus W. Johnson | Flow control assembly for a fire sprinkler system |
US10521387B2 (en) | 2014-02-07 | 2019-12-31 | Toshiba Memory Corporation | NAND switch |
US10339079B2 (en) * | 2014-06-02 | 2019-07-02 | Western Digital Technologies, Inc. | System and method of interleaving data retrieved from first and second buffers |
US10872055B2 (en) | 2016-08-02 | 2020-12-22 | Qualcomm Incorporated | Triple-data-rate technique for a synchronous link |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09288888A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH10511207A (ja) * | 1995-08-30 | 1998-10-27 | マイクロン・テクノロジー・インコーポレーテッド | Dram用改良型メモリ・インタフェース |
JPH11213668A (ja) * | 1998-01-23 | 1999-08-06 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置及びその出力制御方法 |
JP2002025261A (ja) * | 2000-05-22 | 2002-01-25 | Samsung Electronics Co Ltd | データ入出力方法及びデータ入出力回路、並びにこれを備える半導体メモリ装置を採用するシステム |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2105990B (en) * | 1981-08-27 | 1985-06-19 | Nitto Electric Ind Co | Adhesive skin patches |
JPH10334659A (ja) * | 1997-05-29 | 1998-12-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
KR100306881B1 (ko) * | 1998-04-02 | 2001-10-29 | 박종섭 | 동기 반도체 메모리를 위한 인터페이스 |
JP2000067577A (ja) * | 1998-06-10 | 2000-03-03 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP4106811B2 (ja) | 1999-06-10 | 2008-06-25 | 富士通株式会社 | 半導体記憶装置及び電子装置 |
US6151236A (en) | 2000-02-29 | 2000-11-21 | Enhanced Memory Systems, Inc. | Enhanced bus turnaround integrated circuit dynamic random access memory device |
JP4073617B2 (ja) | 2000-11-08 | 2008-04-09 | 株式会社リコー | インタフェース回路 |
JP2003059298A (ja) | 2001-08-09 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004103061A (ja) * | 2002-09-05 | 2004-04-02 | Renesas Technology Corp | 半導体記憶装置 |
JP4181847B2 (ja) | 2002-10-25 | 2008-11-19 | エルピーダメモリ株式会社 | タイミング調整回路、半導体装置及びタイミング調整方法 |
JP4005909B2 (ja) | 2002-12-26 | 2007-11-14 | スパンション インク | 半導体記憶装置、および半導体記憶装置の制御方法 |
KR100515073B1 (ko) * | 2003-12-29 | 2005-09-16 | 주식회사 하이닉스반도체 | 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법 |
-
2005
- 2005-01-27 WO PCT/JP2005/001094 patent/WO2006080065A1/ja not_active Application Discontinuation
- 2005-01-27 JP JP2007500378A patent/JPWO2006080065A1/ja active Pending
-
2006
- 2006-01-27 US US11/342,013 patent/US7239576B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10511207A (ja) * | 1995-08-30 | 1998-10-27 | マイクロン・テクノロジー・インコーポレーテッド | Dram用改良型メモリ・インタフェース |
JPH09288888A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11213668A (ja) * | 1998-01-23 | 1999-08-06 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置及びその出力制御方法 |
JP2002025261A (ja) * | 2000-05-22 | 2002-01-25 | Samsung Electronics Co Ltd | データ入出力方法及びデータ入出力回路、並びにこれを備える半導体メモリ装置を採用するシステム |
Also Published As
Publication number | Publication date |
---|---|
WO2006080065A1 (ja) | 2006-08-03 |
US7239576B2 (en) | 2007-07-03 |
US20060250884A1 (en) | 2006-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPWO2006080065A1 (ja) | 記憶装置、およびその制御方法 | |
US6724684B2 (en) | Apparatus for pipe latch control circuit in synchronous memory device | |
US7990781B1 (en) | Write strobe generation for a memory interface controller | |
JP3922765B2 (ja) | 半導体装置システム及び半導体装置 | |
KR0166000B1 (ko) | 속도 등급이 제한되지 않은 동기 dram을 갖는 반도체 메모리 장치 | |
JPH11110280A (ja) | 半導体メモリシステム | |
US20070070730A1 (en) | Semiconductor memory device | |
US9111607B2 (en) | Multiple data rate memory with read timing information | |
US6327217B1 (en) | Variable latency buffer circuits, latency determination circuits and methods of operation thereof | |
US6229757B1 (en) | Semiconductor memory device capable of securing large latch margin | |
US8483005B2 (en) | Internal signal generator for use in semiconductor memory device | |
US7773709B2 (en) | Semiconductor memory device and method for operating the same | |
US6188640B1 (en) | Data output circuits for semiconductor memory devices | |
TWI285312B (en) | Data latch circuit and semiconductor device using the same | |
KR100224718B1 (ko) | 동기식 메모리장치의 내부 클락 발생기 | |
US6781919B2 (en) | Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths | |
US6674666B2 (en) | Device and method for timing the reading of a nonvolatile memory with reduced switching noise | |
KR100798766B1 (ko) | 클럭 제어 장치 | |
JP2000076860A (ja) | 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置 | |
KR100772689B1 (ko) | 스몰클럭버퍼를 포함하는 메모리장치. | |
JP2009124532A (ja) | 半導体集積回路 | |
US6246636B1 (en) | Load signal generating circuit of a packet command driving type memory device | |
USRE44590E1 (en) | Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption | |
US6341086B2 (en) | Semiconductor memory circuit including a data output circuit | |
KR100976406B1 (ko) | 플립플롭 및 그를 포함하는 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101221 |